KR101179268B1 - 관통 비아들을 통한 칩선택이 가능한 반도체 패키지 - Google Patents

관통 비아들을 통한 칩선택이 가능한 반도체 패키지 Download PDF

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Abstract

관통하는 칩선택 비아(via)들의 배열을 가지며 적층된 반도체 제1, 제2, 제3 및 제4칩들, 및 제2 및 제3칩들 사이에서 제2칩 및 제3칩의 칩선택 비아들 중 일부를 상호 연결시키고 다른 일부를 층간 단절하는 연결부를 포함하고, 제1 및 제2칩과, 상기 제3칩 및 제4칩은 각각 상호 플립칩(flip chip) 형태로 적층된 반도체 패키지를 제시한다.

Description

관통 비아들을 통한 칩선택이 가능한 반도체 패키지{Semiconductor package with chip selection by through-vias}
본 발명은 반도체 기술에 관한 것으로, 특히, 관통 비아(via)들을 통한 칩선택(chip selection)이 가능한 반도체 패키지(package)에 관한 것이다.
방대한 데이터(data)를 저장하고, 저장된 데이터를 보다 신속하게 처리할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 개선된 전기적 성능을 제공하며, 보다 얇은 두께, 작은 크기 및 가벼운 무게를 가지는 반도체 장치를 제공할 수 있는 패키지 기술의 개발이 시도되고 있다. 다수의 반도체 칩들을 적층하여 데이터의 저장 용량 및 처리 속도를 개선하는 반도체 패키지 기술이 제시되고 있다. 적층된 반도체 칩들을 전기적으로 연결하기 위해서 다양한 기술들이 제시되고 있으나, 반도체 칩을 관통하는 관통 실리콘 비아(TSV: Through Silicon Via)와 같은 관통 비아를 이용하여 적층된 칩들을 상호 연결시키는 기술이 보다 유효할 것으로 예측되고 있다.
관통 비아를 이용하여 적층된 반도체 칩들이 전기적으로 연결되는 반도체 패키지는, 칩을 관통하는 관통 비아들이 전기적 연결 경로를 구성하므로, 전기적 연결 경로의 단축에 따라 대용량의 데이터를 고속으로 처리하는 데 유리하다. 그럼에도 불구하고, 적층된 반도체 칩들이 관통 비아들에 의해 연결되므로, 데이터 처리 시에 적층된 반도체 칩들 중 어느 하나의 특정 칩을 선택하기 어려운 과제가 있다. 이에 따라, 특정 칩을 선택하기 위해서, 반도체 칩들이 적층되는 구조를 변경하여 특정 칩에 신호 와이어(wire)를 연결시키거나, 또는 개개 반도체 칩에 형성되는 관통 비아들의 배치를 변경하여 특정 칩에만 연결되는 관통 비아들로 이루어지는 신호 경로를 구성하는 시도가 제시되고 있다. 별도의 신호 와이어를 연결시키게 칩들의 적층 구조를 변경할 경우, 칩들의 적층 및 패키지 구성이 구조적으로 어려워질 수 있다. 특정 칩에만 연결되는 관통 비아들의 연결 경로를 별도로 구성할 경우, 적층되는 반도체 칩 마다 관통 비아들의 배치를 달리 변경해야 하는 어려움이 유발될 수 있다.
본 발명은 동일한 반도체 칩들을 적층하면서도 관통 비아를 통해 특정 칩을 선택할 수 있는 반도체 패키지를 제시하고자 한다.
본 발명의 일 관점은, 관통 칩선택 비아(via)들의 배열을 가지며 적층된 반도체 칩들; 상기 반도체 칩들 중 상호 인접하게 적층된 제1 및 제2칩들 사이에서 상기 제1 및 제2칩들의 칩선택 비아들 중 일부를 상호 층간 연결시키고 다른 일부를 층간 단절하는 제1연결부; 및 상기 제1칩 하부에 적층된 제3칩과 상기 제1칩 사이에서 상기 제1칩 및 상기 제3칩의 칩선택 비아들을 배열 순서가 역전되어 상호 대응하게 층간 연결시키는 제2연결부를 포함하는 반도체 패키지를 제시한다.
상기 반도체 칩들은 상호 간에 동일한 칩들인 반도체 패키지일 수 있다.
상기 반도체 칩은 상호 간에 동일한 배열 형태로 상기 칩선택 비아들을 포함하는 반도체 패키지일 수 있다.
상기 반도체 칩은 상기 칩들이 적층되는 수와 동일한 수로 상기 칩선택 비아들을 포함하는 반도체 패키지일 수 있다.
상기 제2칩 상에 적층된 제4칩과 상기 제2칩 사이에서 상기 제2칩 및 상기 제4칩의 칩선택 비아들을 배열 순서가 역전되어 상호 대응하게 층간 연결시키는 제3연결부를 더 포함하는 반도체 패키지일 수 있다.
상기 제1연결부는 상기 제1 및 제2칩들의 칩선택 비아들이 상호 층간 연결되는 수와 층간 단절되는 수를 동수로 가지게 도입된 것일 수 있다. 상기 제1연결부는 상기 제1 및 제2칩 사이를 절연하는 절연층; 및 상기 절연층을 관통하여 상호 층간 연결될 상기 칩선택 비아들에 대응되는 연결 비아들을 포함하고, 상기 연결 비아들은 상기 칩선택 비아들이 하나 건너 하나씩 교번적으로 상호 층간 연결되게 상기 칩 선택 비아들에 하나 건너 하나씩 대응되게 배치된 것일 수 있다. 상기 제1연결부는 상기 절연층을 사선으로 관통하여 상호 층간 단절될 상기 칩선택 비아들에 어긋나게 위치하는 단절 비아들을 더 포함할 수 있다.
상기 제3칩이 상기 제1칩에 플립칩 형태로 적층되고 상기 칩선택 비아들의 층간 중첩 위치가 상호 어긋날 때, 상기 제3칩 및 상기 제1칩 사이에 개재되는 제1및 제2절연층들; 상기 제1절연층을 관통하여 상기 제1칩의 칩선택 비아에 연결되는 사선형 연결 비아; 및 상기 제2절연층을 관통하여 상기 사선형 연결 비아 및 상기 제3칩의 칩선택 비아에 연결되는 수직형 연결 비아를 포함하는 제3연결부를 더 포함하는 반도체 패키지일 수 있다.
본 발명의 다른 일 관점은, 관통하는 칩선택 비아(via)들의 배열을 가지며 적층된 반도체 제1, 제2, 제3 및 제4칩들; 및 상기 제2 및 제3칩들 사이에서 상기 제2칩 및 상기 제3칩의 칩선택 비아들 중 일부를 상호 층간 연결시키고 다른 일부를 층간 단절하는 연결부를 포함하고, 상기 제1 및 제2칩과 상기 제3칩 및 제4칩은 각각 상호 플립칩(flip chip) 형태로 적층된 반도체 패키지를 제시한다.
본 발명의 다른 일 관점은, 관통하는 칩선택 비아(via)들의 배열을 가지며 적층된 반도체 제1, 제2 및 제3칩들; 및 상기 제2 및 제3칩들 사이에서 상기 제2칩 및 상기 제3칩의 칩선택 비아들을 중 일부를 상호 층간 연결시키고 다른 일부를 층간 단절하는 제1연결부를 포함하고, 상기 제1 및 제2칩은 각각 상호 플립칩(flip chip) 형태로 적층된 반도체 패키지를 제시한다.
본 발명의 다른 일 관점은, 관통하는 칩선택 제1 내지 제4비아(via)들의 배열을 가지며 적층된 반도체 제1 내지 제3칩들; 상기 제2 및 제3칩들 사이에서 상기 제2칩 및 상기 제3칩의 칩선택 비아들 중 일부를 상호 층간 연결시키고 다른 일부를 층간 단절하는 제1연결부; 및 상기 제1칩의 칩선택 제1비아는 상기 제2칩의 칩선택 제4비아에, 제2비아는 제3비아에, 제3비아는 제2비아에, 제4비아는 제1비아에 각각 연결되게 하는 제2연결부를 포함하는 반도체 패키지를 제시한다.
본 발명의 다른 일 관점은, 관통하는 칩선택 제1 내지 제8비아(via)들의 배열을 각각 가지는 반도체 칩들이고, 상호 플립칩(flip chip) 형태로 각각 적층된 제1칩 및 제2칩과 제3칩 및 제4칩; 상기 제2 및 제3칩들 사이에서 상기 제1칩의 칩선택 제1 내지 제4비아들에 대응되게 위치하는 상기 제2 및 제3칩의 칩선택 비아들 중 일부를 상호 층간 연결시키고 다른 일부를 층간 단절하고, 상기 제1칩의 칩선택 제5 내지 제8비아들과 대응되게 위치하는 상기 제2 및 제3칩의 칩선택 비아들을 층간 연결하는 제1연결부; 상기 제4칩 상에 상기 제1 내지 제4칩과 동일한 적층 형태로 순차 적층되거나 또는 역순차로 적층된 제5내지 제8칩; 및 상기 제4 및 제5칩들 사이에서 상기 제1칩의 칩선택 제5 내지 제8비아들에 대응되게 위치하는 상기 제4 및 제5칩의 칩선택 비아들을 층간 연결하고, 상기 제1칩의 칩선택 제1 내지 제4비아들과 대응되게 위치하는 상기 제4 및 제5칩의 칩선택 비아들을 층간 단절시키는 제2연결부를 포함하는 반도체 패키지를 제시한다.
상기 제2연결부는 절연층; 및 상기 절연층을 관통하여 상기 제1칩의 칩선택 제6 및 제7비아들에 각각 대응되게 위치하는 상기 제4 및 제5칩의 칩선택 비아들을 교차 연결하는 교차 연결 비아들을 포함하는 것일 수 있다.
본 발명에 따르면, 동일한 반도체 칩들을 적층하면서도 관통 비아를 통해 특정 칩을 선택할 수 있는 반도체 패키지를 제시할 수 있다.
도 1은 본 발명의 실시예에 따른 관통 칩선택 비아들을 구비하는 반도체 칩을 보여주는 도면이다.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 패키지를 보여주는 도면들이다.
도 3 내지 도 10은 본 발명의 실시예에 따른 반도체 패키지의 변형예들을 보여주는 도면들이다.
본 발명의 실시예들에서는 동일하게 제조된 반도체 칩들을 적층한 반도체 패키지에서, 반도체 칩을 관통하는 관통 전극 또는 관통 비아(via)를 통해 특정 반도체 칩을 칩선택(chip selection)할 수 있는 패키지 구조를 제시한다. 반도체 칩들은 동일한 형태로 제조되므로, 반도체 칩을 관통하는 관통 비아들의 배치나 그 형태 또한 동일하다. 또한, 관통 비아 형태로 구성되는 칩선택 비아(chip selection via)들의 배치나 형태 또한 동일하며, 칩선택을 위해 반도체 칩 내에 내장되게 집적되는 칩선택 논리(logic)부 또한 동일하게 구성된다.
이러한 반도체 칩을 적층하여 관통 비아들로 전기적 연결을 구현할 때, 반도체 칩이 적층된 층들 간에 관통 비아들을 단순히 연결할 경우, 하나의 관통 비아에 적층된 반도체 칩들이 전부 전기적으로 연결되므로, 칩선택 논리부에서 출력되는 칩 선택 신호 또한 동일하여 특정 층의 칩을 선택하기 어렵다. 본 발명의 실시예들에서는 적층된 반도체 칩의 층들 사이에서 칩선택 비아들 간의 층간 연결을 변경하여, 최하층의 칩선택 비아에 입력되는 다중 신호(multi signal)가 상호 층간 연결된 칩선택 비아들에는 적층된 반도체 칩들 마다 서로 다른 구분되는 신호로 입력되도록 유도한다. 예컨대, 최하층의 반도체 칩의 칩선택 비아들에 (A, B, C, D)로 구성되는 다중 신호를 입력하더라도, 상부에 적층된 반도체 칩에는 (D, C, B, A)와 같이 다르게 구분되는 신호가 입력되도록 할 수 있다. 이때, A, B, C, D 각각은 로 상태(low state)를 의미하는 "0" 이나 하이 상태(high state)를 의미하는 "1"로 적용될 수 있다. 이에 따라, 동일한 반도체 칩을 적층하여 패키지를 구성함에도 다중 신호를 이용하여 특정 칩이 선택되도록 할 수 있다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 칩(100)의 앞면(front side)에는 디램(DRAM) 소자와 같은 메모리 뱅크(bank)들이 위치하는 활성 영역(active region)들을 포함하고, 이들 활성 영역 내에 트랜지스터와 같은 소자들이 집적될 수 있다. 또한, 칩선택을 위한 칩선택 논리부가 집적될 수 있다. 이들 활성 영역 이외의 영역에 칩들 간의 접속을 위한 접속 단자로 관통 비아(200)들이 형성될 수 있다. 이러한 관통 비아(200)들은 칩선택을 위한 칩선택 제1 내지 제4비아들(201, 203, 205, 207)일 수 있으며, 어드레스(adress)나 전력 인입, 데이터(data) 독출을 위한 관통 비아들일 수 있다. 이러한 관통 비아(200)는 반도체 칩(200)의 앞면으로부터 후면으로까지 관통하게 관통실리콘비아(TSV: Through Silicon Via) 형태로 형성될 수 있다. 이러한 관통 비아(200)들 중 칩선택에 관련된 신호 입력이 이루어지는 칩선택 비아(200: 201, 203, 205, 207)는 반도체 칩(100)의 앞면을 기준으로 고려할 때, 일 방향으로 순차적으로 배열되게 형성될 수 있다. 이러한 칩선택 비아(200)들은 적층될 반도체 칩(100)들의 수를 고려하여, 그 수가 의존하여 결정될 수 있다. 예컨대, 적층될 반도체 칩(100)의 수와 동일한 수로 칩선택 비아(200)들이 배치된다.
도 2a를 참조하면, 관통하는 칩선택 비아(200: 210, 203, 205, 207)들의 배열을 가지는 반도체 칩(100: 101, 103, 105, 107)들을 적층시킨다. 제1칩(101)은 배선들이 내장된 인쇄회로 기판(300) 상에 적층되고, 인쇄회로 기판(300)에 내장된 배선들을 통해 기판(300)의 반대쪽 하면에 부착되는 외부 접속 단자로서의 솔더 볼(solder ball: 310)과 전기적으로 연결되게 된다.
이때, 칩(100)들의 층들 간에 칩선택 비아(200)들이 제1연결부(401) 및 제2연결부(403)에 의해서 상호 층간 연결될 수 있다. 이때, 본 발명의 실시예에서는 제1 및 제2연결부(401, 403)이 서로 다른 형태로 칩선택 비아(200)들을 상호 연결시킨다. 상호 인접하게 적층된 제1칩(101)과 제2칩(103)들 사이에서, 제1칩(101)의 칩선택 비아(200)들과 제2칩(103)의 칩선택 비아(200)들은 그 배열 순서가 역순으로 역전(inversion)되게 연결시키는 제1연결부(401)가 도입된다. 예컨대, 제1칩(101)의 칩선택 제1비아(201)는 제2칩(103)의 칩선택 제4비아(207)에 연결되고, 제1칩(101)의 칩선택 제2비아(203)는 제2칩(103)의 칩선택 제3비아(205)에 연결되고, 제1칩(101)의 칩선택 제3비아(205)는 제2칩(103)의 칩선택 제2비아(207)에 연결되고, 제1칩(101)의 칩선택 제4비아(205)는 제2칩(103)의 칩선택 제1비아(201)에 연결되게 제1연결부(401)를 도입한다. 제2칩(103) 상에 적층되는 제3칩(105) 상에 적층되는 제4칩(107)과 제3칩(105) 또한 마찬가지로 그 순서가 역전된 형태로 칩선택 비아(200)들이 층간 연결되게 제1연결부(401)를 제2의 연결 형태로 도입한다.
제1칩(101)의 칩선택 비아(200)들에 입력되는 다중 신호는 이러한 제1연결부(401)에 의해서 다른 칩선택 비아(200)에 전달된다. 즉, 제1칩(101)의 칩선택 비아(200)들에 입력되는 다중 신호가 (1, 1, 0, 0)일 때, 제1연결부(401)에 의해 제2칩(103)의 칩선택 비아(200)들에 전달되는 신호는, 제1칩(101)의 칩선택 제1비아(201)에 제2칩(103)의 칩선택 제4비아(207)이 연결되어 그 신호가 동일하게 전달된다. 따라서, 제2칩(103)에는 제1칩(101)에 입력되는 다중 신호(1, 1, 0, 0)는 역전된 다중 신호(0, 0, 1, 1)로 제2칩(103)에 입력되게 된다. 마찬가지로, 제3칩(105)에 입력된 다중 신호와 제4칩(107)에 전달되는 다중 신호 또한 상호 역전 관계를 가지게 제1연결부(401)의 연결 구조에 의해서 변환된다.
상호 인접하게 적층된 제2칩(103) 및 상부의 제3칩(105) 사이에서 제2칩(103)의 칩선택 비아(200)들과 제3칩(105)의 칩선택 비아(200)들 중 일부를 상호 층간 연결시키고 다른 일부를 층간 단절하는 제2연결부(403)가 제3의 연결 형태로 도입된다. 본 발명의 실시예에서는 제1연결부(401)의 연결 형태와 제2연결부(403)의 연결 형태로 반도체 칩(100)들의 칩선택 비아(200)들의 층간 연결이 구성된다. 제2연결부(403)는 일부 연결을 유도하고, 일부 연결을 끊어 단절시킴으로써, 제2칩(103)에 입력되는 다중 신호와 다른 신호가 제3칩(105)의 칩선택 비아(200)들에 입력되는 효과를 유도한다.
제2칩(103)의 칩선택 제1 내지 제4비아들(201, 203, 205, 207)들 각각에 (0, 0, 1, 1)가 입력된 경우, 제2연결부(403)는 제2칩(103)의 칩선택 제1비아(201)와 제3칩(105)의 칩선택 제1비아(201)를 연결하고, 제2칩(103)의 칩선택 제3비아(205)와 제3칩(105)의 칩선택 제3비아(205)를 연결하고, 나머지는 단절시키고 있다. 따라서, 제2연결부(403)에 의해 제3칩(105)의 칩선택 비아(200)들에 입력되는 신호는(0, 0, 1, 0)이게 된다. 제3칩(105)의 제2비아(203) 및 제4비아(207)는 제2연결부(403)에 의해 층간 연결이 단절되어 차단된 상태이므로, "0"의 상태로 일정하게 주어질 수 있다. 따라서, 제3칩(105)과 제2칩(103)에 실제 입력되는 칩선택을 위한 다중 신호는 달라지게 된다. 제3칩(105)과 제4칩(107)은 제1연결부(401)에 의해 역전 관계가 되므로, 제4칩(107)에 입력되는 신호는 (0, 1, 0, 0)이게 된다.
이와 같이, 제1 및 제2연결부(401, 403)가 적층된 반도체 칩(100)들의 층들 간의 칩선택 비아(200)들의 연결 순서를 바꿔주어, 각 층의 반도체 칩(100)들에 실제 입력되는 칩선택 다중 신호들의 상호 간에 달라지게 된다. 이를 이용하여 특정 반도체 칩(100)을 칩선택할 수 있다.
이와 같이, 솔더볼(310)을 통해 반도체 패키지에 입력하는 칩선택 다중 신호는 동일할 지라도, 적층된 각층의 반도체 칩(100)들에 실제 입력되는 칩선택 신호는 칩(100)들마다 다르게 인가될 수 있다. 따라서, 도 2b에 제시된 바와 같이, 각 반도체 칩(100)이 동일한 형태로 칩선택 논리부(190)를 각각 구비하고 있는 동일한 형태의 칩이더라도, 각 칩(100)의 칩선택 논리부(110)에 실제 입력되는 신호는 달리 입력될 수 있다. 즉, 제1 내지 제4칩(100)들 각각에 구성된 동일한 칩선택 제1 내지 제4논리부들(191, 193, 195, 197)은 동일하게 구성되어도, 실제 입력되는 신호들은 각각의 칩선택 논리부(190)들에 다른 신호 값으로 입력되게 된다. 따라서, 동일하게 구성된 반도체 칩(100)들이 적층됨에도 불구하고, 칩선택 비아(200)들을 통해 특정 칩을 선택하는 것이 가능하다.
본 발명의 제1 및 제2연결부(401, 403)은 재배선층(RDL: ReDistibuted Layer) 형태로 도입될 수 있으나, 반도체 칩(100)이 동일한 형태로 구성되는 점을 고려할 때, 반도체 칩(100) 상에 서로 다른 형태의 재배선층을 증착 및 패터닝하는 것은 공정 상의 불필요한 추가 공정 단계들이 요구될 수 있다. 따라서, 본 발명의 실시예에서는 플립칩(flip chip) 형태의 적층 기술로 제1연결부(401)를 구성하고, 또한, 연결 비아(via)들이 관통하는 절연층을 포함하는 필름(film) 또는 스페이서(spacer) 형태로 제2연결부(403)를 구성한다. 제1연결부(401)는 플립칩 형태의 적층 기술을 이용함으로써, 반도체 칩(100)과 칩이 직접적으로 연결되는 기술, 예컨대, 범프(bump)에 의한 연결이나 솔더볼(solder ball)에 의한 연결 기술을 적용하여 직접적으로 칩선택 비아(200)들이 층간 연결되게 할 수 있다. 제2연결부(403)는 필름이나 시트(sheet) 형태로 제작되어 칩(100)들 사이에 개재될 수 있으므로, 재배선층의 증착이나 패터닝과 같은 다소 번거로운 공정 단계들이 생략될 수 있다. 이에 따라, 제2연결부(403)의 연결 구조를 구현하는 데 보다 넓은 자유도를 확보할 수 있으며, 비용 감소의 효과를 구현할 수 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 패키지는, 관통하는 칩선택 비아(200)들의 배열을 가지는 반도체 칩(100)들이 배선들이 내장된 인쇄회로 기판(300) 상에 적층되고, 인쇄회로 기판(300)에 내장된 배선들을 통해 기판(300)의 반대쪽 하면에 부착되는 외부 접속 단자로서의 솔더 볼(solder ball: 310)과 전기적으로 연결되게 된다.
반도체 제1칩(101)과 제2칩(103)은 앞면과 앞면이 상호 마주보게 플립칩(flip chip) 형태로 적층된다. 이에 따라, 제1칩(101)의 칩선택 비아들(201, 203, 205, 207)은 제2칩(103)의 칩선택 비아들(201, 203, 205, 207)과 그 배열 순서가 역전되게 대응하여 상호 층간 연결되게 된다. 이러한 플립칩 형태의 적층에 의해서 칩선택 비아(200)들의 층간 상호 연결이 제1연결부(도 2a의 401)에 제시된 바와 같이 상호 역전 관계로 연결될 수 있다. 마찬가지로, 제3칩(105)의 칩선택 비아들(200)과 제4칩(107)의 칩선택 비아들(200)도 제3칩(105)과 제4칩(107)이 후면과 후면이 마주보게 플립칩 형태로 적층됨에 따라, 마치 제1연결부(401)에 제시된 바와 같이 상호 역전 관계로 연결될 수 있다. 한편, 제3칩(105)은 제2칩(103)에 대해 플립칩 형태로 대면하게, 예컨대, 앞면이 후면에 향해 마주보게 적층될 수 있다.
제2 및 제3칩(103, 105)들 사이에서 제2칩(103) 및 제3칩(105)의 칩선택 비아(200)들을 교번적으로 상호 층간 연결 및 층간 단절하는 연결부(430)가 도입된다. 연결부(430)는 제2칩(103) 및 제3칩(105) 사이를 절연하는 절연층(431)을 포함하고, 절연층(431)을 관통하여 상호 층간 연결될 칩선택 비아(200)들에 대응되는 연결 비아(437)들을 포함하는 시트 또는 필름 형태로 도입될 수 있다. 이러한 연결부(430)는 도 2a의 제2연결부(403)의 연결 관계를 구현한다. 연결 비아(437)는 교번적으로 칩선택 비아(200)들을 연결시키기 위해서, 제2칩(103) 및 제3칩(105)의 칩선택 제4비아(207)들을 상호 연결시키는 위치에 위치하는 관통 연결 제1비아(433)을 포함하고, 칩선택 비아(200)들의 위치를 고려할 때 하나 건너 뛴 위치에 칩선택 제2비아(203)들을 상호 연결시키는 위치에 위치하는 관통 연결 제2비아(435)를 포함한다.
이와 같은 반도체 패키지의 반도체 칩(100)의 칩선택 비아(200)들을 통한 칩선택을 표 1의 데이터 시트(data sheet)를 통해 보여준다.
2진수 표현 10진수 표현
4층 select 1 0 select 2 0 select3 1 select4 0 2
3층 select 1 0 select 2 1 select3 0 select4 0 4
2층 select 1 1 select 2 1 select3 1 select4 0 14
1층(선택) select 1 0 select 2 1 select3 1 select4 1 7
신호 0 1 1 1

4층 select 1 0 select 2 0 select3 1 select4 0 2
3층 select 1 0 select 2 1 select3 0 select4 0 4
2층(선택) select 1 1 select 2 1 select3 0 select4 0 12
1층 select 1 0 select 2 0 select3 1 select4 1 3
신호 0 0 1 1

4층 select 1 1 select 2 0 select3 1 select4 0 10
3층(선택) select 1 0 select 2 1 select3 0 select4 1 5
2층 select 1 1 select 2 1 select3 0 select4 1 13
1층 select 1 1 select 2 0 select3 1 select4 1 11
신호 1 0 1 1

4층(선택) select 1 1 select 2 0 select3 0 select4 0 8
3층 select 1 0 select 2 0 select3 0 select4 1 1
2층 select 1 1 select 2 0 select3 0 select4 1 9
1층 select 1 1 select 2 0 select3 0 select4 1 9
신호 1 0 0 1
표 1에 제시된 결과를 고려하면, 칩선택 제1, 제2, 제3 및 제4비아들(201, 203, 205, 207)에 인가되는 선택 신호(select 1, 2, 3, 4)를 고려하면, 다중 신호 (0, 1, 1, 1)을 인가할 때, 1층의 제1칩(101)의 칩선택 제1, 제2, 제3 및 제4비아들(201, 203, 205, 207) 각각에 인가되는 선택 신호들은 (0, 1, 1, 1)이지만, 제2층, 제3층, 제4층의 제2칩(103), 제3칩(105), 제4칩(107)에 인가되는 선택 신호들은 달리 인가된다. 3층의 제3칩(105)의 칩선택 제1 및 제3비아(201, 205)의 경우 연결부(430)의 절연층(431)에 차단된 상태이므로, "0" 값으로 주어지게 되고, 4층의 제4칩(107)의 칩선택 제2 및 제4비아(203, 207)의 경우 역시 차단된 상태로 "0"값이 일괄적으로 주어지게 된다. 이에 따라, 각 층의 반도체 칩(100)들이 서로 다른 신호 값이 인가되게 되므로, 1층의 제1칩(101)을 선택적으로 칩선택할 수 있다. 마찬가지로, 2층, 3층, 4층의 반도체 칩(100)들을 각각 칩선택하기 위해서 서로 다른 다중 신호값들을 (0, 0, 1, 1), (1, 0, 1, 1), (1, 0, 0, 1)로 주어질 때, 층들 각각의 반도체 칩(100)들에 다른 신호 값들이 할당되므로, 각각의 층들의 반도체 칩(100)을 특정하여 선택할 수 있다.
이러한 반도체 패키지의 반도체 칩(100)의 칩선택 비아(200)들을 통한 칩선택은 표 2의 데이터 시트에 제시된 바와 같이 다른 다중 신호값들의 인가를 통해서도 이루어질 수 있다.
2진수 표현 10진수 표현
4층 Select 1 0 select 2 0 select3 1 select4 0 2
3층 Select 1 0 select 2 1 select3 0 select4 0 4
2층 Select 1 1 select 2 1 select3 1 select4 0 14
1층(선택) Select 1 0 select 2 1 select3 1 select4 1 7
신호 0 1 1 1

4층 Select 1 0 select 2 0 select3 0 select4 0 0
3층 Select 1 0 select 2 0 select3 0 select4 0 0
2층(선택) Select 1 1 select 2 0 select3 0 select4 0 8
1층 Select 1 0 select 2 0 select3 0 select4 1 1
신호 0 0 0 1

4층 Select 1 1 select 2 0 select3 1 select4 0 10
3층(선택) Select 1 0 select 2 1 select3 0 select4 1 5
2층 Select 1 1 select 2 1 select3 0 select4 1 13
1층 Select 1 1 select 2 0 select3 1 select4 1 11
신호 1 0 1 1

4층(선택) Select 1 1 select 2 0 select3 0 select4 0 8
3층 Select 1 0 select 2 0 select3 0 select4 1 1
2층 Select 1 1 select 2 0 select3 1 select4 1 11
1층 Select 1 1 select 2 1 select3 0 select4 1 13
신호 1 1 0 1
도 4는 도 3에 제시된 반도체 패키지의 구조에서 연결부(430)의 연결 비아(438)의 위치가 변경된 구조를 보여준다. 제2 및 제3칩(103, 105)들 사이에서 제2칩(103) 및 제3칩(105)의 칩선택 비아(200)들을 교번적으로 상호 층간 연결 및 층간 단절하는 연결부(430)가 도입되지만, 연결부(430)는 제2(103) 및 제3칩(105) 사이를 절연하는 절연층(432)을 포함하고, 절연층(432)을 관통하여 상호 층간 연결될 칩선택 비아(200)들에 대응되는 연결 비아(438)들을 포함하는 시트 또는 필름 형태로 도입될 수 있다. 이러한 연결부(430)는 제2칩(103) 및 제3칩(105)의 칩선택 제1비아(201)들을 상호 층간 연결시키는 위치에 위치하는 관통 연결 제1비아(434)를 포함하고, 칩선택 비아(200)들의 위치를 고려할 때 하나 건너 뛴 위치에 칩선택 제3비아(205)들을 상호 층간 연결시키는 위치에 위치하는 관통 연결 제2비아(436)를 포함한다.
이와 같은 반도체 패키지의 최하층의 반도체 칩(100)의 칩선택 비아(200)들을 통한 칩선택을 표 3의 데이터 시트(data sheet)를 통해 보여준다. 절연층(432)에 의해 3층의 제3칩(105)의 칩선택 제4비아(207) 및 제2비아(203)는 신호 전달이 차단되어 "0"으로 일괄 주어지고, 이에 연결된 제4칩(107)의 칩선택 제1비아(201) 및 제3비아(205)에도 신호 전달이 차단되므로 로 상태를 의미하는 "0"이 일괄적으로 주어진다.
2진수 표현 10진수 표현
4층 Select 1 0 select 2 1 select3 0 select4 1 5
3층 Select 1 1 select 2 0 select3 1 select4 0 10
2층 Select 1 1 select 2 1 select3 1 select4 0 14
1층(선택) Select 1 0 select 2 1 select3 1 select4 1 7
신호 0 1 1 1

4층 Select 1 0 select 2 0 select3 0 select4 0 0
3층 Select 1 0 select 2 0 select3 0 select4 0 0
2층(선택) Select 1 0 select 2 1 select3 0 select4 0 4
1층 Select 1 0 select 2 0 select3 1 select4 0 2
신호 0 0 1 0

4층 Select 1 0 select 2 0 select3 0 select4 1 1
3층(선택) Select 1 1 select 2 0 select3 0 select4 0 8
2층 Select 1 1 select 2 1 select3 0 select4 1 13
1층 Select 1 1 select 2 0 select3 1 select4 1 11
신호 1 0 1 1

4층(선택) Select 1 0 select 2 1 select3 0 select4 0 4
3층 Select 1 0 select 2 0 select3 1 select4 0 2
2층 Select 1 0 select 2 1 select3 1 select4 1 7
1층 Select 1 1 select 2 1 select3 1 select4 0 14
신호 1 1 1 0
표 3에 제시된 결과를 고려하면, 최하층의 반도체 제1칩(101)의 칩선택 제1, 제2, 제3 및 제4비아들(201, 203, 205, 207)에 인가되는 선택 신호(select 1, 2, 3, 4)를 달리 인가함으로써, 각층의 반도체 칩들(101, 103, 105, 107)을 선택적으로 칩선택할 수 있다.
도 5는 도 3에 제시된 반도체 패키지의 구조에서 반도체 칩(100)들이 적층될 때 앞면과 이에 대향되는 후면이 반대되게 변경된 구조를 보여준다. 반도체 제1칩(111)은 기판(300)에 대해 플립칩되어 역전된 상태로 앞면이 기판(300) 표면에 대향되게 적층된다. 이에 따라, 반도체 제1칩(111)과 제2칩(113)은 후면과 후면이 상호 마주보게 플립칩(flip chip) 형태로 적층된다. 이에 따라, 제1칩(111)의 칩선택 비아들(201, 203, 205, 207)은 제2칩(113)의 칩선택 비아들(201, 203, 205, 207)과 그 배열 순서가 역전되게 대응하여 상호 층간 연결되게 된다. 이러한 플립칩 형태의 적층에 의해서 칩선택 비아(200)들의 층간 상호 연결이 제1연결부(도 2a의 401)에 제시된 바와 같이 상호 역전 관계로 연결될 수 있다. 마찬가지로, 제3칩(115)의 칩선택 비아들(200)과 제4칩(117)의 칩선택 비아들(200)도 제3칩(115)과 제4칩(117)이 앞면과 앞면이 마주보게 플립칩 형태로 적층됨에 따라, 마치 제1연결부(401)에 제시된 바와 같이 상호 역전 관계로 연결될 수 있다. 한편, 제3칩(115)은 제2칩(113)에 대해 플립칩 형태로 대면하게, 예컨대, 후면이 제2칩(113)의 앞면에 향해 마주보게 적층될 수 있다.
연결부(430)는 제2(113) 및 제3칩(115) 사이를 절연하는 절연층(431)을 포함하고, 절연층(431)을 관통하여 상호 층간 연결될 칩선택 비아(200)들에 대응되는 연결 비아(437)들을 포함하는 시트 또는 필름 형태로 도입될 수 있다. 이러한 연결부(430)는 제2칩(113) 및 제3칩(115)의 칩선택 제3비아(205)들을 상호 연결시키는 위치에 위치하는 관통 연결 제1비아(433)을 포함하고, 칩선택 비아(200)들의 위치를 고려할 때 하나 건너 뛴 위치에 칩선택 제1비아(201)들을 상호 연결시키는 위치에 위치하는 관통 연결 제2비아(435)를 포함한다. 이때, 관통 연결 제1 및 제2비아(433, 435)가 교번적으로 위치하게 도입되지만, 연결 제1비아(433)는 제2비아(435)에 바로 옆에 인접하게 위치하여 칩선택 제2비아(203)들을 연결하거나 또는 칩선택 제4비아(207)들을 연결하게 그 위치가 변경될 수도 있다.
이와 같은 반도체 패키지의 반도체 칩(100)의 칩선택 비아(200)들을 통한 칩선택을 표 4의 데이터 시트(data sheet)를 통해 보여준다. 절연층(431)에 의해 3층의 제3칩(115)의 칩선택 제2비아(203) 및 제4비아(207)는 신호 전달이 차단되어 "0"으로 일괄 주어지고, 이에 연결된 제4칩(117)의 칩선택 제3비아(205) 및 제1비아(201)에도 신호 전달이 차단되므로 로 상태를 의미하는 "0"이 일괄적으로 주어진다.
2진수 표현 10진수 표현
4층 Select 1 0 select 2 0 select3 0 select4 1 1
3층 Select 1 1 select 2 0 select3 0 select4 0 8
2층 Select 1 0 select 2 0 select3 1 select4 1 3
1층(선택) Select 1 1 select 2 1 select3 0 select4 0 12
신호 0 0 1 1

4층 Select 1 0 select 2 1 select3 0 select4 1 5
3층 Select 1 1 select 2 0 select3 1 select4 0 10
2층(선택) Select 1 1 select 2 1 select3 0 select4 1 13
1층 Select 1 1 select 2 0 select3 1 select4 1 11
신호 1 1 0 1

4층 Select 1 0 select 2 0 select3 0 select4 1 1
3층(선택) Select 1 1 select 2 0 select3 0 select4 0 8
2층 Select 1 1 select 2 0 select3 0 select4 1 9
1층 Select 1 1 select 2 0 select3 0 select4 1 9
신호 1 0 0 1

4층(선택) Select 1 0 select 2 1 select3 0 select4 0 4
3층 Select 1 0 select 2 0 select3 1 select4 0 2
2층 Select 1 0 select 2 1 select3 1 select4 0 6
1층 Select 1 0 select 2 1 select3 1 select4 0 6
신호 0 1 1 0
표 4에 제시된 결과를 고려하면, 최하층의 반도체 제1칩(111)의 칩선택 제1, 제2, 제3 및 제4비아들(201, 203, 205, 207)에 인가되는 선택 신호(select 1, 2, 3, 4)를 달리 인가함으로써, 각층의 반도체 칩들(111, 113, 115, 117)을 선택적으로 칩선택할 수 있다.
도 6은 도 5에 제시된 반도체 패키지의 구조에서 반도체 제1칩(121)이 기판(300)에 대해 후면이 대향되게 적층되게 변경된 경우를 보여준다. 반도체 제1칩(121)과 제2칩(123)은 앞면과 앞면이 상호 마주보게 플립칩(flip chip) 형태로 적층된다. 또한, 제3칩(125)은 후면이 제2칩(123)의 후면에 대향되게 적층되고, 제3칩(125) 상에 제4칩(127)이 플립칩 형태로 적층된다.
연결부(430)는 제2(123) 및 제3칩(125) 사이를 절연하는 절연층(431)을 포함하고, 절연층(431)을 관통하여 상호 층간 연결될 칩선택 비아(200)들에 대응되는 연결 비아(437)들을 포함하는 시트 또는 필름 형태로 도입될 수 있다. 이러한 연결부(430)는 제2칩(123)의 칩선택 제2비아(203)와 제3칩(125)의 칩선택 제3비아(205)들을 상호 층간 연결시키는 위치에 위치하는 관통 연결 제1비아(433)을 포함하고, 칩선택 비아(200)들의 위치를 고려할 때 하나 건너 뛴 위치에 제2칩(123)의 칩선택 제4비아(203)와 제3칩(125)의 칩선택 제1비아(201))들을 상호 층간 연결시키는 위치에 위치하는 관통 연결 제2비아(435)를 포함한다.
이와 같은 반도체 패키지의 반도체 칩(100)의 칩선택 비아(200)들을 통한 칩선택을 표 5의 데이터 시트(data sheet)를 통해 보여준다. 절연층(431)에 의해 3층의 제3칩(115)의 칩선택 제2비아(203) 및 제4비아(207)는 신호 전달이 차단되어 "0"으로 일괄 주어지고, 이에 연결된 제4칩(117)의 칩선택 제3비아(205) 및 제1비아(201)에도 신호 전달이 차단되므로 로 상태를 의미하는 "0"이 일괄적으로 주어진다.
2진수 표현 10진수 표현
4층 Select 1 0 select 2 0 select3 0 select4 0 0
3층 Select 1 0 select 2 0 select3 0 select4 0 0
2층 Select 1 1 select 2 0 select3 0 select4 0 8
1층(선택) Select 1 0 select 2 0 select3 0 select4 1 1
신호 0 0 0 1

4층 Select 1 0 select 2 0 select3 0 select4 0 0
3층 Select 1 0 select 2 0 select3 0 select4 0 0
2층(선택) Select 1 0 select 2 0 select3 1 select4 0 2
1층 Select 1 0 select 2 1 select3 0 select4 0 4
신호 0 1 0 0

4층 Select 1 0 select 2 1 select3 0 select4 0 4
3층(선택) Select 1 0 select 2 0 select3 1 select4 0 2
2층 Select 1 1 select 2 1 select3 1 select4 0 14
1층 Select 1 0 select 2 1 select3 1 select4 1 7
신호 0 1 1 1

4층(선택) Select 1 0 select 2 1 select3 0 select4 1 5
3층 Select 1 1 select 2 0 select3 1 select4 0 10
2층 Select 1 1 select 2 1 select3 0 select4 1 13
1층 Select 1 1 select 2 0 select3 1 select4 1 11
신호 1 0 1 1
표 5에 제시된 결과를 고려하면, 최하층의 반도체 제1칩(121)의 칩선택 제1, 제2, 제3 및 제4비아들(201, 203, 205, 207)에 인가되는 선택 신호(select 1, 2, 3, 4)를 달리 인가함으로써, 각층의 반도체 칩들(121, 123, 125, 127)을 선택적으로 칩선택할 수 있다.
도 7은 도 3에 제시된 반도체 패키지의 구조에서 반도체 제1칩(101)과 제2칩(103)의 사이에 제1연결부(410)을 도입하게 변경한 구조를 보여준다. 도 3에 제시된 바와 마찬가지로, 반도체 제1칩(101)과 제2칩(103)은 앞면과 앞면이 상호 마주보게 플립칩(flip chip) 형태로 적층되지만, 제1칩(101)의 칩선택 비아들(201, 203, 205, 207)과 제2칩(103)의 칩선택 비아들(201, 203, 205, 207)이 그 배열 순서가 역전되게 대응하여 상호 층간 연결되게 하는 제1연결부(410)를 시트 또는 필름 형태로 도입한다. 이러한 제1연결부(410)는 도 2a의 제1연결부(401)의 연결 관계를 구현하는 일례로 제시되며, 도 3에서 제1칩(101) 상에 제2칩(103)이 직접적으로 플립칩 적층되는 경우와 달리, 중간에 인터포즈(interpose) 필름 또는 시트로 제1연결부(410)가 도입된다. 제1연결부(410)는 칩들(101, 103)을 절연시키는 절연층(411)과, 절연층(411)을 관통하여 칩선택 비아들(200)을 상호 대응되게 연결하는 연결 비아(413)들을 포함하여 구성될 수 있다.
제2 및 제3칩(103, 105)들 사이에서 제2칩(103) 및 제3칩(105)의 칩선택 비아(200)들을 교번적으로 상호 층간 연결 및 층간 단절하는 연결부(430)가 도입된다. 연결부(430)는 제2칩(103) 및 제3칩(105) 사이를 절연하는 절연층(431)을 포함하고, 절연층(431)을 관통하여 상호 층간 연결될 칩선택 비아(200)들에 대응되는 연결 비아(437)들을 포함하는 시트 또는 필름 형태로 도입될 수 있다. 이러한 연결부(430)는 도 2a의 제2연결부(403)의 연결 관계를 구현한다. 연결 비아(437)는 교번적으로 칩선택 비아(200)들을 연결시키기 위해서, 제2칩(103) 및 제3칩(105)의 칩선택 제4비아(207)들을 상호 연결시키는 위치에 위치하는 관통 연결 제1비아(433)을 포함하고, 칩선택 비아(200)들의 위치를 고려할 때 하나 건너 뛴 위치에 칩선택 제2비아(203)들을 상호 연결시키는 위치에 위치하는 관통 연결 제2비아(435)를 포함한다.
이러한 제1연결부(410) 및 제2연결부(430)는 필름 형태나 시트 형태로 별도로 제작되어, 반도체 칩(100)들의 적층 시 그 사이에 스페이서(spacer) 형태로 개재되게 도입되어, 칩선택 비아(200)들의 층간 연결 구조를 구현하게 된다. 따라서, 재배선층의 증착 및 패터닝 과정에 비해 보다 간단하게 연결 구조를 구현할 수 있으며, 또한, 그 제작 비용이 재배선층의 형성에 비해 상대적으로 낮아 비용 절감의 효과를 구현할 수 있다.
도 8은 도 7에 제시된 반도체 패키지의 구조에서 반도체 제4칩(107)이 배제되어 3층(또는 3단)으로 반도체 칩(100)들이 적층된 패키지 구조를 제시한다. 도 3 내지 도 7에 제시된 반도체 패키지 구조는 4층으로 반도체 칩(100)들이 적층된 구조를 제시하고 있지만, 최상층인 제4층의 반도체 칩(107)을 배제함으로써, 3층으로 적층된 구조를 제시할 수 있다. 이러한 3층의 반도체 패키지 구조에서도 다중 신호의 인가에 의한 칩선택이 칩선택 비아(200)들을 통해 이루어질 수 있다. 이때, 칩선택 비아(200)는 다중 신호의 인가를 위해서 적어도 4개가 구비될 수 있다.
도 8을 참조하면, 반도체 제1칩(131)과 제2칩(133)은 앞면과 앞면이 상호 마주보게 플립칩 형태로 적층되지만, 제1칩(131)의 칩선택 비아들(201, 203, 205, 207)과 제2칩(133)의 칩선택 비아들(201, 203, 205, 207)이 그 배열 순서가 역전되게 대응하여 상호 층간 연결되게 하는 제1연결부(450)를 시트 또는 필름 형태로 도입할 수 있다. 이때, 제1칩(131)의 칩선택 비아들(201, 203, 205, 207)과 제2칩(133)의 칩선택 비아들(201, 203, 205, 207)의 배열이 역전되게 대응되어야 하지만, 경우에 따라 그 위치가 직접적으로 수직하게 중첩되지 않고 수직 방향에서 볼 때, 상호 간에 어긋나게 위치할 수 있다. 이와 같이 중첩 위치가 어긋나는 경우, 제1연결부(450)는 이와 같이 어긋난 위치의 칩선택 비아들(200)을 상호 연결시키게 다층으로 구성될 수 있다.
제1연결부(450)는 인터포즈(interpose) 필름 또는 시트로 제1칩(131)과 제2칩(133) 사이에 도입된다. 제1연결부(450)는 제1절연층(451) 및 제2절연층(452)들을 포함하고, 제1절연층(451)을 관통하여 제1칩(131)의 칩선택 비아(200)에 연결되는 수직형 연결 제1비아(453) 및 사선형 연결 제1비아(455)를 포함하고, 제2절연층(452)을 관통하여 사선형 연결 제1비아(455) 및 제2칩(133)의 칩선택 비아(200)에 연결되는 수직형 연결 제2비아(454) 및 사선형 연결 제2비아(456)를 포함하여 구성될 수 있다. 제1절연층(451) 및 제2절연층(452)에서의 수직형 연결 비아(453, 454) 및 사선형 연결 비아(455, 456)의 배치들은 실질적으로 동일할 수 있다. 이러한 제1절연층(451) 및 제2절연층(452)을 순차적으로 적층함으로써, 수직형 연결 비아(453, 454) 및 사선형 연결 비아(455, 456)가 상호 연결되어, 서로 중첩 위치가 어긋나는 제1칩(131)의 칩선택 제1비아(201)와 제2칩(133)의 칩선택 제4비아(207)이 상호 연결될 수 있다. 이와 같이 제1연결부(450)는 필름 또는 시트들의 적층을 조합함으로써, 칩선택 비아(200)들이 적층 시 수직한 방향으로 볼 때 상호 어긋나게 중첩되더라도, 보다 간단히 칩선택 비아(200)들을 층간 상호 연결시킬 수 있다.
제2 및 제3칩(133, 135)들 사이에서 제2칩(133) 및 제3칩(135)의 칩선택 비아(200)들을 교번적으로 상호 층간 연결 및 층간 단절하는 제2연결부(470)가 도입된다. 제2연결부(470)는 층간 및 연결 비아간 절연을 위한 절연층(471)을 필름 또는 시트 형태로 포함하고, 절연층(471)을 관통하여 상호 층간 연결될 칩선택 비아(200)들에 대응되는 수직형 연결 비아(473)들을 포함하고, 또한 사선형 연결 비아(475)들 또한 포함할 수 있다. 이때, 사선형 연결 비아(475)는 상하의 칩선택 비아(200)들을 그 사선 형태에 의해 연결하지 못하고 단절하게 된다. 즉, 연결을 단절시키는 단절 비아로 이러한 사선형 연결 비아(475)는 작용하게 된다. 이러한 사선형 연결 비아(475)는 상하의 칩선택 비아(200)들이 그 중첩 위치가 어긋나게 위치할 때, 상하 칩선택 비아(200)를 상호 층간 연결시키는 수단인 연결 비아로 이용될 수 있다. 이 경우 수직형 연결 비아(473)은 단절 비아로 작용하게 된다.
이와 같이 본 발명의 실시예에 의한 반도체 패키지는 반도체 칩(100)들을 4층으로 적층할 때, 관통하는 칩선택 비아(200)들 및 다중 신호를 이용하여 개개의 적층된 특정 칩들을 칩선택할 수 있다. 이에 따라, 적층되는 반도체 칩(100)들은 실질적으로 동일한 칩으로 구성될 수 있어, 칩선택을 위해 다른 형태로 칩선택 비아들을 반도체 칩마다 달리 형성할 필요가 없다. 한편, 본 발명의 실시예에 의한 4층으로 칩들이 적층된 반도체 패키지 구조를 기본적으로 하여, 그 이상의 층으로 반도체 칩을 더 적층하는 경우에도 적용될 수 있다. 예컨대, 본 발명의 반도체 패키지 구조를 이용하여 8층으로 반도체 칩(100)들을 적층한 반도체 패키지 구조를 도 9에 제시된 바와 같이 구현할 수 있다.
도 9를 참조하면, 관통하는 칩선택 제1 내지 제8비아들(200: 211, 212, 213, 214, 215, 216, 217, 218)의 배열을 각각 가지는 반도체 칩들(100: 151, 152, 153, 154, 155, 156, 157, 158)이 인쇄회로 기판(300)에 적층되고, 기판(300)에는 솔더볼(310)과 같은 외부접속단자가 부착된다.
반도체 칩(100)들 중 제1칩(151)과 제2칩(152), 제3칩(153)과 제4칩(154), 제5칩(155)과 제6칩(156), 제7칩(157)과 제8칩(158)이 각각 상호 플립칩(flip chip) 형태를 적층된다. 이에 따라, 제1칩(151)과 제2칩(152), 제3칩(153)과 제4칩(154), 제5칩(155)과 제6칩(156), 제7칩(157)과 제8칩(158)은 별도의 인터포즈 기판이나 재배선층의 도입없이 칩선택 비아(200)들이 각각 직접적으로 층간 연결될 수 있다. 이때, 제2칩(152)과 제3칩(153), 제4칩(154)과 제5칩(155), 제6칩(156)과 제7칩(157)은 상호 플립칩 형태로 적층되거나 또는 앞면에 대해 후면 또는 반대로 적층되는 순차 적층될 수 있다.
이러한 8층의 적층 구조인 반도체 패키지는 최하층인 반도체 제1칩(151)의 순차적으로 일 방향으로 배열된 칩선택 제1비아(211) 내지 제4비아(214)가 위치하는 제1영역(301)과, 칩선택 제5비아(215) 내지 제8비아(218)가 위치하는 제2영역(303)을 블록(block)으로 나누어, 블록별로 그 적층 칩(100)들 간의 연결 구조를 달리 적용할 수 있다. 즉, 반도체 칩(100)들 간의 층간 연결을 위한 제1연결부(440) 및 제2연결부(460)는 제1영역(301)과 제2영역(303)에 해당하는 부분들이 상호 다른 연결 구조를 가지게 구성한다.
예컨대, 제2칩(152) 및 제3칩(153)들 사이에 제1연결부(440)이 도입된다. 제1칩(151)의 제1 내지 제4비아(211, 212, 213, 214)들에 대응되게 위치하는 제1영역(301) 상에 적층된 제2칩(152) 및 제3칩(153) 부분의 칩선택 비아(200)들을 교번적으로 상호 층간 연결 및 층간 단절하고, 제1칩(151)의 제5 내지 제8비아(215, 216, 217, 218)들과 대응되게 위치하는 제2영역(303) 상에 적층된 제2 및 제3칩(152, 153) 부분의 칩 선택 비아들(200)을 층간 연결하게 제1연결부(440)가 구성된다. 제1연결부(440)는 제2칩(152)의 칩선택 제8비아(218)과 제3칩(153)의 칩선택 제1비아(211)이 상호 연결되게 하고, 제2칩(152)의 칩선택 제6비아(216)과 제3칩(153)의 칩선택 제3비아(213)이 상호 연결되게 하고, 제2칩(152)의 칩선택 제4 내지 제1비아(214, 213, 212, 211) 각각과 제3칩(153)의 칩선택 제5 내지 제8비아(215, 216, 217, 218)들이 상호 연결되게 하는 연결 비아(443)들이 절연층(441)을 관통하게 구성될 수 있다. 이때, 제3칩(153)의 칩선택 제2비아(212)와 제4비아(214)는 하부로의 연결이 절연층(441)에 의해 단절되게 된다.
제1영역(301) 상의 제1 내지 제4칩(151, 152, 153, 154)의 적층 구조 및 연결 구조는 실질적으로 도 6에 제시된 반도체 패키지의 적층 구조 및 연결 구조와 동일하게 구성될 수 있다. 따라서, 도 6을 참조하여 설명한 바와 마찬가지로, 제1칩(151)의 칩선택 제1 내지 제4비아들(211, 212, 213, 214)들에 다중 신호를 인가함으로써, 제1 내지 제4칩(151, 152, 153, 154)들을 각각 칩선택할 수 있다. 따라서, 이러한 제1영역(301) 상에서의 제1 내지 제4칩(151, 152, 153, 154)의 적층 구조 및 연결 구조는 도 3 내지 도 8을 참조하여 설명한 바와 같은 4층 패키지 구조를 변형한 구조로 적용될 수 있다.
제5칩 내지 제8칩들(155, 156, 157, 158)은 상호 간에 제1 내지 제4칩과 동일한 적층 형태로 적층될 수 있다. 이때, 제5칩(155)은 하부의 제4칩(154)에 대해 플립칩 형태로 적층되는 역순차 적층 형태일 수 있으며, 경우 따라, 플립칩 형태가 아닌 일반적인 앞면에 대해 후면이 대향되게(또는 그 반대로) 순차 적층될 수 있다. 또한, 제5칩 내지 제8칩들(155, 156, 157, 158) 간의 층간 연결 구조는 제1 내지 제4칩과 동일한 연결 구조이되 제1영역(301)과 제2영역(303) 상에서의 구조가 반대로 역전된 연결 구조로 구성될 수 있다. 즉, 제6칩(156)과 제7칩(157) 사이에 개재되는 제2연결부(445)는 제1연결부(440)과 동일하되 제1영역(301)과 제2영역(303)에서의 형태로 반대로 역전된 형태의 구조를 가지게 연결 비아(443)이 절연층(441)에 배치될 수 있다. 그럼에도 불구하고, 제2영역(303) 상에 해당되는 제5칩 내지 제8칩들(155, 156, 157, 158) 부분의 상호 적층 및 연결 구조는 도 3 내지 도 8을 참조하여 설명한 바와 같은 4층 패키지 구조를 변형한 구조로 적용될 수 있다.
제2영역(303) 상에서 하부의 제1칩 내지 제4칩(151, 152, 153, 154)들의 칩선택 비아(200)들의 층간 연결은 단순한 신호 전달 경로를 구성하게 직접적으로 상호 연결된다. 따라서, 최하층의 제1칩(151)의 칩선택 제5비아 내지 제8비아(215, 216, 217, 218)을 통해 다중 신호를 인가할 경우, 이러한 다중 신호는 제5칩(155)의 칩선택 제5비아 내지 제8비아(215, 216, 217, 218)에 전달되어 입력된다. 제2영역(303) 상에 해당되는 제5칩 내지 제8칩들(155, 156, 157, 158) 부분의 상호 적층 및 연결 구조가 도 3 내지 도 8을 참조하여 설명한 바와 같은 4층 패키지 구조와 실질적으로 대등하므로, 다중 신호를 제5칩(155)의 칩선택 제5비아 내지 제8비아(215, 216, 217, 218)들에 입력함으로써, 제5칩 내지 제8칩들(155, 156, 157, 158)은 실질적으로 서로 다른 구분되는 신호를 입력받게 되므로, 제5칩 내지 제8칩들 중 특정 칩을 칩선택하는 것이 가능하다.
제1영역(301)에 위치하는 최하층의 제1칩(151)의 칩선택 제1 내지 제4비아들(211, 212, 213, 214)에, 각각 "0" 또는 "1"인 A, B, C 및 D가 (A, B, C, D)의 다중 신호(multi signal)로 인가될 때, 제1칩 내지 제4칩들 각각에는 상호 다른 신호가 인가되어 칩선택이 이루어지게 된다. 또한, 제2영역(303)에 위치하는 제1칩(151)의 칩선택 제5 내지 제8비아(215, 216, 217, 218)들에 각각 "0" 또는 "1"인 E, F, G 및 H가 (E, F, G, H)의 다중 신호(multi signal)로 인가될 때, 제5칩 내지 제8칩들 각각에는 상호 다른 신호가 인가되어 칩선택이 이루어질 수 있다.
이때, A-E, B-F, C-G, D-H 값이 공통(common)되게 인가되게, 칩선택 제1비아(211)와 제5비아(215), 제2비아(212)와 제6비아(216), 제3비아(213)와 제7비아(217), 제4비아(214)와 제8비아(218)를 공통할 경우, 실질적으로 (A, B, C, D)의 다중 신호를 인가함으로써, 제1칩 내지 제8칩들에 대한 칩선택을 수행하는 것이 가능하다. 이때, 제1칩 내지 제4칩과 제5칩 내지 제8칩들 간에 칩선택 신호가 중복되지 않게, 제4칩(154) 및 제5칩(155)들 사이에서 제5칩(155)으로의 신호 전달을 일부 교차시켜 전달되는 신호값들을 달리 변화시킬 수 있다. 이를 위해서, 제4칩(154) 및 제5칩(155) 사이에 제3연결부(460)가 도입된다.
제3연결부(460)는 제1영역(301) 상에 위치하는 제4 및 제5칩(154, 155)의 칩선택 비아들을 층간 단절시키는 절연층(461)을 포함하고, 제2영역(303) 상에 위치하는 제4 및 제5칩(154, 155)의 칩선택 비아들을을 층간 연결시키는 연결 비아(461, 463)들을 포함하여 구성된다. 이때, 연결 비아(461, 463)는 제1칩(151)의 칩선택 제6비아(216) 및 제7비아(217)에 각각 대응되게 위치하는 제4 및 제5칩(154, 155)의 칩선택 비아들이 상호 교차되게 연결되게 하는 교차 연결 비아(465)들과, 직접적으로 연결시키는 수직형 연결 비아(463)들을 포함하여 구성될 수 있다. 교차 연결 비아(465)는 제4칩(154)의 칩선택 제3비아(213)와 제5칩(155)의 칩선택 제7비아(217)를 연결시키게 교차된다. 즉, 상호 간에 중첩하지 않은 두 칩선택 비아들(213, 217)을 상호 연결시키게 교차 연결 비아(465)가 도입된다. 이러한 제3연결부(460)에 의해서, 제1칩 내지 제4칩과 제5칩 내지 제8칩들 간에 칩선택 신호가 중복되지 않게 인가될 수 있다.
제3연결부(460)의 교차 연결 비아(465)는, 도 10에 제시된 바와 같이, 절연층(461)을 관통하되 상호 교차하는 제1교차 연결 비아(490)와 제2교차 연결 비아(480)을 포함하여 구성될 수 있다. 제1교차 연결 비아(490)와 제2교차 연결 비아(480)는 상하측의 제4칩(154)의 칩선택 제3비아(213)와 제5칩(155)의 칩선택 제7비아(217), 또는 제4칩(154)의 칩선택 제2비아(212)와 제5칩의(155)의 칩선택 제6비아(216)를 연결시키게, 상호 교차되게 구성된다.
예컨대, 제1교차 연결 비아(490)는, 제5칩의(155)의 칩선택 제6비아(216)에 대응되는 절연층(461) 상의 중첩 위치에 위치하는 제1접속부(491)를 포함하고, 제1접속부(491)로부터 외측으로 연장되는 제1트레이서(tracer)부(493), 제1트레이서부(493)의 다른 끝단에 연결되는 제1관통부(495), 절연층(461)의 반대면에 제1관통부(495)와 제4칩(154)의 칩선택 제2비아(212)에 중첩되는 위치에 위치하는 제2접속부(499)를 연결하는 제2트레이서부(497)를 포함하여 구성될 수 있다. 마찬가지로, 제2교차 연결 비아(480)는, 제5칩의(155)의 칩선택 제7비아(217)에 대응되는 절연층(461) 상의 중첩 위치에 위치하는 제3접속부(481)를 포함하고, 제3접속부(481)로부터 외측으로 연장되는 제3트레이서(tracer)부(483), 제3트레이서부(483)의 다른 끝단에 연결되는 제2관통부(485), 절연층(461)의 반대면에 제2관통부(485)와 제4칩(154)의 칩선택 제3비아(213)에 중첩되는 위치에 위치하는 제4접속부(489)를 연결하는 제4트레이서부(477)를 포함하여 구성될 수 있다. 이때, 제1 내지 제4접속부(491, 499, 481, 489)는 랜딩 패드(landing pad) 형상으로 구비될 수 있다.
교차 연결 비아(465)의 제1 및 제2교차 연결 비아(490, 480)들은, 제1 및 제2관통부(495, 485)가 칩선택 비아(212, 213, 216, 217)이 중첩되는 위치에서 벗어난 위치에 위치하고, 이들을 트레이서부(493, 497, 483, 487)를 이용하여 연결함으로써, 제4칩(154)과 제5칩(155)의 칩선택 비아(212, 213 및 216, 217)들이 교차하여 연결되도록 상호 우회하여 연결시킬 수 있다.
이와 같은 8층으로 적층된 반도체 패키지의 반도체 칩(100)의 칩선택 비아(200)들을 통한 칩선택을 표 6 및 7의 데이터 시트(data sheet)를 통해 보여준다. 표 6은 제1칩 내지 제4칩에 대한 칩선택을 보여주고, 표 7은 제5칩 내지 제8칩에 대한 칩선택을 보여준다. 제1 내지 제3연결부(440, 445, 460)에 의해 차단된 칩선택 비아들에는 신호 전달이 차단되어 "0"으로 일괄 주어지게 된다.
2진수 표현 10진수 표현
4층 Select 1 0 select 2 0 select3 0 select4 0 0
3층 Select 1 0 select 2 0 select3 0 select4 0 0
2층 Select 1 1 select 2 0 select3 1 select4 0 10
1층(선택) Select 1 0 select 2 1 select3 0 select4 1 5
신호 0 1 0 1

4층 Select 1 0 select 2 0 select3 1 select4 0 2
3층 Select 1 0 select 2 1 select3 0 select4 0 4
2층(선택) Select 1 1 select 2 1 select3 1 select4 0 14
1층 Select 1 0 select 2 1 select3 1 select4 1 7
신호 0 1 1 1

4층 Select 1 1 select 2 0 select3 1 select4 0 10
3층(선택) Select 1 0 select 2 1 select3 0 select4 1 5
2층 Select 1 1 select 2 1 select3 0 select4 1 13
1층 Select 1 1 select 2 0 select3 1 select4 1 11
신호 1 0 1 1

4층(선택) Select 1 1 select 2 0 select3 0 select4 0 8
3층 Select 1 0 select 2 0 select3 0 select4 1 1
2층 Select 1 1 select 2 0 select3 0 select4 1 9
1층 Select 1 1 select 2 0 select3 0 select4 1 9
신호 1 0 0 1
표 6에 제시된 결과를 고려하면, 최하층의 반도체 제1칩(151)의 제1영역(301)의 칩선택 제1, 제2, 제3 및 제4비아들(211, 213, 215, 217)에 인가되는 선택 신호(select 1, 2, 3, 4)를 달리 인가함으로써, 각층의 반도체 제1 내지 제4칩들(151, 152, 153, 154)에 대해 선택적 칩선택을 구현할 수 있다.
2진수 표현
10진수 표현
8층 Select 1 0 select 2 0 select3 0 select4 0 0
7층 Select 1 0 select 2 0 select3 0 select4 0 0
6층 Select 1 1 select 2 0 select3 1 select4 0 10
5층(선택) Select 1 0 select 2 1 select3 0 select4 1 5
4층 Select 1 0 select 2 0 select3 1 select4 1 3
3층 Select 1 0 select 2 0 select3 1 select4 1 3
2층 Select 1 0 select 2 0 select3 1 select4 1 3
1층 Select 1 0 select 2 0 select3 1 select4 1 3
신호 0 0 1 1 3
8층 Select 1 0 select 2 0 select3 1 select4 0 2
7층 Select 1 0 select 2 1 select3 0 select4 0 4
6층(선택) Select 1 1 select 2 1 select3 1 select4 0 14
5층 Select 1 0 select 2 1 select3 1 select4 1 7
4층 Select 1 0 select 2 1 select3 1 select4 1 7
3층 Select 1 0 select 2 1 select3 1 select4 1 7
2층 Select 1 0 select 2 1 select3 1 select4 1 7
1층 Select 1 0 select 2 1 select3 1 select4 1 7
신호 0 1 1 1 7
8층 Select 1 1 select 2 0 select3 1 select4 0 10
7층(선택) Select 1 0 select 2 1 select3 0 select4 1 5
6층 Select 1 1 select 2 1 select3 0 select4 1 13
5층 Select 1 1 select 2 0 select3 1 select4 1 11
4층 Select 1 1 select 2 1 select3 0 select4 1 13
3층 Select 1 1 select 2 1 select3 0 select4 1 13
2층 Select 1 1 select 2 1 select3 0 select4 1 13
1층 Select 1 1 select 2 1 select3 0 select4 1 13
신호 1 1 0 1 13
8층(선택) Select 1 1 select 2 0 select3 0 select4 0 8
7층 Select 1 0 select 2 0 select3 0 select4 1 1
6층 Select 1 1 select 2 0 select3 0 select4 1 9
5층 Select 1 1 select 2 0 select3 0 select4 1 9
4층 Select 1 1 select 2 0 select3 0 select4 1 9
3층 Select 1 1 select 2 0 select3 0 select4 1 9
2층 Select 1 1 select 2 0 select3 0 select4 1 9
1층 Select 1 1 select 2 0 select3 0 select4 1 9
신호 1 0 0 1 9
표 7에 제시된 결과를 고려하면, 최하층의 반도체 제1칩(151)의 제2영역(301)의 칩선택 제5, 제6, 제7 및 제8비아들(215, 216, 217, 218)에 인가되는 선택 신호(select 1, 2, 3, 4)를 달리 인가함으로써, 각층의 반도체 제5 내지 제8칩들(155, 156, 157, 158)을 선택적으로 칩선택할 수 있다. 칩선택 제1, 제2, 제3 및 제4 비아들(211, 212, 213, 214)는 각각 선택 신호(select 1, 2, 3, 4)에 공통된다.
본 발명의 실시예들에 제시된 바와 같이 동일한 형태 및 동일한 칩선택 논리부를 내장한 반도체 칩(100)들을 적층하고, 동일한 형태로 배열된 칩선택 비아(200)들을 포함하는 TSV 관통 비아들의 배열들이 층간 연결됨에도 불구하고, 다중 신호를 이용하여 특정 반도체 칩(100)의 칩선택이 가능하다. 이에 따라, TSV 관통 비아를 이용한 다층 적층 반도체 패키지를 보다 유효하게 구현할 수 있다.
100...반도체 칩 200...칩선택 비아
300...인쇄회로 기판 401...플립칩 형태의 제1연결부
403...선택적 층간 연결을 위한 제2연결부.

Claims (40)

  1. 관통 칩선택 비아(via)들의 배열을 가지며 적층된 반도체 칩들;
    상기 반도체 칩들 중 상호 인접하게 적층된 제1 및 제2칩들 사이에서 상기 제1 및 제2칩들의 칩선택 비아들 중 일부를 상호 연결시키고 다른 일부를 층간 단절하는 제1연결부; 및
    상기 제1칩 하부에 적층된 제3칩과 상기 제1칩 사이에서 상기 제1칩 및 상기 제3칩의 칩선택 비아들을 배열 순서가 역전되어 상호 대응하게 연결시키는 제2연결부를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 칩들은
    상호 간에 동일한 칩들인 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 칩은
    상호 간에 동일한 배열 형태로 상기 칩선택 비아들을 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 칩은
    상기 칩들이 적층되는 수와 동일한 수로 상기 칩선택 비아들을 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제2칩 상에 적층된 제4칩과 상기 제2칩 사이에서
    상기 제2칩 및 상기 제4칩의 칩선택 비아들을 배열 순서가 역전되어 상호 대응하게 연결시키는 제3연결부를 더 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제3연결부는
    상기 제2칩에 대해 상기 제4칩이 플립칩(filp chip) 형태로 적층되어 이루어지는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1연결부는
    상기 제1 및 제2칩들의 칩선택 비아들이 상호 연결되는 수와 층간 단절되는 수를 동수로 가지게 도입된 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1연결부는
    상기 제1 및 제2칩 사이를 절연하는 절연층; 및
    상기 절연층을 관통하여 상호 연결될 상기 칩선택 비아들에 대응되는 연결 비아들을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 연결 비아들은 상기 칩선택 비아들이 하나 건너 하나씩 교번적으로 상호 연결되게 상기 칩 선택 비아들에 하나 건너 하나씩 대응되게 배치된 반도체 패키지.
  10. 제8항에 있어서,
    상기 제1연결부는
    상기 절연층을 사선으로 관통하여 상호 층간 단절될 상기 칩선택 비아들에 어긋나게 위치하는 단절 비아들을 더 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제2연결부는
    상기 칩선택 비아들이 일 방향으로 순차적으로 배열된 제1, 제2, 제3 및 제4 비아들을 포함할 때, 상기 제1칩의 상기 제1비아와 상기 제3칩의 제4비아를 상호 연결시키고,
    상기 제1칩의 제2비아와 상기 제3칩의 제3비아를 상호 연결시키는 반도체 패키지.
  12. 제1항에 있어서,
    상기 제2연결부는
    상기 제1칩에 대해 상기 제3칩이 플립칩(filp chip) 형태로 적층되어 이루어지는 반도체 패키지.
  13. 제1항에 있어서,
    상기 제3칩이 상기 제1칩에 플립칩 형태로 적층되고 상기 칩선택 비아들의 층간 중첩 위치가 상호 어긋날 때,
    상기 제3칩 및 상기 제1칩 사이에 개재되는 제1및 제2절연층들;
    상기 제1절연층을 관통하여 상기 제1칩의 칩선택 비아에 연결되는 사선형 연결 비아; 및
    상기 제2절연층을 관통하여 상기 사선형 연결 비아 및 상기 제3칩의 칩선택 비아에 연결되는 수직형 연결 비아를 포함하는 제3연결부를 더 포함하는 반도체 패키지.
  14. 관통하는 칩선택 비아(via)들의 배열을 가지며 적층된 반도체 제1, 제2, 제3 및 제4칩들; 및
    상기 제2 및 제3칩들 사이에서 상기 제2칩 및 상기 제3칩의 칩선택 비아들 중 일부를 상호 연결시키고 다른 일부를 층간 단절하는 연결부를 포함하고,
    상기 제1 및 제2칩과 상기 제3칩 및 제4칩은 각각 상호 플립칩(flip chip) 형태로 적층된 반도체 패키지.
  15. 제14항에 있어서,
    상기 반도체 칩들은
    상호 간에 동일한 칩들인 반도체 패키지.
  16. 제14항에 있어서,
    상기 반도체 칩은
    상기 칩들이 적층되는 수와 동일한 수로 상기 칩선택 비아들을 포함하는 반도체 패키지.
  17. 제14항에 있어서,
    상기 제1 및 제2칩의 상기 플립칩 형태의 적층에 의해서
    상기 칩선택 비아들은 배열 순서에 역전되어 대응하게 상호 연결된 반도체 패키지.
  18. 제17항에 있어서,
    상기 플립칩 형태의 적층 및 상기 연결부에 의한 상기 칩선택 비아들의 상호 연결에 의해서,
    상기 제1칩의 칩선택 비아들에 각각 "0" 또는 "1"의 값인 A, B, C 및 D가 (A, B, C, D)의 다중 신호(multi signal)로 인가될 때,
    상기 제1칩 내지 제4칩들 각각에는 상호 다른 신호값이 각각 인가되어 칩선택이 이루어지는 반도체 패키지.
  19. 제14항에 있어서,
    상기 연결부는
    상기 제2 및 제3칩들의 칩선택 비아들이 상호 연결되는 수와 층간 단절되는 수를 동수로 가지게 도입된 반도체 패키지.
  20. 제14항에 있어서,
    상기 연결부는
    상기 제2 및 제3칩 사이를 절연하는 절연층; 및
    상기 절연층을 관통하여 상호 연결될 상기 칩선택 비아들에 대응되는 연결 비아들을 포함하는 반도체 패키지.
  21. 제20항에 있어서,
    상기 연결 비아들은 상기 칩선택 비아들이 하나 건너 하나씩 교번적으로 상호 연결되게 상기 칩 선택 비아들에 하나 건너 하나씩 대응되게 배치된 반도체 패키지.
  22. 제20항에 있어서,
    상기 연결부는
    상기 절연층을 사선으로 관통하여 상호 층간 단절될 상기 칩선택 비아들에 어긋나게 위치하는 단절 비아들을 더 포함하는 반도체 패키지.
  23. 제14항에 있어서,
    상기 제3칩은
    상기 제2칩에 대해 플립칩 형태로 적층되어 동일한 표면들이 상호 마주보거나 또는 반대되는 표면들이 상호 마주보게 순차 적층된 반도체 패키지.
  24. 관통하는 칩선택 비아(via)들의 배열을 가지며 적층된 반도체 제1, 제2 및 제3칩들; 및
    상기 제2 및 제3칩들 사이에서 상기 제2칩 및 상기 제3칩의 칩선택 비아들을 중 일부를 상호 연결시키고 다른 일부를 층간 단절하는 제1연결부를 포함하고,
    상기 제1 및 제2칩은 각각 상호 플립칩(flip chip) 형태로 적층된 반도체 패키지.
  25. 제24항에 있어서,
    상기 제1 및 제2칩의 상기 플립칩 형태의 적층에 의해서
    상기 칩선택 비아들이 배열 순서가 역전되어 대응하여 상호 연결되는 반도체 패키지.
  26. 제24항에 있어서,
    상기 제2칩이 상기 제1칩에 플립칩 형태로 적층되고 상기 칩선택 비아들의 층간 중첩 위치가 상호 어긋날 때,
    상기 제2칩 및 상기 제1칩 사이에 개재되는 제1및 제2절연층들;
    상기 제1절연층을 관통하여 상기 제1칩의 칩선택 비아에 연결되는 사선형 연결 비아; 및
    상기 제2절연층을 관통하여 상기 사선형 연결 비아 및 상기 제3칩의 칩선택 비아에 연결되는 수직형 연결 비아를 포함하는 제2연결부를 더 포함하는 반도체 패키지.
  27. 제24항에 있어서,
    상기 제1연결부는
    상기 제2 및 제3칩들의 칩선택 비아들이 상호 연결되는 수와 층간 단절되는 수를 동수로 가지게 도입된 반도체 패키지.
  28. 제24항에 있어서,
    상기 제1연결부는
    상기 칩선택 비아들이 하나 건너 하나씩 교번적으로 상호 연결되게 상기 칩 선택 비아들에 하나 건너 하나씩 대응되게 상호 연결시키는 반도체 패키지.
  29. 관통하는 칩선택 제1 내지 제4비아(via)들의 배열을 가지며 적층된 반도체 제1 내지 제3칩들;
    상기 제2 및 제3칩들 사이에서 상기 제2칩 및 상기 제3칩의 칩선택 비아들 중 일부를 상호 연결시키고 다른 일부를 층간 단절하는 제1연결부; 및
    상기 제1칩의 칩선택 제1비아는 상기 제2칩의 칩선택 제4비아에, 제2비아는 제3비아에, 제3비아는 제2비아에, 제4비아는 제1비아에 각각 연결되게 하는 제2연결부를 포함하는 반도체 패키지.
  30. 제29항에 있어서,
    상기 제2연결부는
    상기 제1칩에 대해 상기 제2칩이 플립칩(flip chip) 형태로 적층되어 이루어지는 반도체 패키지.
  31. 제29항에 있어서,
    상기 제3칩에 대해 플립칩(flip chip) 형태로 적층되는 제4칩을 더 포함하고,
    상기 플립칩 형태의 적층에 의해 상기 제3칩의 칩선택 제1비아는 상기 제4칩의 칩선택 제4비아에, 제2비아는 제3비아에, 제3비아는 제2비아에, 제4비아는 제1비아에 각각 연결되게 하는 반도체 패키지.
  32. 관통하는 칩선택 제1 내지 제8비아(via)들의 배열을 각각 가지는 반도체 칩들이고,
    상호 플립칩(flip chip) 형태로 각각 적층된 제1칩 및 제2칩과 제3칩 및 제4칩;
    상기 제2 및 제3칩들 사이에서 상기 제1칩의 칩선택 제1 내지 제4비아들에 대응되게 위치하는 상기 제2 및 제3칩의 칩선택 비아들 중 일부를 상호 연결시키고 다른 일부를 층간 단절하고, 상기 제1칩의 칩선택 제5 내지 제8비아들과 대응되게 위치하는 상기 제2 및 제3칩의 칩선택 비아들을 연결하는 제1연결부;
    상기 제4칩 상에 상기 제1 내지 제4칩과 동일한 적층 형태로 순차 적층되거나 또는 역순차로 적층된 제5내지 제8칩; 및
    상기 제4 및 제5칩들 사이에서 상기 제1칩의 칩선택 제5 내지 제8비아들에 대응되게 위치하는 상기 제4 및 제5칩의 칩선택 비아들을 연결하고, 상기 제1칩의 칩선택 제1 내지 제4비아들과 대응되게 위치하는 상기 제4 및 제5칩의 칩선택 비아들을 층간 단절시키는 제2연결부를 포함하는 반도체 패키지.
  33. 제32항에 있어서,
    상기 반도체 칩들은
    상호 간에 동일한 칩들인 반도체 패키지.
  34. 제32항에 있어서,
    상기 반도체 칩들은
    상호 간에 동일하게 일 방향으로 순차 배열된 상기 칩선택 제1 내지 제8비아들을 포함하는 반도체 패키지.
  35. 제32항에 있어서,
    상기 제1 및 제2칩의
    상기 플립칩 형태의 적층에 의해서 상기 칩선택 비아들이 배열 순서가 역전되어 대응하여 상호 연결되는 반도체 패키지.
  36. 제32항에 있어서,
    상기 플립칩 형태의 적층 및 상기 제1 및 제2연결부에 의한 상기 칩선택 비아들의 상호 연결에 의해서
    상기 제1칩의 칩선택 제1 내지 제4비아들에 각각 "0" 또는 "1" 값인 A, B, C 및 D가 (A, B, C, D)의 다중 신호(multi signal)로 인가될 때,
    상기 제1칩 내지 제4칩들 각각에는 상호 다른 신호값이 인가되어 칩선택이 이루어지고,
    상기 제1칩의 칩선택 제5 내지 제8비아들에 각각 "0" 또는 "1"값인 E, F, G 및 H가 (E, F, G, H)의 다중 신호(multi signal)로 인가될 때,
    상기 제5칩 내지 제8칩들 각각에는 상호 다른 신호값이 인가되어 칩선택이 이루어지는 반도체 패키지.
  37. 제32항에 있어서,
    상기 제1연결부는
    상기 제1칩의 칩선택 제1 내지 제4비아들에 대응되게 위치하는 상기 제2 및 제3칩의 칩선택 비아들이 상호 연결되는 수와 층간 단절되는 수를 동수로 가지게 도입된 반도체 패키지.
  38. 제32항에 있어서,
    상기 제1연결부는
    상기 제1칩의 칩선택 제1 내지 제4비아들에 대응되게 위치하는 상기 제2 및 제3칩의 칩선택 비아들이 하나 건너 하나씩 교번적으로 상호 연결되게 상기 칩 선택 비아들에 하나 건너 하나씩 대응되게 상호 연결시키는 반도체 패키지.
  39. 제32항에 있어서,
    상기 제1연결부는
    상기 제2 및 제3칩 사이를 절연하는 절연층; 및
    상기 절연층을 관통하여 상호 연결될 상기 칩선택 비아들에 대응되는 연결 비아들을 포함하는 반도체 패키지.
  40. 제32항에 있어서,
    상기 제2연결부는
    절연층; 및
    상기 절연층을 관통하여 상기 제1칩의 칩선택 제6 및 제7비아들에 각각 대응되게 위치하는 상기 제4 및 제5칩의 칩선택 비아들을 교차 연결하는 교차 연결 비아들을 포함하는 반도체 패키지.
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