TWI459301B - 堆疊模組、包含該堆疊模組的卡以及包含該堆疊模組的系統 - Google Patents

堆疊模組、包含該堆疊模組的卡以及包含該堆疊模組的系統 Download PDF

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Description

堆疊模組、包含該堆疊模組的卡以及包含該堆疊模組的系統
本發明有關於一種半導體裝置，且更特定而言，本發明有關於一種堆疊有單元基板(unit substrate)的堆疊模組(stack module)、包含該堆疊模組的卡以及包含該堆疊模組的系統。
隨著半導體產品的積集度(integration)增加，越來越多地利用多個半導體封裝或多個半導體晶片的堆疊結構。在堆疊結構中，半導體封裝(semiconductor package)或半導體晶片(semiconductor chip)電性連接且因此可使用外部端子選擇性地或共同地接取(access)。
舉例而言，JP 2001－024151公開了一種半導體裝置，其中堆疊有多個晶片。彼等晶片可以使用表面選擇焊墊(surface－select pad)、後表面選擇焊墊(rear surface－select pad)以及接觸窗(via)來進行連接。
日本專利申請案第hei6－342874號揭露了一種堆疊封裝。具體而言，多個封裝堆疊著，且在每個封裝中，安置表面互連線(surface interconnection line)和背面互連線(rear interconnection line)以便彼此移位兩個間距長度。
然而，關於上文所述之堆疊結構，在半導體晶片的兩個表面上形成焊墊或互連是很難且很昂貴的。特定而言，當半導體晶片(例如)由於熱瞬態(thermal transients)而翹曲時，可能會降低表面焊墊與背面焊墊之間的連接的可靠 性，此外，為了確保表面互連線與背面互連線朝向彼此移位，接觸窗(via)在半導體封裝中應當傾斜，這會使製造過程更為複雜。
本發明提供一種適合於低成本、簡單且可靠的製造過程的堆疊模組。本發明還提供包含該堆疊模組之卡和包含該堆疊模組之系統。
根據本發明之一方面，提供一種堆疊模組。多個單元基板相對於彼此而堆疊且每個單元基板包含選擇端子(selection terminal)。第一選擇線(selection line)電性連接至安置於奇數層上的第一單元基板的選擇端子，穿過單元基板中的某些單元基板且延伸至單元基板的最下方的基板。第二選擇線電性連接至安置於偶數層的第二單元基板的選擇端子，穿過單元基板的某些單元基板，且延伸至單元基板的最下方的基板。選擇端子安置於第一選擇線與第二選擇線之間。
現將參看附圖更全面地描述本發明，在附圖中示出了本發明之示範性實施例。然而本發明可體現為多種不同形式且不應被認為限於本文所述之實施例；而是提供此等實施例使得此揭露內容將透徹且完整並向熟習此項技術者全面傳達本發明的概念。在附圖中，為了清楚起見，誇大地顯示了本發明的元件。
圖1示出本發明之實施例的堆疊模組100的截面圖。
參看圖1，堆疊模組100可包含第一單元模組105a和第二單元模組105b的堆疊結構。舉例而言，第一單元模組105a可安置於奇數層中且第二單元模組105b可安置於偶數層中。第一單元模組105a中之每一者包含第一單元基板110a和其互連結構。第二單元模組105b中之每一者包含第二單元基板110b和其互連結構。
第一單元基板110a和第二單元基板110b可相對於彼此而交替地堆疊。舉例而言，首先安置第一單元基板110a，然後第二單元基板110b，且然後另一第一單元基板110a，以依序的交替次序而以此類推。或者，與圖1所說明之結構不同，首先安置第二單元基板110b，然後安置第一單元基板110a，且然後另一第二單元基板110b，以依序的交替次序而以此類推。可適當地確定第一單元基板110a和第二單元基板110b的數目且其並不限制本發明之範疇。因此，第一單元基板110a和第二單元基板110b的總數可以是預定的自然數N。
每個第一單元基板110a和第二單元基板110b可包含一選擇端子120。舉例而言，選擇端子120可連接至每個第一單元基板110a和第二單元基板110b的內部電路且因此可用於在一個或多個第一單元基板110a與第二單元基板110b之間進行選擇。第一單元基板110a和第二單元基板110b還可包含一個或多個輸入和輸出端子130。輸入和輸出端子130可用於共同地傳輸資料至第一單元基板110a和第二單元基板110b或自第一單元基板110a和第二單元 基板110b接收資料。
舉例而言，每個第一單元基板110a和第二單元基板110b可包含半導體晶片。在此情况下，第一單元基板110a和第二單元基板110b可為半導體基板的一部份，半導體基板包含形成內部電路之半導體裝置。單個半導體晶片可以是與半導體基板或半導體晶圓分開的單個晶粒(die)。半導體裝置可包含一記憶裝置或邏輯裝置。或者，第一單元基板110a和第二單元基板110b可為印刷電路板(PCB)，在印刷電路板上安裝有半導體裝置。
第一選擇線S1和S3、第二選擇線S2和S4和/或一個或多個輸入和輸出線IO1和IO2可形成第一單元模組105a和第二單元模組105b的互連結構。然而，僅作為實例介紹互連結構，且本發明的範疇並不限於此結構。
第一選擇線S1和第二選擇線S3中之每一者可電性連接至每個第一單元基板110a的選擇端子120。舉例而言，第一選擇線S1和S3可藉由穿透第一單元基板110a和第二單元基板110b的部份而自選擇端子120延伸至第一單元基板110a和第二單元基板110b的最下方的基板。可使用第一選擇線S1和S3來選擇第一單元基板110a。舉例而言，可使用第一選擇線S1來接取堆疊於第一層中的第一單元基板110a。另一方面，可使用第一選擇線S3來接取堆疊於第三層中的第一單元基板110a。
第二選擇線S2和S4中之每一者可電性連接至每個第二單元基板110b的選擇端子120。舉例而言，第二選擇線 S2和S4可藉由穿透第一單元基板110a和第二單元基板110b的部份而自選擇端子120延伸至第一單元基板110a和第二單元基板110b的最下方的基板。第二選擇線S2和S4可獨立地用於選擇第二單元基板110b。舉例而言，可使用第二選擇線S2來接取堆疊於第二層中的第二單元基板110b。另一方面，可使用第二選擇線S4來接取堆疊於第四層中的第二單元基板110b。
第一選擇線S1和S3可面向第二選擇線S2和S4使得選擇端子120插入於第一選擇線S1和S3、與第二選擇線S2和S4之間。舉例而言，如圖1所說明，第一選擇線S1和S3可安置於選擇端子120的左側，且第二選擇線S2和S4可安置於選擇端子120的右側。或者，與圖1所說明的結構不同，如果第一單元基板110a和第二單元基板110b的位置是相反的，那麽第一選擇線S1和S3可安置於選擇端子120的右側，且第二選擇線S2和S4可安置於選擇端子120的左側。
舉例而言，第一選擇線S1和S3與第二選擇線S2和S4可以階梯式的方式自相應的選擇端子120在彼此相反的方向延伸。第一選擇線S1和S3與第二選擇線S2和S4自相應的選擇端子120以階梯式的方式自第一單元基板110a和第二單元基板110b向下延伸。具體而言，第一選擇線S1和S3與第二選擇線S2和S4可包含相對於第一單元基板110a和第二單元基板110b成水平的部份和相對於第一單元基板110a和第二單元基板110b成垂直的部份。因此， 選擇端子120的位置愈高或第一單元基板110a和第二單元基板110b的數目愈大，選擇端子120與連接至選擇端子120之第一選擇線S1和S3的端部或第二選擇線S2和S4的端部之間的距離更遠。
根據本發明的另一實施例，第一選擇線S1和S3與第二選擇線S2和S4可分別被至少兩個選擇端子120共用。就此而言，第一選擇線S1和S3或第二選擇線S2和S4的數目可小於第一單元基板110a或第二單元基板110b的數目。因此，第一選擇線S1和S3中之一者可同時接取第一單元基板110a中多於一個單元基板且第二選擇線S2與S4中之一者可同時接取第二單元基板110b中多於一個單元基板。就此而言，可需要第一單元基板110a或第二單元基板110b具有相同類型的半導體晶片。
輸入和輸出線IO1和IO2可共同連接至第一單元基板110a和第二單元基板110b的輸入和輸出端子130。輸入和輸出線IO1和IO2可由第一單元基板110a和110b共用。
在堆疊模組100中，第一單元基板110a和第二單元基板110b之端部可彼此對準。舉例而言，當第一單元基板110a和第二單元基板110b包含相同類型的半導體晶片時，選擇端子120可竪直地(vertically)對準。而且，第一選擇線S1和S3與第二選擇線S2和S4穿過第一單元基板110a和第二單元基板110b的部份(即，相對於第一單元基板110a和第二單元基板110而垂直之竪直部份)可以被竪直地對準。
在本實施例中，可使用僅兩種互連結構來獲得堆疊模組100的結構。舉例而言，第一單元模組105a可具有一種相同的互連結構，且第二單元模組105b可具有另一種相同的互連結構。因此，與每個第一單元模組105a和第二單元模組105b包含不同的互連結構相比，製造成本實質上得以减小。
圖2示出交替排列於圖1的堆疊模組中的第一單元模組105a的實例的透視圖，且圖3示出交替地排列於圖1的堆疊模組中的第二單元模組105b的實例的透視圖。
參看圖2，各選擇焊墊(selection pad)125可安置於第一單元基板110a上的選擇端子120的兩側。選擇端子120可連接至第一單元基板110a的內部電路，且選擇焊墊125可不連接至內部電路。第一通孔電極135a可穿過第一單元基板110a且可安置於選擇端子120的兩側。舉例而言，第一通孔電極135a可穿過選擇焊墊125的一部份，且在本實施例中，第一通孔電極135a安置於選擇焊墊125的一部份中。
在堆疊模組100中，第一通孔電極135a的數目可與第一單元基板110a和第二單元基板110b的數目相同或比其更多。因此，當第一單元基板110a和第二單元基板110b的數目為N時，第一通孔電極135a的數目可為N或更多。舉例而言，各選擇焊墊125的數目可以是第一通孔電極135a的數目的兩倍，且因此可為2N。
舉例而言，當N為偶數時，N/2個第一通孔電極135a 可安置於選擇端子120的兩側。另一方面，當N為奇數時，(N＋1)/2個第一通孔電極135a可安置於選擇端子120的兩側。然而，本發明的範疇並不限於此等實例。即，不同數目的第一通孔電極135a可安置於選擇端子120的兩側。
第一重分佈層145a可安置於第一單元基板110a上使得第一重分佈層145a電性連接至第一通孔電極135a。在另一實施例中，第一重分佈層145a可安置於第一單元基板110a的下方。舉例而言，第一重分佈層145a可自第一通孔電極135a朝向選擇端子120移動一預定的距離。因此，在選擇端子120的左側，第一重分佈層145a自第一通孔電極135a朝向選擇端子120而延伸，且在選擇端子120的左側，第一重分佈層145a可自通孔電極135a朝向選擇端子120而延伸。
第一重分佈層145a的數目可與第一通孔電極135a的數目相同且因此可為N或更多。舉例而言，在第一重分佈層145a中，緊鄰該選擇端子120左側的一個第一重分佈層145a可直接接觸該選擇端子120。
第三通孔電極140a可穿過第一單元基板110a且可連接至輸入和輸出端子130。舉例而言，第三重分佈層150a可安置於第一單元基板110a上使得第三通孔電極140a連接至輸入和輸出端子130。
參看圖3，第二通孔電極135b中的每一者可安置於鄰近的第一通孔電極135a之間。因此，第一通孔電極135a和第二通孔電極135b可以交錯的組態來對準。舉例而言， 第一通孔電極135a可安置於每隔一個選擇焊墊125上。且第二通孔電極135b可安置於第一通孔電極135a之間的選擇焊墊125上。在此情况下，第二通孔電極135b安置於鄰近的第一通孔電極135a之間的中央部份。
第二通孔電極135b的數目可與第一通孔電極135a的數目相同。因此，第二通孔電極135b的數目可為N或更多。舉例而言，若N為偶數，則可將N/2個第二通孔電極135b安置於選擇端子120的兩側。另一方面，若N為奇數，則可將(N＋1)/2個第二通孔電極135b安置於選擇端子120的兩側。然而，本發明的範疇並不限於此等實例。即，不同數目的第二通孔電極135b可安置於選擇端子120的兩側。
第二重分佈層145b可安置於第二單元基板110b上使得第二重分佈層145b電性連接至第二通孔電極135b。根據另一實施例，第二重分佈層145b可安置於第二單元基板110b的下方。舉例而言，第二重分佈層145b可從第二通孔電極135b朝向選擇單元120而延伸一預定的距離。因此，在選擇端子120的左側，第二重分佈層145b從第二通孔電極135b朝向選擇端子120延伸。另一方面，在選擇端子120的右側，第二重分佈層145b可從第二通孔電極135b朝向選擇端子120延伸。
第二重分佈層145b的數目可與第二通孔電極135b的數目相同。因此，第二重分佈層145b的數目可為N或更多。舉例而言，在第二重分佈層145b中，在選擇端子120 的右側的緊鄰選擇端子120的左側的一個第二重分佈層145b可直接接觸該選擇端子120。
第四通孔電極140b可穿過第二單元基板110b且可連接至輸入和輸出端子130。舉例而言，第四重分佈層150b可安置於第二單元基板110b上使得第四通孔電極140b連接至輸入和輸出端子130。第三通孔電極140a和第四通孔電極140b可透過第一單元基板110a和第二單元基板110b竪直地對準並且可實質上具有相同的結構。同樣，第三重分佈層150a和第四重分佈層150b可在第一單元基板110a和第二單元基板110b上竪直地對準並且可具有相同的結構。
參看圖1至圖3，兩個第一單元模組105a和兩個第二單元模組105b可交替地堆疊以形成該堆疊模組100。具體而言，一個第一選擇線S1可包含第一通孔電極135a和第一重分佈層145a的連接結構。第一選擇線S3可包含一個第一通孔電極135a、一個第一重分佈層145a、一個第二通孔電極135b、一個第二重分佈層145b、另一第一通孔電極135a以及另一第一重分佈層145a的連接結構。
第二選擇線S2包含一個第一通孔電極135a、一個第一重分佈層145a、一個第二通孔電極135b以及一個第二重分佈層145b的連接結構。第二選擇線S4包含一個第一通孔電極135a、一個第一重分佈層145a、一個第二通孔電極135b、一個第二重分佈層145b、一個第一通孔電極135a、一個第一重分佈層145a、一個第二通孔電極135b 以及一個第二重分佈層145b之連接結構。
輸入和輸出線IO1和IO2可包含第三通孔電極140a、第三重分佈層150a、第四通孔電極140a以及第四重分佈層150b的重複單元的連接結構。輸入和輸出線IO1和IO2可包含第三通孔電極140a和第四通孔電極140b的竪直連接結構。
在根據本實施例的堆疊模組100中，第一重分佈層145a和第二重分佈層145b可僅形成於第一單元基板110a和第二單元基板110b的一個表面上，即，第一重分佈層145a和第二重分佈層145b可形成於第一單元基板110a和第二單元基板110b上或下方。這些特點可與日本專利申請案第2001－024151號中所揭露的表面選擇焊墊和背面選擇焊墊、和日本專利申請案第hei6－342874號中所揭露的表面互連線和背面互連線相比較。因此，堆疊模組100可使用簡化的過程以較低成本製成。而且，即使在第一單元基板110a和第二單元基板110b翹曲時，第一選擇線S1和S3與第二選擇線S2和S4可保持較高的連接可靠性。
圖4示出根據本發明的另一實施例的堆疊模組100a的截面圖。
參看圖4，輸入和輸出線IO1'和IO2可竪直地穿過第一單元基板110a和第二單元基板110b和輸入和輸出端子130。舉例而言，可修改圖2和圖3所說明的第三通孔電極140a和第四通孔電極140b，使得第三通孔電極140a和第四通孔電極140b直接穿過第一單元基板110a和第二單元 基板110b和輸入和輸出端子130。因此，堆疊模組100a的輸入和輸出線IO1'和IO2'可自圖1的堆疊模組100的輸入和輸出線IO1和IO2進一步簡化。
圖5示出根據本發明的另一實施例的堆疊模組100b的截面圖。
參看圖5，圖1的堆疊模組100可安裝於封裝基板180上。第一選擇線S1和S3、第二選擇線S2和S4以及輸入和輸出線IO1和IO2可連接至封裝基板180的電路。多個導電凸塊(bumps)185可安置於封裝基板180的下方。舉例而言，封裝基板180可包含印刷電路板(PCB)。導電凸塊185可為堆疊模組100b的外部端子，且例如，可為焊球。
在本實施例中，圖1的堆疊模組100可用圖4的堆疊模組100a來替換。
圖6示出根據本發明的另一實施例的堆疊模組200的截面圖。圖6的堆疊模組200可部份地對應於圖1的堆疊模組100。因此，將不給出本實施例中与堆疊模組100中的元件類似的元件的描述。
參看圖6，堆疊模組200可包含第一單元模組205a和第二單元模組205b的堆疊結構。第一單元模組205a可安置於奇數層中且第二單元模組205b可安置於偶數層中。第一單元模組205a可包含第一單元基板210a和其互連結構，且第二單元模組205b可包含第二單元基板210b和其互連結構。
第一單元基板210a和第二單元基板210b可相對於彼 此而交替地堆疊。舉例而言，可首先安置第一單元基板210a且然後依序交替堆疊第二單元基板210b和第一單元基板210a。第一單元基板210a與第二單元基板210b中每一者可包含一選擇端子220。而且，第一單元基板210a和第二單元基板210b可包含一個或多個輸入和輸出單元230。第一單元基板210a和第二單元基板210b的技術特點實質上可與參看圖1至圖3所述之第一單元基板110a和第二單元基板110b的那些技術特點相同，除了第一單元基板210a和第二單元基板210b可以交錯的組態來對準之外，此點與圖1的第一單元基板110a和第二單元基板110b不同。
第一選擇線S1和S3、第二選擇線S2和S4和/或一個或多個輸入和輸出線IO1和IO2可形成第一單元模組205a和第二單元模組205b的互連結構。可參考上文關於圖1至圖3之描述來理解第一選擇線S1和S3與第二選擇線S2和S4。
輸入和輸出線IO1和IO2可共同連接至第一單元基板210a和第二單元基板210b的輸入和輸出端子230。輸入和輸出線IO1和IO2可由第一單元基板210a和第二單元基板210b共用。輸入和輸出線IO1和IO2可竪直地安置以便形成梯(ladder)狀結構。
圖7示出交替地排列於圖6的堆疊模組中的第一單元模組的實例的透視圖，且圖8示出交替地排列於圖6的堆疊模組中的第二單元模組的實例的透視圖。圖7和圖8可 分別對應於圖2和圖3且因此將不給出本實施例中與堆疊模組100中元件類似的元件的描述。
參看圖7，各選擇焊墊225可安置於第一單元基板210a的選擇端子220的兩側。第一通孔電極235a穿過第一單元基板210a且可安置於選擇端子220的兩側。選擇焊墊225的數目可為圖2的選擇焊墊125的數目的一半。舉例而言，當第一通孔電極235a的數目為N時，選擇焊墊225的數目亦可為N。
第一重分佈層245a可安置於第一單元基板210a上使得第一重分佈層245a電性連接至第一通孔電極235a。舉例而言，第一重分佈層245a可自第一通孔電極235a朝向選擇端子220而延伸一預定的距離。在第一重分佈層245a中，緊鄰該選擇端子220的左側的一個第一重分佈層245a可直接接觸該選擇端子220。
第三通孔電極240a可穿過第一單元基板210a且可連接至輸入和輸出端子230。舉例而言，第三重分佈層250a可安置於第一單元基板210a上使得第三通孔電極240a連接至輸入和輸出端子230。
參看圖8，第二通孔電極235b可安置於第二單元基板210b的與第一通孔電極235a相對應的位置。第二重分佈層245b可安置於第二單元基板210b上，使得第二重分佈層245b電性連接至第二通孔電極235b且朝向選擇端子220而延伸一預定的距離。在第二重分佈層245b中，緊鄰該選擇端子220的右側的第二重分佈層245b可直接接觸該 選擇端子220。
第四通孔電極240b可穿過第二單元基板210b且可連接至輸入和輸出端子230。舉例而言，第四重分佈層250b可安置於第二單元基板210b上使得第四通孔電極240b連接至輸入和輸出端子230。第三通孔電極240a和第四通孔電極240b可安置於第一單元基板210a和第二單元基板210b中以便具有梯狀形式。
參看圖6至圖8，兩個第一單元模組205a和兩個第二單元模組205b可交替地堆疊以形成堆疊模組200。就此而言，第一單元基板210a和第二單元基板210b交替地對準，藉此使鄰近的基板的端部彼此間隔一預定的距離。舉例而言，第一單元基板210a和第二單元基板210b可被移位第一通孔電極235a或第二通孔電極235b的一半間距(pitch)。
因此，在堆疊模組200中，第一通孔電極235a和第二通孔電極235b可經安置以便具有梯狀形式。因此，第一選擇線S1和S3與第二選擇線S2和S4類似於圖1所說明的結構。
輸入和輸出線IO1和IO2可包含一重複單元，此重複單元包含第三通孔電極240a、第三重分佈層250a、第四通孔電極240b以及第四重分佈層250b，其被排列成具有梯狀形式。
根據本實施例的堆疊模組200還具有除了圖1的堆疊模組100的優勢之外的優勢。即，堆疊在第一單元模組205a與第二單元模組205b之前，第一通孔電極235a和第二通 孔電極235b可實質上分別形成於第一單元基板210a和第二單元基板210b中相同的位置。因此，可以减少第一單元基板210a和第二單元基板210b的選擇焊墊225的數目。因此，內部電路可形成於第一單元基板210a和第二單元基板210b中更寬的區域中。具體而言，第一單元基板210a和第二單元基板210b的積集度增加，可期望獲得更寬的區域以用於形成內部電路。因此，堆疊模組200適合於高度積集且高速的裝置。
圖9示出根據本發明的另一實施例的堆疊模組200a的截面圖。
參看圖9，圖8的堆疊模組200可安裝於封裝基板280上。第一選擇線S1和S3、第二選擇線S2和S4以及輸入和輸出線IO1和IO2可連接至封裝基板280的電路。多個導電凸塊285可排列於封裝基板280的下方。
圖10示出根據本發明之實施例的記憶卡300的示意圖。
參看圖10，控制器310和記憶體320可經安置使得控制器310和記憶體320彼此交換電訊號。舉例而言，當控制器310給出命令來請求資料時，記憶體320可轉移資料。卡300可適合於一記憶裝置，諸如多媒體卡(MMC)或安全數位(SD)卡。
記憶體320可對應於圖1至圖9的堆疊模組100、100a、100b、200以及200a中的任一者。即，堆疊模組100、100a、100b、200以及200a可包含一記憶裝置，諸如動態 隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體和/或相變隨機存取記憶體(PRAM)。
圖11示出根據本發明之實施例的系統400的方塊圖。
參看圖11，處理器410、輸入/輸出裝置430和記憶體420可使用匯流排440而在彼此之間交流(communicate)資料。處理器410可執行程式並控制系統400。輸入/輸出裝置430可輸入或輸出該系統400的資料。
記憶體420可對應於圖1至圖9的堆疊模組100、100a、100b、200以及200a中的任一者。舉例而言，記憶體420可儲存操作該處理器410所需的程式碼和資料。而且，系統400可連接至外部裝置，諸如個人電腦(PC)或網路且可藉由使用輸入/輸出裝置430來與外部裝置交換資料。
系統400可適合於行動電話、MP3播放器、導航裝置、固態硬碟(SSDs)、家用電器及類似物。
根據本發明的某些實施例的堆疊模組包含堆疊結構，可僅使用兩種互連結構來形成堆疊結構。舉例而言，第一單元模組可包含一種相同的互連結構且第二單元模組可包含另一種相同的互連結構。因此，與第一單元模組和第二單元模組中每一者包含彼此不同的互連結構相比可實質上降低製造成本。
而且，根據本發明的某些實施例的堆疊模組包含第一重分佈層和第二重分佈層，第一重分佈層和第二重分佈層可形成於第一單元基板與第二單元基板的僅一個表面上。 因此，可使用簡化的過程以較低的成本來製造堆疊模組。而且，即使當第一單元基板與第二單元基板翹曲時，可確保第一選擇線與第二選擇線的連接可靠性。
而且，根據本發明之實施例的堆疊模組包含第一單元基板和第二單元基板，第一單元基板和第二單元基板僅需要少數之選擇焊墊。因此，內部電路可形成於第一單元基板和第二單元基板的較寬區域中。於是，根據本發明之堆疊模組可適合於高度積集的、且高速的裝置。
根據本發明的一個方面，提供一種堆疊模組，包括：相對於彼此而堆疊的多個單元基板，每個單元基板包括選擇端子，其中多個單元基板包括堆疊於奇數層中的至少一個第一單元基板和堆疊於偶數層中的至少一個第二單元基板；第一選擇線，電性連接至第一單元基板的選擇端子，第一選擇線穿透單元基板的至少一個單元基板且延伸至單元基板的最下方的基板；以及，第二選擇線，電性連接至第二單元基板的選擇端子，第二選擇線穿透單元基板中的至少一個基板並且延伸至最下方的基板，其中選擇端子中的每個選擇端子插入於第一選擇線與第二選擇線之間。
根據本發明之堆疊模組的一實例，第一選擇線和第二選擇線可從選擇端子以階梯式的方式相對於彼此而在相反的方向延伸。
根據本發明之堆疊模組的另一實例，堆疊模組包含N個單元基板且N個或更多的第一通孔電極可穿過第一單元基板且安置於第一單元基板中每一者的選擇端子的兩側。 N個或更多的第一重分佈層可連接至第一通孔電極且朝向該選擇端子而延伸。N個或更多的第二通孔電極可穿過第二單元基板且可安置於第二單元基板的每一者的選擇端子兩側。N個或更多的第二重分佈層可連接至第二通孔電極且朝向第二單元基板中每一者的選擇端子而延伸。第一選擇線和第二選擇線包含選自第一通孔電極、第二通孔電極、第一重分佈層以及第二重分佈層所組成的群組中的至少兩者。
根據本發明之堆疊模組的另一實例，第一單元基板和第二單元基板的端部彼此對準，第二通孔電極可安置於第二單元基板中使得第二通孔電極和第一通孔電極經排列而形成梯狀結構。
根據本發明之堆疊模組的另一實例，第一通孔電極和第二通孔電極分別安置於第一單元基板和第二單元基板中相同的位置，且第一單元基板和第二單元基板可以交錯的組態而對準。
根據本發明的另一方面，提供一種包含記憶體和控制器的卡。記憶體可包含堆疊模組。控制器控制記憶體並且與記憶體交換資料。
根據本發明的另一方面，提供一種系統，其包含記憶體和處理器。記憶體包含該堆疊模組。處理器通過匯流排而與記憶體連通。
雖然參看本發明的示範性實施例特別地示出並描述了本發明，但本領域技術人員應瞭解在不偏離下文的申請專 利範圍所限定的本發明的精神和範疇的情况下可以對本發明做出形式上和細節的修改。
100‧‧‧堆疊模組
100a‧‧‧堆疊模組
100b‧‧‧堆疊模組
105a‧‧‧第一單元模組
105b‧‧‧第二單元模組
110a‧‧‧第一單元基板
110b‧‧‧第二單元基板
120‧‧‧選擇端子
125‧‧‧選擇焊墊
130‧‧‧輸入和輸出端子
135a‧‧‧第一通孔電極
135b‧‧‧第二通孔电极
140a‧‧‧第三通孔電極
140b‧‧‧第四通孔電極
145a‧‧‧第一重分佈層
145b‧‧‧第二重分佈層
150a‧‧‧第三重分佈層
150b‧‧‧第四重分佈層
180‧‧‧封裝基板
185‧‧‧導電凸塊
200‧‧‧堆疊模組
200a‧‧‧堆疊模組
205a‧‧‧第一單元模組
205b‧‧‧第二單元模組
210a‧‧‧第一單元基板
210b‧‧‧第二單元基板
220‧‧‧選擇端子
225‧‧‧選擇焊墊
230‧‧‧輸入和輸出單元
235a‧‧‧第一通孔電極
235b‧‧‧第二通孔電極
240a‧‧‧第三通孔電極
240b‧‧‧第四通孔電極
245a‧‧‧第一重分佈層
245b‧‧‧第二重分佈層
250a‧‧‧第三重分佈層
250b‧‧‧第四重分佈層
280‧‧‧封裝基板
285‧‧‧導電凸塊
300‧‧‧記憶卡
310‧‧‧控制器
320‧‧‧記憶體
400‧‧‧系統
410‧‧‧處理器
420‧‧‧記憶體
430‧‧‧輸入/輸出裝置
440‧‧‧匯流排
S1‧‧‧第一選擇線
S2‧‧‧第二選擇線
S3‧‧‧第一選擇線
S4‧‧‧第二選擇線
IO1‧‧‧輸入和輸出線
IO2‧‧‧輸入和輸出線
IO1'‧‧‧輸入和輸出線
IO2'‧‧‧輸入和輸出線
藉由參看附圖詳細地描述本發明的示範性實施例，本發明的上述以及其它的特點和優勢將會變得顯而易見，在附圖中：圖1示出根據本發明之實施例的堆疊模組的截面圖。
圖2示出交替地排列於圖1的堆疊模組中的第一單元模組的實例的透視圖。
圖3示出交替地排列於圖1的堆疊模組中的第二單元模組的實例的透視圖。
圖4示出根據本發明的另一實施例的堆疊模組的橫截面圖。
圖5示出根據本發明的另一實施例的堆疊模組的橫截面圖。
圖6示出根據本發明的另一實施例的堆疊模組的橫截面圖。
圖7示出交替地排列於圖6的堆疊模組中的第一單元模組的實例的透視圖。
圖8示出交替地排列於圖6的堆疊模組中的第二單元模組的實例的透視圖。
圖9示出根據本發明之另一實施例的堆疊模組的截面圖。
圖10示出根據本發明之實施例的卡的示意圖。
圖11示出根據本發明之實施例的系統的方塊圖。
100‧‧‧堆疊模組
105a‧‧‧第一單元模組
105b‧‧‧第二單元模組
110a‧‧‧第一單元基板
110b‧‧‧第二單元基板
120‧‧‧選擇端子
130‧‧‧輸入和輸出端子
S1‧‧‧第一選擇線
S2‧‧‧第二選擇線
S3‧‧‧第一選擇線
S4‧‧‧第二選擇線
IO1‧‧‧輸入和輸出線
IO2‧‧‧輸入和輸出線

Claims (23)

  1. 一種堆疊模組，包括：相對於彼此而堆疊的多個單元基板，每個單元基板包括一選擇端子，其中所述多個單元基板包括堆疊於奇數層中的至少一個第一單元基板和堆疊於偶數層中的至少一個第二單元基板；第一選擇線，電性連接至所述第一單元基板的選擇端子，所述第一選擇線穿透所述單元基板中的至少一個單元基板並且延伸至所述單元基板的最下方的單元基板；以及，第二選擇線，電性連接至所述第二單元基板的選擇端子，所述第二選擇線穿透所述單元基板中的至少一個單元基板並且延伸至最下方的基板，其中所述選擇端子中的每個選擇端子插入於所述第一選擇線與所述第二選擇線之間，其中多個第一通孔電極穿過所述第一單元基板且安置於所述第一單元基板的每一者的所述選擇端子的兩側，其中多個第二通孔電極穿過所述第二單元基板且安置於所述第二單元基板的每一者的所述選擇端子兩側，其中所述第二通孔電極之每一者，安置於鄰近的所述第一通孔電極之間。
  2. 根據申請專利範圍第1項所述之堆疊模組，其中所述第一選擇線和所述第二選擇線自所述選擇端子以階梯式的方式在相對於彼此成相反的方向延伸。
  3. 根據申請專利範圍第1項所述之堆疊模組，其中所 述第一選擇線和所述第二選擇線穿過所述第一單元基板的部份竪直地對準。
  4. 根據申請專利範圍第1項所述之堆疊模組，其中所述第一選擇線和所述第二選擇線穿過所述第二單元基板的部份竪直地對準。
  5. 根據申請專利範圍第1項所述之堆疊模組，其中所述堆疊模組包括N個單元基板且其中：N個或更多的所述第一通孔電極穿過所述第一單元基板且安置於所述第一單元基板的每一者的所述選擇端子的兩側；N個或更多的第一重分佈層連接至所述第一通孔電極且朝向所述選擇端子而延伸；N個或更多的所述第二通孔電極穿過所述第二單元基板且安置於所述第二單元基板的每一者的所述選擇端子兩側；以及N個或更多的第二重分佈層連接至所述第二通孔電極且朝向所述第二單元基板中每一者的所述選擇端子而延伸，其中N是大於或等於2的自然數。
  6. 根據申請專利範圍第5項所述之堆疊模組，其中所述第一重分佈層安置於所述第一單元基板上且所述第二重分佈層安置於所述第二單元基板上。
  7. 根據申請專利範圍第5項所述之堆疊模組，其中所述第一通孔電極的部份連接至所述第二重分佈層的部份， 且所述第二通孔電極的部份連接至所述第一重分佈層的部份。
  8. 根據申請專利範圍第5項所述之堆疊模組，其中，當N是偶數時，N/2個所述第一通孔電極被安置於所述選擇端子的每一者的一側且N/2個所述第二通孔電極被安置於所述選擇端子中每一者的另一側。
  9. 根據申請專利範圍第5項所述之堆疊模組，其中，當N是奇數時，(N+1)/2個所述第一通孔電極被安置於所述選擇端子的每一者的一側且(N+1)/2個所述第二通孔電極被安置於所述選擇端子中每一者的另一側。
  10. 根據申請專利範圍第5項所述之堆疊模組，其中，所述第一單元基板和所述第二單元基板的端部彼此對準，且所述第二通孔電極被安置於所述第二單元基板中，使得所述第二通孔電極和所述第一通孔電極交替地排列著。
  11. 根據申請專利範圍第10項所述之堆疊模組，其中，所述第二通孔電極中之每一者安置於鄰近的所述第一通孔電極的中央部份。
  12. 根據申請專利範圍第5項所述之堆疊模組，其中，所述第一單元基板和所述第二單元基板以交錯的組態而對準。
  13. 根據申請專利範圍第12項所述之堆疊模組，其中，所述第二單元基板和所述第一單元基板以所述第一通孔電極和所述第二通孔電極的一半間距以交錯的組態而對準。
  14. 根據申請專利範圍第1項所述之堆疊模組，其中，所述多個單元基板還包含一個或多個輸入和輸出端子。
  15. 根據申請專利範圍第14項所述之堆疊模組，還包括一條或多條輸入和輸出線，所述輸入和輸出線穿過所述多個單元基板使得相應的單元基板的一個或多個輸入和輸出端子共同地連接著。
  16. 根據申請專利範圍第15項所述之堆疊模組，其中所述一條或多條輸入和輸出線穿過所述一個或多個輸入和輸出端子。
  17. 根據申請專利範圍第15項所述之堆疊模組，其中所述第一單元基板和所述第二單元基板以交錯的組態而對準且所述一個或多個輸入和輸出線竪直地排列以便具有梯狀形式。
  18. 根據申請專利範圍第1項所述之堆疊模組，還包括一封裝基板，所述封裝基板被安置於所述多個單元基板下方，且其中所述第一選擇線和所述第二選擇線電性連接至所述封裝基板。
  19. 根據申請專利範圍第18項所述之堆疊模組，還包括安裝到所述封裝基板上的一個或多個導電凸塊。
  20. 根據申請專利範圍第1項所述之堆疊模組，其中所述多個單元基板中之每一者包括半導體晶片。
  21. 一種記憶卡，包括：記憶體，包括申請專利範圍第1項所述之堆疊模組；以及 控制器，所述控制器控制所述記憶體並且與所述記憶體交換資料。
  22. 一種電子運算系統，包括：記憶體，包括申請專利範圍第1項所述之堆疊模組；以及處理器，通過匯流排而與所述記憶體連通。
  23. 根據申請專利範圍第22項所述之電子運算系統，還包括與所述匯流排連通之輸入和輸出裝置。
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