JP5584512B2 - パッケージされた集積回路装置及びその動作方法とこれを有するメモリ保存装置及び電子システム - Google Patents

Description

本発明は、減少した信号スキューを提供するマルチチップ・パッケージされた集積回路装置及びその動作方法とこれを有するメモリ保存装置及び電子システムに関する。

半導体製造技術の発展によって、継続的に集積度が高まり、半導体装置のサイズは、小さくなっている。しかし、例えば、研究関連コストだけではなく、ウェーハ処理に使われる施設や装備のアップグレードに要求されるコストによって、半導体装置で、このような発展を維持することは、コスト高になりうる。例えば、半導体メモリ装置において、６４メガビット（Ｍｂ）のＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）素子を製造するために使われる製造工程を、２５６ＭｂＤＲＡＭ素子を製造できるようにアップグレードすることは、相当なコストが要求されうる。

半導体装置の製造メーカは、複数の半導体チップを１つのパッケージ内に配置する製造方法を導入している。特に、二つ以上の半導体チップは、一つの上に他のものが配列されたり或いは「スタック」されたりして、スタックされたマルチチップ・パッケージ（ＭＣＰ：ｍｕｌｔｉ−ｃｈｉｐ ｐａｃｋａｇｅ）を提供できる。多重半導体チップを１つのパッケージ内にスタックさせることは、新しいウェーハの処理を要求せずに、半導体装置の集積度や性能を改善できる。例えば、２５６ＭｂＤＲＡＭ素子は、４つの６４ＭｂＤＲＡＭ半導体メモリチップを、同じパッケージ内に組立てることによって製造されうる。

図１は、第１〜第４半導体チップ１０１〜１０４の各半導体チップの一部がそれぞれ露出するように、第１半導体チップ１０１上にずれるようにスタックされた第２半導体チップ１０２、第３半導体チップ１０３、及び第４半導体チップ１０４を含む従来の半導体パッケージ１００の例を示している。ボンディングワイヤ１１２は、基板１０上の露出したパッドを、第１半導体チップ１０１に、第２半導体チップ１０２に、第３半導体チップ１０３に、そして第４半導体チップ１０４に、最下位チップの第１半導体チップ１０１から最上位チップの第４半導体チップ１０４まで段階的な方式で電気的に連結する。

しかし、パッケージ内に徐々に多くの半導体チップがスタックされればされるほど、そのパッケージ内のチップ間に次第に多くの信号遅延が生じうる。図２は、チップスタック内に第１〜第８半導体チップ１０１〜１０８の８つのチップを含む従来の半導体パッケージ１００’を図示しており、ボンディングワイヤ１１２’が、基板１０上の露出したパッドを、第１〜第８半導体チップ１０１〜１０８の各半導体チップに電気的に連結する。従って、もし基板１０から第１半導体チップ１０１に信号を伝送するのに必要な時間が「ｔ」であるとするならば、スタック内の第８半導体チップ１０８まで信号が伝送されるのに必要な時間は、「８ｔ」でありうる。従って、パッケージ内に更なるチップを提供することは、ずれるようにスタックされた半導体チップの信号遅延時間を長くしうる。

本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、減少した信号スキューを提供するマルチチップ・パッケージされた集積回路装置及びその動作方法とこれを有するメモリ保存装置及び電子システムを提供することにある。

上記目的を達成するためになされた本発明の一特徴によるパッケージされた集積回路装置は、導電性パッドを上に含む基板と、前記基板上に複数のチップを含むチップスタックと、１次導電性ラインと、２次導電性ラインと、を備える。１次導電性ラインは、前記基板上の前記導電性パッドを前記チップスタックの前記基板の直接上にない複数のチップのうちの一つの上に設けられた導電性パッドに電気的に連結し、２次導電性ラインは、前記複数のチップのうちの前記一つの上に設けられた前記導電性パッドを、その上側にある複数のチップのうちの一つ、及び下側にある複数のチップのうちの一つの上に設けられた各導電性パッドに電気的に連結される。
一実施形態において、前記１次導電性ラインは、前記基板上の前記導電性パッドから、前記チップスタックの複数のチップのうちの前記一つの上に設けられた前記導電性パッドに信号を伝送するように構成され、前記２次導電性ラインは、前記複数のチップのうちの一つで信号を受信することに反応し、前記複数のチップのうちの前記一つから出てくる信号を、前記チップスタック内の前記複数のチップのうちの前記一つの上側にある複数のチップのうちの一つ、及び下側にある複数のチップのうちの一つに同時に伝送するように構成されうる。
一実施形態において、前記複数のチップのうちの前記一つで前記信号を受信した後、前記複数のチップのうちの前記一つの両側にそれぞれ類似して位置する複数のチップでの前記信号の受信における時間遅延が実質的に類似してなされるように、第１の２次導電性ラインが、前記複数のチップのうちの前記一つと、それより上側にある前記複数のチップとを直列に連結でき、第２の２次導電性ラインが、前記複数のチップのうちの前記一つと、それより下にある前記複数のチップと、を直列に連結できる。
一実施形態において、前記パッケージされた集積回路装置は、前記２次導電性ラインのうちの一本に連結された複数のチップのうちの最後のチップ上に設けられた各導電性パッドのうちの一つを、前記最後のチップの直接上に位置しない前記複数のチップのうちの他の一つの上に設けられた導電性パッドに連結する３次導電性ラインを更に含むことができる。前記３次導電性ラインは、前記複数のチップのうちの最後のチップから、前記複数のチップのうちの他の一つに信号を伝送するように構成されうる。４次導電性ラインは、前記複数のチップのうちの前記他の一つの上に設けられた前記導電性パッドを、前記複数のチップのうちの前記他の一つより上側にあるチップ上に設けられた導電性パッド、及び前記複数のチップのうちの前記他の一つより下側にあるチップ上に設けられた導電性パッドにそれぞれ連結する。前記４次導電性ラインは、前記複数のチップのうちの前記他の一つから、前記複数のチップのうちの前記他の一つより上側にあるチップ上に設けられた導電性パッド、及び前記複数のチップのうちの前記他の一つより下側にあるチップ上に設けられた導電性パッドにそれぞれ前記信号を同時に伝送するように構成されうる。
一実施形態において、前記１次導電性ライン及び前記２次導電性ラインを介して伝送される前記信号は、アドレス信号、データ信号、及び命令信号のうちの少なくともいずれか一つでありうる。
一実施形態において、前記複数のチップのうちの前記一つは、前記チップスタック内で、前記複数のチップの中央位置近くに位置されうる。
一実施形態において、前記複数のチップのうちの前記一つと、それより下側に位置するチップとが第１マルチチップ・パッケージの第１チップスタックを定義し、前記複数のチップのうちの前記一つより上側にある複数のチップが第２マルチチップ・パッケージの第２チップスタックを定義してパッケージ・オン・パッケージ（ＰｏＰ：ｐａｃｋａｇｅ−ｏｎ−ｐａｃｋａｇｅ）構造を提供できる。前記第２マルチチップ・パッケージは、前記第２チップスタックを上に有する第２基板を含むことができる。前記第２基板は、導電性パッドを自体の上に含んで前記第１チップスタックの複数のチップのうちの前記一つの上に設けられた導電性パッドに電気的に連結される外部端子を含むことができる。前記２次導電性ラインのうちの一本は、前記第２基板上の前記導電性パッドを、前記第２チップスタックの複数のチップに連結できる。
一実施形態において、前記１次導電性ラインは、第１の１次導電性ライン及び第２の１次導電性ラインを含むことができ、前記第１の１次導電性ラインは、前記基板上の前記導電性パッドを、前記チップスタックの複数のチップの動作を制御するように構成されたコントローラチップに連結でき、前記第２の１次導電性ラインは、前記コントローラチップを、前記チップスタックの複数のチップのうちの一つに連結できる。
一実施形態において、前記１次導電性ラインは、前記基板上の前記導電性パッドを、前記複数のチップのうちの前記一つの上に設けられた前記導電性パッドに直接連結するワイヤボンドでありうる。前記２次導電性ラインは、前記複数のチップのうちの前記一つの上に設けられた前記導電性パッドを、前記複数のチップのうちの前記一つより上側にある複数のチップのうちの一つと連結する第１ワイヤボンド、及び前記複数のチップのうちの前記一つの上に設けられた前記導電性パッドを、前記複数のチップのうちの前記一つより下側にある複数のチップのうちの一つと連結する第２ワイヤボンドを含むことができる。
一実施形態において、前記１次導電性ラインは、前記基板上の前記導電性パッドと、前記複数のチップのうちの前記一つとを直接連結するスルーモールド・ビア（ＴＭＶ：ｔｈｒｏｕｇｈ ｍｏｌｄｅｄ ｖｉａ）、及びワイヤボンドのうちの少なくともいずれか一つでありうる。前記２次導電性ラインは、それぞれ前記複数のチップのうちの前記１つの上側にある複数のチップのうちの一つと、下側にある複数のチップのうちの一つとを貫通して延びる導電性ビアでありうる。
一実施形態において、前記チップスタックの複数のチップは、フラッシュメモリ、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＲＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、及びＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のチップのうちの一つでありうる。
一実施形態において、前記チップスタックの前記複数のチップは、８個以上のメモリチップを含むことができる。

上記目的を達成するためになされた本発明の一特徴によるメモリ保存装置は、上記パッケージされた集積回路装置を該メモリ保存装置のメモリユニット内に有し、コントローラと、前記メモリユニットと、印刷回路基板と、を備える。前記印刷回路基板は、その上に前記コントローラ及び前記メモリユニットを含んでそれらの間の通信を提供するように構成される。

上記目的を達成するためになされた本発明の一特徴による電子システムは、上記パッケージされた集積回路装置を該電子システムのプロセッサ及びメモリユニットのうちの少なくともいずれか一つに有し、前記プロセッサと、前記メモリユニットと、入力／出力ユニットと、バスを備える。前記バスは、前記プロセッサ、前記メモリユニット、及び前記入力／出力ユニットを通信させるように結合する。

上記目的を達成するためになされた本発明の一特徴による集積回路装置の動作方法は、基板及び該基板上に複数のチップを含むチップスタックを備える集積回路装置の動作方法であって、信号を、前記基板上の導電性パッドから、前記チップスタックの複数のチップのうちの一つに、前記基板上の前記導電性パッドと、前記複数のチップのうちの前記一つの上に設けられた導電性パッドとを連結する１次導電性ラインを介して伝送する段階を有する。前記複数のチップのうちの前記一つは、前記基板の直接上にない。その後、前記信号は、前記複数のチップのうちの前記一つから、前記チップスタックの前記複数のチップの前記一つより上側にある複数のチップ、及び下側にある複数のチップに、２次導電性ラインを介して同時に伝送される。前記２次導電性ラインは、前記複数のチップのうちの前記一つの上に設けられた導電性パッドと、前記チップスタックの前記複数のチップのうちの前記一つの上側にある複数のチップ上に設けられた導電性パッドと、下側にある複数のチップ上に設けられた導電性パッドとをそれぞれ連結する。
一実施形態において、前記信号は、前記複数のチップのうちの前記一つの上側にある複数のチップに、前記複数のチップのうちの前記一つと、その上側にある複数のチップとを連結する第１の２次導電性ラインを介して直列に伝送され、また前記複数のチップのうちの前記一つの下側にある複数のチップに、前記複数のチップのうちの前記一つと、その下側にある複数のチップとを連結する第２の２次導電性ラインを介して直列に伝送されうる。前記複数のチップのうちの前記一つで前記信号を受信した後、前記複数のチップのうちの前記１つの両側にそれぞれ類似して位置する複数のチップにおいて、前記信号を受信する際の時間遅延は、実質的に類似している。
一実施形態において、前記信号は、前記２次導電性ラインのうちの一本に連結された複数のチップのうちの最後のチップ上に設けられた各導電性パッドのうちの一つから、前記複数のチップのうちの前記最後のチップの直接上に位置しない他の一つの上に設けられた導電性パッドに３次導電性ラインを介して伝送され、また同時に、前記複数のチップのうちの前記他の一つの上に設けられた前記導電性パッドから、前記チップスタック内の前記複数のチップの前記他の一つの上側にある複数のチップ上に設けられた導電性パッドと、下側にある複数のチップ上に設けられた導電性パッドと、にそれぞれ４次導電性ラインを介して伝送されうる。
一実施形態において、前記１次導電性ラインは、前記基板上の前記導電性パッドを、前記チップスタック内の前記複数のチップの動作を制御するように構成されたコントローラチップに連結する第１の１次導電性ライン、及び前記コントローラチップを、前記チップスタック内の前記複数のチップのうちの前記一つに連結する第２の１次導電性ラインを含むことができる。前記信号は、前記基板から出てくる制御信号を、前記第１の１次導電性ラインを介して前記コントローラチップに伝送する段階、及びその後、前記コントローラチップから出てくる前記信号を、前記２次導電性ラインを介して前記チップスタック内の前記複数のチップのうちの前記一つに伝送する段階によって、前記基板上の前記導電性パッドから前記チップスタックの複数のチップのうちの前記一つに伝送されうる。

本発明の実施形態による他の要素や装置は、後述する図面と詳細な説明とを検討すれば、当技術分野で当業者に自明であろう。本発明の実施形態の任意の組み合わせだけではなく、このようなあらゆる追加的な装置が本詳細な説明内に含まれ、本発明の範囲内において保護されることを意図する。

本発明のパッケージされた集積回路装置によれば、複数のチップのうちの一つで信号を受信することと、２次導電性ラインを介してチップスタックの複数のチップのうちの最後のチップで信号を受信することとの間の全体信号スキュー（ｓｋｅｗ）は、信号が前記スタック内の複数のチップのうちの最初のチップから最後のチップまで順次に伝送される従来の場合の信号スキューより小さくすることができ、これにより高速の動作を可能にする。

スタック内にいくつかの半導体チップを含む従来のパッケージされた集積回路装置を示す断面図である。 スタック内にいくつかの半導体チップを含む従来のパッケージされた集積回路装置を示す断面図である。 本発明の一実施形態によるパッケージされた集積回路装置を示す断面図である。 図３のパッケージされた集積回路装置を示した斜視図である。 図３及び図４に示した本発明の一実施形態によるパッケージされた集積回路装置での信号遅延を説明する図面である。 図３及び図４に示した本発明の一実施形態によるパッケージされた集積回路装置での信号遅延を示す図面である。 本発明の他の実施形態によるパッケージされた集積回路装置を示した断面図である。 図７に示した本発明の他の実施形態によるパッケージされた集積回路装置での信号遅延を説明する図面である。 図７に示した本発明の他の実施形態によるパッケージされた集積回路装置での信号遅延を示す図面である。 本発明の更に他の実施形態によるパッケージされた集積回路装置を示した断面図である。 本発明の一実施形態によるパッケージ・オン・パッケージ集積回路装置を示した断面図である。 本発明の更に他の実施形態によるパッケージされた集積回路装置を示した断面図である。 本発明の一実施形態によるパッケージされた集積回路装置を含むメモリ保存装置を示したブロック図である。 本発明の一実施形態によるパッケージされた集積回路装置を含む電子システムを示したブロック図である。

以下、本発明のパッケージされた集積回路装置及びその動作方法とこれを有するメモリ保存装置及び電子システムを実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は、他の多くの実施形態で具現化され、ここで説明する実施形態に限定解釈されるものではなく、それらの実施形態は、本開示が完全なように提供するものであり、当技術分野で当業者に本発明の範囲を完全に伝えるためのものである。図面で、層及び領域のサイズと相対的なサイズは、明確性のために誇張されうる。同じ参照番号は、同じ要素を指す。

第１、第２、第３、１次、２次のような用語が、ここで多様な要素、部品、領域、層、部分を説明するために使われるが、それら要素、部品、領域、層、部分が、それら用語によって限定されるものではないことは自明である。それらの用語は、１つの要素、部品、領域、層又は部分を、他の要素、部品、領域、層又は部分と区分するために使われるだけである。従って、以下で論述する第１又は１次の要素、部品、領域、層、部分は、本発明の教示から外れるものではなく、第２又は２次の要素、部品、領域、層、部分と命名されうる。

「下の」、「更に低い」、「下部の」、「上の」、「更に上側の」、「上部の」のように、空間的な相対的用語は、ここで図面に示したような１つの要素又は部分が、他の要素又は部分と有する関係を説明するために、説明の便宜上使われる。空間的な相対的用語は、使われる装置の異なる方向、又は図面に描写された方向と共に、動作を包括する意図であることは自明である。例えば、図面での装置が逆さまになれば、他の要素又は部分の「下の」、「下部の」又は「下の」と説明する要素は、他の要素又は部分の「上の」又は「上部」の方向を有することになる。従って、例示的な用語である「下の」と「下部の」は、下と上側との方向をいずれも包括できる。装置は、他の方向を有することもでき（９０°回転又は他の方向）、ここで使われる空間的に相対的な説明は、それによって解釈されうる。また、ある層が二層「間に」あると言及するとき、その二層間には、１層があることもあり、一層以上の介在する層が存在することがあることは自明である。

本明細書で使われる用語は、特定の実施形態を説明するために使われ、本発明を制限するためのものではない。本明細書で使われるように、単数形態は、文脈上とりわけその場合を明確に指すものではないならば、複数の形態を含むことができる。また、本明細書で使われる場合、「包含する（ｃｏｍｐｒｉｓｅ）」、「包含する（ところの）（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した形状、数字、段階、動作、部材、要素、それらのグループの存在を特定するものであり、一つ以上の他の形状、数字、動作、部材、要素、グループの存在又は付加を排除するものではない。本明細書で使われる場合、用語「及び／又は」は、当該列挙された項目のうち、いずれか一つ及び一つ以上の任意の、そしてあらゆる組み合わせを含んで「／」と省略されうる。

ある要素又は層が、他の要素又は層の「上に」あったり、他の要素又は層に「結合」されたり、又は「隣接」すると言及するとき、それは、他の要素又は層の直接上にあったり、連結されたり隣接することもでき、又は介在する要素又は層が、存在することができることは自明である。対照的に、ある要素が他の要素又は層の「直接上に」あったり、他の要素又は層に「直接結合」されたり、又は「すぐ横に隣接」すると言及するときは、介在する要素又は層が存在しない。

本発明の実施形態は、本発明の理想化された実施形態（及び中間構造物）の概念的な図面の断面図を参照しながら説明する。従って、例えば、製造技術や公差の結果、図示した形態と違いが生じることが予想される。従って、本発明の具現例は、ここに図示した領域の特定形態に限定されるように解釈されることがあってはならず、例えば、製造から作り出される形態上の差を含むものである。従って、図面に示した領域は、本質的に概念的なものであり、それらの形態は、装置の領域の実際の形態を示したり、本発明の範囲を限定したりする意図ではない。

取り分け、定義されない限り、（技術及び科学用語を含んで）ここで使われるあらゆる用語は、本発明の概念が属する技術分野の当業者が普通に理解するところと同じ意味を有する。普通に使われる事前に定義されたような用語は、関連技術や本明細書の脈絡で、それが有する意味と一貫する意味を有すると解釈されるものであり、明示上の定義がここになされていない限り、理想化されたり、過度に形式的な意味に解釈されたりすることがあってはならないことは明らかである。

本発明の一実施形態は、基板上の導電性パッドを、チップスタックの複数のチップのうちの基板の直接上にない一つの上に設けられた導電性パッドに電気的に連結させる１次導電性ライン、及び複数のチップのうちの一つの上に設けられた導電性パッドを、その上側にある複数のチップのうちの一つ、及び下側にある複数のチップのうちの一つの上に設けられた各導電性パッドに電気的に連結させる２次導電性ラインを含むマルチチップ・パッケージ（ＭＣＰ：ｍｕｌｔｉ−ｃｈｉｐ ｐａｃｋａｇｅ）を提供する。チップスタック内の最初のチップから最後のチップまで順次に伝送される場合に比べ、チップスタック内のチップ間の信号遅延又はスキューが減少するように、１次導電性ラインは、基板上のパッドから、チップスタックの複数のチップのうちの一つの上に設けられた導電性パッドに信号を伝送し、２次導電性ラインは、チップスタック内の複数のチップのうちの１つの上側にある複数のチップのうちの一つ、及び下側にある複数のチップのうちの一つに同時に伝送する。ここで使われる「信号遅延」又は「信号スキュー」は、ある信号がチップスタック内の異なるチップで異なる時点で受信される現象を指す。

図３は、本発明の一実施形態によるパッケージされた集積回路装置２００を示す断面図であり、図４は、図３のパッケージされた集積回路装置を示す斜視図である。図３及び図４を参照すると、パッケージされた集積回路装置２００は、基板１１０上に８個の半導体チップ２１０ａ〜２１０ｈのそれぞれの一部が露出するようにずれてスタックされた半導体チップ２１０ａ〜２１０ｈを含むチップスタック２１０を含む。チップスタック２１０内の各チップ間には、接着層２０５が提供され、モールディング・コンパウンド１４５が、チップスタック２１０の各半導体チップ２１０ａ〜２１０ｈ、及び基板１１０上の１次及び２次導電性ライン１２５、１２２とチップ選択ライン１３５とを保護する。基板１１０は、印刷回路基板（ＰＣＢ：ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）であって、硬質又は軟質（テープボードのようなもの）でありうる。基板１１０は、自体の第１表面上に、導電性パッド又はボンディング・フィンガ１２０、１３０を含み、自体の第２表面上に、バンプパッド１４０を含む。バンプパッド１４０は、外部装置との入力／出力に利用されうる外部端子１５０との連結を提供する。図３に示したように、外部端子１５０は、ソルダバンプ又はソルダボールでありうる。しかし、他の実施形態では、他の金属バンプ又はリード（ｌｅａｄ）が、外部端子１５０を提供するために使われうる。導電性パッド１２０は、１次導電性ライン１２５及び２次導電性ライン１２２を介して、チップスタック２１０内のチップ２１０ａ〜２１０ｈに、制御信号、アドレス信号及び／又はデータ信号を提供する。一方、導電性パッド１３０は、チップ選択ライン１３５を介して、チップスタック２１０内のチップ２１０ａ〜２１０ｈに、チップ選択信号を提供する。

更に具体的に、１次導電性ライン１２５は、基板上の導電性パッド１２０を、チップ２１０ｄ上の各導電性パッド２２０に直接連結する。２次導電性ライン１２２は、チップ２１０ｄ上の導電性パッド２２０を、チップ２１０ｄの上側にあるチップ２１０ｅ〜２１０ｈ上の導電性パッド２２０のそれぞれに、そしてチップ２１０ｄの下側にあるチップ２１０ａ〜２１０ｃ上の導電性パッド２２０のそれぞれに、電気的に連結する。従って、第１の２次導電性ライン１２２は、チップ２１０ｄを、チップ２１０ｅ〜２１０ｈに直列的に連結し、第２の２次導電性ライン１２２は、チップ２１０ｄを、チップ２１０ｃ〜２１０ａに直列的に連結する。チップ２１０ｄは、２次導電性ライン１２２の電気的長さ（そして、その結果として得られる信号スキュー）が、実質的に同一になるように、チップスタック２１０の中央近くに位置しうる。チップ選択ライン１３５は、基板１１０上の各導電性パッド１３０を、チップスタック２１０の異なるチップ２１０ａ〜２１０ｈ上にある導電性パッド２３０に連結する。１次導電性ライン及び／又は２次導電性ライン及び／又はチップ選択ラインは、一実施形態において、ボンディングワイヤでありうる。

互いに直接上にスタックされたチップ２１０ａ〜２１０ｈについて、図３及び図４を示しているが、（シリコン基板、ポリマー基板、回路基板、又は他の受動要素のように）インターポーザ（ｉｎｔｅｒｐｏｓｅｒ）又は中間基板が、チップスタックの一つ以上のチップ２１０ａ〜２１０ｈ間に提供されうることは自明なことである。更に、チップスタック２１０が、８個のチップを含むものとして図示したが、チップスタック２１０が他の実施形態で、更に多く、又は更に少ないチップを含むことができることは、自明なことである。また、チップ２１０ａ〜２１０ｈのそれぞれの上のに設けられた導電性パッド２２０は、一列又は二列に配列されて提供されうる。チップ２１０ａ〜２１０ｈは、コントローラやマイクロプロセッサのような半導体論理チップ、フラッシュメモリ、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＰＲＡＭ（ｐｈａｓｅ−ｃｈａｎｇｅａｂｌｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＲＲＡＭ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）のような半導体メモリチップでありうる。

図５及び図６は、図３及び図４に示した本発明の一実施形態によるパッケージされた集積回路装置２００の信号遅延又はスキューを示す。図５及び図６を参照すると、信号が、基板１１０上の導電性パッド１２０から、１次導電性ライン１２５を介して、チップスタック２１０のチップ２１０ａ〜２１０ｈのうちの一つに伝送される。信号は、例えば、制御信号、アドレス信号、又はデータ信号でありうる。特に、信号は、チップスタック２１０の中央付近に位置したチップ２１０ｄ上の導電性パッドに、（１）で示したように伝送される。その後、最初のチップ２１０ａから最後のチップ２１０ｈまで順次に信号を伝送することに比べてチップスタック２１０のチップ２１０ａ〜２１０ｈ間の信号遅延が減少するように、信号は、２次導電性ライン１２２を介して、（２）で示したように、チップ２１０ｄから、それより上のチップ２１０ｅ〜２１０ｈ上の各導電性パッド２２０、及びそれより下のチップ２１０ａ〜２１０ｃ上の各導電性パッド２２０のそれぞれに、同時に中継される。特に、信号は、２次導電性ライン１２２を介して、チップ２１０ｄから直列に、２１０ｅ、２１０ｆ、２１０ｇ、２１０ｈに、そしてチップ２１０ｄから直列に、２１０ｃ、２１０ｂ、２１０ａに、並行して（ｉｎ ｐａｒａｌｌｅｌ）伝送される。

図６に示したように、伝送時間「ｔ」、は１つのチップから他のチップに信号が伝送されるのに必要な時間を示す。従って、基板１１０上の導電性パッド１２０から、スタックの４番目のチップであるチップ２１０ｄ上の導電性パッド２２０に、信号を伝送するのに必要な伝送時間は、約「４ｔ」である。同様に、信号をチップ２１０ｄから、その下のチップ２１０ａに伝送するためには、約「３ｔ」の伝送時間が必要であり、信号をチップ２１０ｄから、その上のチップ２１０ｈに伝送するためには、約「４ｔ」の伝送時間が必要である。従って、信号を、基板１１０からチップスタック２１０の最後のチップ２１０ｈまで伝送するために必要な総伝送時間は、約「８ｔ」である（例えば、基板１１０からチップ２１０ｄまでの「４ｔ」に、チップ２１０ｄからチップ２１０ｈまでの「４ｔ」を加えた値）。しかし、スタック２１０で、最初のチップで信号を受信する時間（この例では、「４ｔ」）と、スタック２１０で、最後のチップで信号を受信する時間（この例では、「８ｔ」）との時間上の差を指すチップスタック２１０における総信号遅延又はスキューは、約「４ｔ」に過ぎない。

対照的に、図２を参照すると、基板１０からチップ１０１まで信号を伝送するために、約「１ｔ」の伝送時間が必要である一方、チップ１０１から１０２、１０３、１０４、１０５、１０６、１０７、１０８と、信号を順次に伝送するためには、約「７ｔ」の伝送時間が必要である。これは、約「８ｔ」の類似した総伝送時間をもたらす。しかし、図２の配列による総信号遅延又はスキューは、約「７ｔ」である一方（例えば、チップスタックの最初のチップ１０１で信号を受信する時間（「１ｔ」）と、最後のチップ１０８で信号を受信する時間（「８ｔ」）との時間差）、図３の実施形態によって提供される総信号スキューは、約「４ｔ」である。次の表１は、図３の実施形態と図２の実施形態とにおける、信号スキュー間を比較したものである。

従って、本実施形態は、基板の直接上にある最初のチップから、基板から最も遠い最後のチップまで、信号を順次に伝送することに比べ、総信号スキューを顕著に減少させることができ、更に高速の動作を可能にする。更に、チップ２１０ｄを中心に反対側の類似した位置に位置するチップにおける、信号を受信するための相対的な時間遅延は、実質的に同一である。特に、図６に示したように、類似した電気的長さの２次導電性ライン１２２を利用することによって、チップ２１０ｄの上側のチップ２１０ｅ〜２１０ｈにおける約「４ｔ」の伝送時間は、チップ２１０ｄの下側のチップ２１０ａ〜２１０ｃにおける約「３ｔ」の伝送時間と実質的に同一である。従って、更なる回路の使用なしに、チップ２１０ａ〜２１０ｈ間の信号スキューを減少させながら、チップスタック２１０内のあらゆるチップ２１０ａ〜２１０ｈに、制御信号、アドレス信号、及び／又はデータ信号を提供できる。

図７は、本発明の他の実施形態によるパッケージされた集積回路装置５００を示す断面図である。パッケージされた集積回路装置５００は、基板１１０上に、８個の半導体チップ２１０ａ〜２１０ｈのそれぞれの一部が露出するように、ずれてスタックされた半導体チップ２１０ａ〜２１０ｈを含むチップスタック２１０を含む。基板１１０は、自体の第１表面上に、導電性パッド又はボンディング・フィンガ１２０を含み、自体の第２表面上に、外部端子１５０との連結のためのバンプパッド１４０を含む。先の図３の実施形態を参照して説明した通り同様に、チップスタック２１０内の各チップ間には、接着層２０５が提供され、モールディング・コンパウンド１４５が、チップスタック２１０の各チップ２１０ａ〜２１０ｈ、１次〜４次導電性ライン１２５ａ、１２２ａ、１２５ｂ、１２２ｂを保護する。１次〜４次導電性ライン１２５ａ、１２２ａ、１２５ｂ、１２２ｂは、制御、アドレス及び／又はデータ信号を、チップスタック２１０のチップ２１０ａ〜２１０ｈに同じように伝送できる。また、パッケージされた集積回路装置５００は、基板１１０上の特定の導電性パッドを、チップスタック２１０の異なるチップ２１０ａ〜２１０ｈに連結するチップ選択ライン（図示せず）を含むことができる。導電性ライン及び／又はチップ選択ラインは、一実施形態において、ボンディングワイヤによってなされうる。

図７に示したように、１次導電性ライン１２５ａは、基板１１０上の導電性パッド１２０を、チップ２１０ｃ上の導電性パッド２２０にそれぞれ直接連結し、２次導電性ライン１２２ａは、チップ２１０ｃ上のパッド２２０を、それより上側のチップ２１０ｄ、２１０ｅ上の導電性パッド２２０と、それより下側のチップ２１０ｂ、２１０ａ上の導電性パッド２２０とにそれぞれ連結する。３次導電性ライン１２５ｂは、チップ２１０ｅ上の導電性パッド２２０を、チップ２１０ｇ上の導電性パッド２２０にそれぞれ連結し、４次導電性ライン１２２ｂは、チップ２１０ｇ上のパッド２２０を、それより上側のチップ２１０ｈ上の導電性パッド２２０と、それより下側のチップ２１０ｆ上の導電性パッド２２０とにそれぞれ連結する。従って、１次導電性ライン１２５ａ及び３次導電性ライン１２５ｂは、直接接触しないチップ間の連結を提供する一方、２次導電性ライン１２２ａ及び４次導電性ライン１２２ｂは、直に横に隣接したチップ間の直列連結を提供する。他の実施形態において、更に少なかったり、又は更に多かったりする導電性ラインやチップが提供されうることは、自明である。また、特定の連結を有する導電性ラインを参照しながら例示したが、導電性ラインの数や位置は、他の実施形態で変更されうる。

図８及び図９は、図７に示した本発明の他の実施形態によるパッケージされた集積回路装置５００内の信号遅延を示している。図８及び図９を参照すると、基板１１０上の導電性パッド１２０から、１次導電性ライン１２５ａを介して、チップスタック２１０のチップ２１０ａ〜２１０ｈのうちの一つに信号が伝送される。信号は、例えば、制御信号、アドレス信号、又はデータ信号でありうる。特に、信号は、（１）で示したように、チップ２１０ｃ上の導電性パッド２２０に伝送される。その後、信号は、２次導電性ライン１２２ａを介して、（２）で示したように、チップ２１０ｃから、それより上側にあるチップ２１０ｄ、２１０ｅ上の各導電性パッド２２０、及びそれより下側にあるチップ２１０ｂ、２１０ａ上の各導電性パッド２２０のそれぞれに同時に中継される。特に、信号は、２次導電性ライン１２２ａを介して、チップ２１０ｃから直列に、チップ２１０ｂ、２１０ａに伝送され、チップ２１０ｃから直列に、２１０ｄ、２１０ｅに並行して（ｉｎ ｐａｒａｌｌｅｌ）伝送される。信号は、チップ２１０ｅから、（３）で示したように、３次導電性ライン１２５ｂを介して、チップ２１０ｇの導電性パッド２２０に更に伝送される。その後、信号は、４次導電性ライン１２２ｂを介して、（４）で示したように、チップ２１０ｇから、それより上側のチップ２１０ｈ上の導電性パッド２２０と、それより下側のチップ２１０ｆ上の導電性パッド２２０とにそれぞれ同時に並行して（ｉｎ ｐａｒａｌｌｅｌ）中継される。

図９に示したように、伝送時間「ｔ」は、１つのチップから他のチップに信号が伝送されるのに必要な時間を示す。従って、基板１１０上の導電性パッド１２０から、スタックの３番目のチップであるチップ２１０ｃ上の導電性パッド２２０に、信号を伝送するのに必要な伝送時間は、約「３ｔ」である。また、信号をチップ２１０ｃから、その下のチップ２１０ａに伝送するためには、約「２ｔ」の伝送時間が必要であり、信号を、チップ２１０ｃからその上のチップ２１０ｅに伝送するためには、約「２ｔ」の伝送時間が必要である。同様に、信号をチップ２１０ｅから、チップ２１０ｇに伝送するために、約「２ｔ」の伝送時間が必要であり、信号を、チップ２１０ｇから、その下のチップ２１０ｆと、その上のチップ２１０ｈとに伝送するためには、約「１ｔ」の伝送時間が必要である。従って、信号を、基板１１０から、チップスタック２１０の最後のチップ２１０ｈまで伝送するために必要な総伝送時間は、依然として約「８ｔ」である（例えば、基板１１０から、チップ２１０ｃまでの「３ｔ」に、チップ２１０ｃからチップ２１０ｅまでの「２ｔ」と、チップ２１０ｅからチップ２１０ｇまでの「２ｔ」と、チップ２１０ｇからチップ２１０ｈまでの「１ｔ」と、を加えた値）。しかし、チップスタック２１０における総信号遅延又はスキュー（例えば、チップスタック２１０の最初のチップ２１０ｃで信号を受信する時間（「３ｔ」）と、最後のチップ２１０ｈで信号を受信する時間（「８ｔ」）との時間差）は、約「５ｔ」に過ぎない。表２は、図７の実施形態と図２の実施形態との、信号スキュー間を比較したものである。

従って、図７の実施形態によって提供される総信号スキュー（約「５ｔ」）は、図２の配列によって提供される総信号スキュー（約「７ｔ」）において、減少を可能にする。従って、図７に示すように、本実施形態は、更なる回路を利用せずとも、基板の直接上に位置した最初のチップから、基板から最も遠い最後のチップまで信号を順次に伝送することに比べ、チップ２１０ａ〜２１０ｈ間に、減少した信号スキューを提供できる。

図１０は、本発明の更に他の実施形態によるパッケージされた集積回路装置８００を示した断面図である。図８を参照すると、パッケージされた集積回路装置８００は、基板１１０上にスタックされた６つのチップ４１０ａ〜４１０ｆを含むチップスタック４１０を含む。チップスタック４１０の各チップ間には、接着層４０５が提供される。１次導電性ライン１２５ｃ（図１０では、ワイヤボンドとして図示される）は、基板１１０上の導電性パッド１２０を、チップ４１０ｃ上の導電性パッド４２０にそれぞれ直接連結する。２次導電性ビア構造物４６０は、チップ４１０ｃ上の導電性パッドを、その上のチップ４１０ｄ〜４１０ｆと、その下のチップ４１０ａ〜４１０ｂとの上の導電性パッド４２０にそれぞれ電気的に連結する。例えば、２次導電性ビア４６０は、一実施形態で、スルー・シリコンビア（ＴＳＶｓ：ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａｓ）でありうる。図３の実施形態を参照しながら上記で説明したものと同様に、モールディング・コンパウンド１４５は、チップスタック４１０の各チップ４１０ａ〜４１０ｆと、１次導電性ライン１２５ｃとを保護する。パッケージされた集積回路装置８００は、基板１１０上の特定の導電性パッドを、チップスタック４１０の異なるチップ４１０ａ〜４１０ｆにそれぞれ連結するチップ選択ライン（図示せず）を含むことができる。

従って、図１０で、基板１１０上の導電性パッド１２０から、１次導電性ライン１２５ｃによって、チップ４１０ｃに信号が伝送される。信号は、例えば、制御信号、アドレス信号、又はデータ信号でありうる。特に、信号は、チップスタック２１０の中央付近に位置したチップ４１０ｃ上の導電性パッド４２０に伝送される。その後、信号は、２次導電性ビア４６０によって、チップ４１０ｃから、その上側にあるチップ４１０ｄ〜４１０ｆ、及びその下側にあるチップ４１０ａ〜４１０ｂ上の導電性パッド４２０に、それぞれ同時に中継される。特に、信号を、基板１１０から最初のチップ４１０ａまで、そして最後のチップ４１０ｆまで順次に伝送する場合に比べ、チップスタック４１０内のチップ４１０ａ〜４１０ｆ間の信号遅延又はスキューを減少させるように、信号は、チップ４１０ｃから直列に、４１０ｄ、４１０ｅ、４１０ｆに、そしてチップ４１０ｃから直列に、４１０ｂ、４１０ａに、並行して（ｉｎ ｐａｒａｌｌｅｌ）伝送される。

図１０に、ワイヤボンドで示したが、他の実施形態において、１次導電性ラインは、モールディング・コンパウンド１４５内から延び、基板上の導電性パッド１２０と、チップ４１０ｃ上の導電性パッド４２０とをそれぞれ直接連結するスルー・モールドビア（ＴＭＶｓ：ｔｈｒｏｕｇｈ−ｍｏｌｄｅｄ ｖｉａｓ）で具現することもできることは、自明である。また、他の実施形態において、チップ上の導電性パッド４２０を、２次導電性ビア４６０に電気的に連結するために、再配線（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌｉｎｅｓ）を使うこともできる。

図１１は、本発明の一実施形態によるパッケージ・オン・パッケージ（ＰｏＰ：ｐａｃｋａｇｅ−ｏｎ−ｐａｃｋａｇｅ）集積回路装置９００を示した断面図である。図１１を参照すると、パッケージ・オン・パッケージ集積回路装置９００は、第１半導体パッケージ２００ａと、その上に積層された第２半導体パッケージ２００ｂとを含む。第１半導体パッケージ２００ａは、基板１１０上に８個のチップ２１０ａ〜２１０ｈのそれぞれの一部が露出するように、ずれてスタックされた半導体チップ２１０ａ〜２１０ｈを含むチップスタック２１０を含む。チップスタック２１０内の各チップ間には、接着層２０５が提供され、モールディング・コンパウンド１４５が、チップスタック２１０の各チップ２１０ａ〜２１０ｈを保護する。基板１１０は、自体の第１表面上に、導電性パッド又はボンディング・フィンガ１２０を含み、自体の第２表面上に、外部端子１５０ａとの連結のためのバンプパッド１４０を含む。同様に、第２半導体パッケージ２００ｂは、基板１１０’上に、８個のチップ２１０ａ’〜２１０ｈ’のそれぞれの一部が露出するように、ずれてスタックされた半導体チップ２１０ａ’〜２１０ｈ’を含むチップスタック２１０’を含む。チップスタック２１０’内の各チップ間には、接着層２０５’が提供され、モールディング・コンパウンド１４５’が、チップスタック２１０’の各チップ２１０ａ’〜２１０ｈ’を保護する。基板１１０’は、自体の第１表面上に、導電性パッド又はボンディング・フィンガ１２０’を含み、自体の第２表面上に、外部端子１５０ｂとの連結のためのバンプパッド１４０’を含む。導電性パッド１２０、１２０’は、制御信号、アドレス信号、及び／又はデータ信号をチップ２１０ａ〜２１０ｈ、２１０ａ’〜２１０ｈ’にそれぞれ提供する。

図１１を続けて参照すると、１次導電性ライン１２５ｄは、基板１１０上の導電性パッド１２０を、第１パッケージ２００ａのチップスタック２１０の最上部又は最後のチップ２１０ｈ上の導電性パッドにそれぞれ直接連結する。２次導電性ライン１２２は、チップ２１０ａ〜２１０ｇが直列に連結されるように、チップ２１０ｈ上の導電性パッドを、チップスタック２１０内で、それより下側にあるチップ２１０ｇ〜２１０ａ上の導電性パッドにそれぞれ電気的に連結する。２次導電性ライン１２２’は、チップ２１０ａ’〜２１０ｈ’が直列に連結されるように、基板１１０’上の導電性パッド１２０’を、チップスタック２１０’のチップ２１０ａ’〜２１０ｈ’に電気的に連結する。１次導電性ライン１２５ｄ及び／又は２次導電性ライン１２２、１２２’は、一実施形態において、ボンディングワイヤを利用して具現されうる。

チップスタック２１０のチップ２１０ｈは、その上に設けられた導電性パッドと、チップスタック２１０’のチップ２１０ａ’〜２１０ｈ’との電気的連結を提供するために、自体の上に再配線層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ）２５５を更に含むことができる。特に、第２パッケージ２００ｂのチップ２１０ａ’〜２１０ｈ’が、１次導電性ライン１２５ｄを介して第１パッケージ２００ａのボンディング・フィンガ又は導電性パッド１２０と電気的に連結されるように、再配線層２５５は、第２パッケージ２００ｂの外部端子１５０ｂへの電気的連結を提供する。図１１に示したように、外部端子１５０ａ、１５０ｂは、ソルダバンプ又はソルダボールでありうる。しかし、他の実施形態において、他の金属バンプ又はリード（ｌｅａｄ）が、外部端子１５０ａ、１５０ｂを提供できる。

従って、図１１で、信号が、１次導電性ライン１２５ｄによって、基板１１０上の導電性パッド１２０からチップ２１０ｈに伝送される。信号は、例えば、制御信号、アドレス信号、又はデータ信号でありうる。その後、信号は、２次導電性ライン１２２を介して、第１パッケージ２００ａのチップ２１０ｈから、それより下側にあるチップ２１０ｇ〜２１０ａ上の導電性パッドのそれぞれに、そして外部端子１５０ｂ、バンプパッド１４０’、導電性パッド１２０’及び２次導電性ライン１２２’を介して、チップ２１０ｈより上側にある第２パッケージのチップ２１０ａ’〜２１０ｈ’に同時に中継される。特に、信号は、第１パッケージ２００ａのチップスタック２１０と、第２パッケージ２００ｂのチップスタック２１０’とのチップ間の信号遅延又はスキューを減少させるように、チップ２１０ｈから直列に、チップ２１０ｇ、２１０ｆ、２１０ｅ、２１０ｄ、２１０ｃ、２１０ｂ、２１０ａに、そしてチップ２１０ｈから直列に、チップ２１０ａ’、２１０ｂ’、２１０ｃ’、２１０ｄ’、２１０ｅ’、２１０ｆ’、２１０ｇ’、２１０ｈ’に並行して（ｉｎ ｐａｒａｌｌｅｌ）伝送される。

図１２は、本発明の更に他の実施形態によるパッケージされた集積回路装置１０００を示した断面図である。図１２を参照すると、パッケージされた集積回路装置１０００は、基板１１０上に８個のチップ２１０ａ〜２１０ｈのそれぞれの一部が露出するように、ずれてスタックされた半導体チップ２１０ａ〜２１０ｈを含むチップスタック２１０を含む。チップスタック２１０は、最上部チップ２１０ｈの上にスタックされたコントローラチップ３５０を更に含む。コントローラチップ３５０は、チップスタック２１０のチップ２１０ａ〜２１０ｈの動作を制御するように構成されうる。チップスタック２１０内の各チップ間には、接着層２０５が提供され、モールディング・コンパウンド１４５が基板１１０上の各チップ２１０ａ〜２１０ｈ、及びコントローラチップ３５０と一次及び２次導電性ライン１２５ｅ、１２５ｆ、１２２とを保護する。基板１１０は、自体の第１表面上に、導電性パッド又はボンディング・フィンガ１２０を含み、自体の第２表面上に、外部端子１５０との連結のためのバンプパッド１４０を含む。外部端子１５０は、外部装置との入力／出力のために使われうる。

図１２に示したように、第１の１次導電性ライン１２５ｅは、基板１１０上の導電性パッド又はボンディング・フィンガ１２０を、コントローラチップ３５０の入力側に直接連結し、第２の１次導電性ライン１２５ｆは、コントローラチップ３５０の出力側を、チップスタック２１０のチップ２１０ａ〜２１０ｈのうちの一つに直接連結する。特に、第２の１次導電性ライン１２５ｆは、コントローラチップ３５０の出力パッドを、チップスタック２１０のチップ２１０ｄに電気的に連結する。２次導電性ライン１２２は、チップ２１０ｄ上の導電性パッドを、チップ２１０ｄより上側にあるチップ２１０ｅ〜２１０ｈの導電性パッド２２０のそれぞれに、そしてチップ２１０ｄより下側にあるチップ２１０ａ〜２１０ｃの導電性パッド２２０のそれぞれに電気的に連結する。従って、第１の２次導電性ライン１２２は、チップ２１０ｄを直列にチップ２１０ｅ〜２１０ｈに連結し、第２の２次導電性ライン１２２は、チップ２１０ｄを直列にチップ２１０ｃ〜２１０ａに連結する。チップ２１０ｄは、２次導電性ライン１２２の電気的長さが（そして、その結果として得られる信号スキューが）実質的に同一になるように、チップスタック２１０の中央付近に位置しうる。パッケージされた集積回路装置１０００は、基板１１０上の特定の導電性パッドを、チップスタック２１０の異なるチップ２１０ａ〜２１０ｈに連結するチップ選択ライン（図示せず）を含むことができる。一実施形態において、１次導電性ライン及び／又は２次導電性ライン及び／又はチップ選択ラインは、ボンディングワイヤでありうる。

従って、図１２で、信号は、基板１１０上の導電性パッド１２０から、第１の１次導電性ライン１２５ｅを介して、コントローラチップ３５０上の導電性入力パッドに伝送され、出力信号は、コントローラチップ３５０上の導電性出力パッドから、第２の１次導電性ライン１２５ｆを介して、チップスタック２１０のチップ２１０ｄに伝送される。コントローラチップ３５０からの出力信号は、例えば、制御信号、アドレス信号、又はデータ信号でありうる。その後、信号は、２次導電性ライン１２２を介して、チップ２１０ｄから、それより上側のチップ２１０ｅ〜２１０ｈ上の導電性パッドのそれぞれに、そしてそれより下側のチップ２１０ｃ〜２１０ａ上の導電性パッドのそれぞれに、同時に中継される。特に、最初のチップ２１０ａから最後のチップ２１０ｈまで順次に信号を伝送する場合と比較し、チップスタック２１０内のチップ２１０ａ〜２１０ｈ間の信号遅延を減少させるように、信号は、チップ２１０ｄから直列に、チップ２１０ｅ、２１０ｆ、２１０ｇ、２１０ｈに、そしてチップ２１０ｄから直列に、チップ２１０ｃ、２１０ｂ、２１０ａに並行して（ｉｎ ｐａｒａｌｌｅｌ）伝送される。

図１３は、本発明の一実施形態によるパッケージされた集積回路装置を含むメモリ保存装置６００を示したブロック図である。図１３を参照すると、メモリ保存装置６００は、コントローラ６１０、メモリユニット６２０、及びコントローラ６１０とメモリユニット６２０との間の通信を提供するように構成された印刷回路基板６３０を含む。メモリ保存装置６００は、外部システムとのインターフェース（図示せず）を更に含むことができる。従って、メモリ保存装置６００は、メモリユニット６２０にデータを入力したり、又は外部システムにデータを出力したりするように構成されうる。メモリユニット６２０は、上述したマルチチップ・パッケージを一つ以上含む。特に、メモリユニット６２０は、図３〜図１２を参照して上記で説明した実施形態を一つ以上含むことができる。一実施形態において、メモリ保存装置６００は、マルチメディアカード（ＭＭＣ：ＭｕｌｔｉＭｅｄｉａＣａｒｄ）、ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、又はソリッドステートドライブ（ＳＳＤ：ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）でありうる。

図１４は、本発明の一実施形態によるパッケージされた集積回路装置を含む電子システム７００を示したブロック図である。図１４に示したように、電子システム７００は、プロセッサ７１０、入力／出力ユニット７３０、及びメモリユニット７２０を含む。バス７４０は、プロセッサ７１０、メモリユニット７２０、及び入力／出力ユニット７３０を通信させるように結合される。プロセッサ７１０とメモリユニット７２０は、上記で説明したようなパッケージされた集積回路装置を一つ以上含む。特に、プロセッサ７１０とメモリユニット７２０は、図３〜図１２を参照して上記で説明した実施形態を一つ以上含むことができる。

本実施形態は、フラッシュメモリ、ＤＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭのような半導体基板メモリを利用する任意の電子装置に採用されうる。このような電子装置の例は、コンピュータシステム、（携帯電話、ＭＰ３プレーヤ、及び道案内システムのような）モバイル／ポータブル装置、家庭用電子製品を含む。

以上、本発明の実施形態について図面を参照しながら説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

１１０、１１０’ 基板
１２０、１２０’、１３０ ボンディング・フィンガ（導電性パッド）
１２２、１２２’、１２２ａ ２次導電性ライン
１２２ｂ ４次導電性ライン１２２ｂ
１２５、１２５ａ、１２５ｃ、１２５ｄ、１２５ｅ、１２５ｆ １次導電性ライン
１２５ｂ ３次導電性ライン
１３５ チップ選択ライン
１４０、１４０’ パンプパッド
１４５、１４５’ モールディング・コンパウンド
１５０、１５０ａ、１５０ｂ 外部端子
２００、５００、８００、１０００ パッケージされた集積回路装置
２００ａ 第１半導体パッケージ
２００ｂ 第２半導体パッケージ
２０５、２０５’、４０５ 接着層
２１０、２１０’、４１０ チップスタック
２１０ａ〜２１０ｈ、２１０ａ’〜２１０ｈ’、４１０ａ〜４１０ｆ （半導体）チップ
２２０、２３０、４２０ 導電性パッド
２５５ 再配線層
３５０ コントローラチップ
４６０ （２次）導電性ビア
６００ メモリ保存装置
６１０ コントローラ
６２０、７２０ メモリユニット
６３０ 印刷回路基板
７００ 電子システム
７１０ プロセッサ
７３０ 入力／出力ユニット
７４０ バス
９００ パッケージ・オン・パーケージ集積回路

Claims (20)

1. 導電性パッドを上に含む基板と、
   前記基板上に複数のチップを含むチップスタックと、
   前記基板上の前記導電性パッドと、前記チップスタックの複数のチップのうちの一つの上に設けられた導電性パッドとを電気的に連結する１次導電性ラインと、
   前記チップスタック内の前記複数のチップのうちの一つの上に設けられた前記導電性パッドを、その上側にある複数のチップのうちの一つ、及び下側にある複数のチップのうちの一つの上に設けられた対応する導電性パッドに電気的に連結する２次導電性ラインと、を備え、
   前記１次導電性ラインは、前記基板上の前記導電性パッドから、前記チップスタックの複数のチップのうちの一つの上に設けられた前記導電性パッドに信号を伝送するように構成され、
   前記２次導電性ラインは、前記複数のチップのうちの一つで信号を受信することに反応し、前記複数のチップのうちの前記一つから出てくる信号を、前記チップスタック内の前記複数のチップのうちの前記一つの上側にある複数のチップのうちの一つ、及び下側にある複数のチップのうちの一つに同時に伝送するように構成されることを特徴とするパッケージされた集積回路装置。
2. 前記複数のチップのうちの前記一つで前記信号を受信した後、前記複数のチップのうちの前記一つの両側にそれぞれ類似して位置する複数のチップでの前記信号の受信における時間遅延が実質的に類似してなされるように、第１の２次導電性ラインが、前記複数のチップのうちの前記一つと、それより上側にある前記複数のチップとを直列に連結し、第２の２次導電性ラインが、前記複数のチップのうちの前記一つと、それより下側にある前記複数のチップと、を直列に連結することを特徴とする請求項１に記載のパッケージされた集積回路装置。
3. 前記２次導電性ラインのうちの一本に連結された複数のチップのうちの最後のチップ上に設けられた各導電性パッドのうちの一つを、前記最後のチップの直接上に位置しない前記複数のチップのうちの他の一つの上に設けられた導電性パッドに連結して信号を伝送するように構成された３次導電性ラインと、
   前記複数のチップのうちの前記他の一つの上に設けられた前記導電性パッドを、前記複数のチップのうちの前記他の一つより上側にあるチップ上に設けられた導電性パッド、及び前記複数のチップのうちの前記他の一つより下側にあるチップ上に設けられた導電性パッドにそれぞれ連結し、信号を同時に伝送するように構成された４次導電性ラインと、を更に含むことを特徴とする請求項１に記載のパッケージされた集積回路装置。
4. 前記１次導電性ライン及び前記２次導電性ラインを介して伝送される前記信号は、アドレス信号、データ信号、及び命令信号のうちの少なくともいずれか一つを含むことを特徴とする請求項１に記載のパッケージされた集積回路装置。
5. 前記２次導電性ラインのそれぞれが類似した電気的長さを含むように、前記複数のチップのうちの前記一つは、前記チップスタック内で前記複数のチップの中央位置近くに位置することを特徴とする請求項１に記載のパッケージされた集積回路装置。
6. パッケージ・オン・パッケージ（ＰｏＰ）構造を提供するために、前記複数のチップのうちの前記一つと、それより下側に位置するチップとが第１マルチチップ・パッケージの第１チップスタックを定義し、前記複数のチップのうちの前記一つより上側にある複数のチップが第２マルチチップ・パッケージの第２チップスタックを定義し、
   前記第２マルチチップ・パッケージは、前記第２チップスタックを上に有する第２基板を含み、前記第２基板は、導電性パッドを自体の上に含んで前記第１チップスタックの複数のチップのうちの一つの上に設けられた導電性パッドに電気的に連結される外部端子を含み、
   前記２次導電性ラインのうちの一本は、前記第２基板上の前記導電性パッドを、前記第２チップスタックの複数のチップに連結することを特徴とする請求項１に記載のパッケージされた集積回路装置。
7. 前記１次導電性ラインは、第１の１次導電性ライン及び第２の１次導電性ラインを含み、前記第１の１次導電性ラインは、前記基板上の前記導電性パッドを、前記チップスタックの複数のチップの動作を制御するように構成されたコントローラチップに連結し、前記第２の１次導電性ラインは、前記コントローラチップを、前記チップスタックの複数のチップのうちの一つに連結することを特徴とする請求項１に記載のパッケージされた集積回路装置。
8. 前記１次導電性ラインは、前記基板上の前記導電性パッドと、前記複数のチップのうちの前記一つとを直接連結するスルーモールド・ビア（ＴＭＶ）、及びワイヤボンドのうちの少なくともいずれか一つを含み、前記２次導電性ラインは、前記複数のチップのうちの前記一つの上側にある複数のチップのうちの一つと、下側にある複数のチップのうちの一つとを貫通して延びる導電性ビアをそれぞれ含むことを特徴とする請求項１に記載のパッケージされた集積回路装置。
9. 前記チップスタックの複数のチップは、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＲＲＡＭ、及びＭＲＡＭのチップのうちのいずれか一つを含むことを特徴とする請求項１に記載のパッケージされた集積回路装置。
10. 前記チップスタックの前記複数のチップは８個以上のメモリチップを含むことを特徴とする請求項９に記載のパッケージされた集積回路装置。
11. コントローラと、
    メモリユニットと、
    前記コントローラ及び前記メモリユニットを自体の上に含んでそれらの間の通信を提供するように構成された印刷回路基板と、を備え、
    前記メモリユニットは、請求項１乃至１０のいずれか１項に記載の少なくとも１つのパッケージされた集積回路装置を有することを特徴とするメモリ保存装置。
12. プロセッサと、
    メモリユニットと、
    入力／出力ユニットと、
    前記プロセッサ、前記メモリユニット、及び前記入力／出力ユニットを通信させるように結合するバスと、を備え、
    前記プロセッサ及び前記メモリユニットのうちの少なくともいずれか一つは、請求項１乃至１０のいずれか１項に記載のパッケージされた集積回路装置を有することを特徴とする電子システム。
13. 基板と、該基板上に複数のチップを含むチップスタックとを備える集積回路装置の動作方法であって、
    信号を、前記基板上の導電性パッドから、前記チップスタックの複数のチップのうちの一つに、前記基板上の前記導電性パッドと、前記複数のチップのうちの前記一つの上に設けられた導電性パッドとを連結する１次導電性ラインを介して伝送する段階と、
    その後、前記信号を、前記複数のチップのうちの前記一つから、前記チップスタックの前記複数のチップの前記一つより上側にある複数のチップ、及び下側にある複数のチップに、２次導電性ラインを介して同時に伝送する段階と、を有し、
    前記２次導電性ラインは、前記複数のチップのうちの前記一つの上に設けられた導電性パッドと、前記チップスタックの前記複数のチップのうちの前記一つの上側にある複数のチップ上に設けられた導電性パッドと、下側にある複数のチップ上に設けられた導電性パッドとをそれぞれ連結することを特徴とする集積回路装置の動作方法。
14. 前記２次導電性ラインを介して前記信号を同時に伝送する段階は、
    前記信号を、前記複数のチップのうちの前記一つの上側にある複数のチップに、前記複数のチップのうちの前記一つと、その上側にある複数のチップとを連結する第１の２次導電性ラインを介して直列に伝送する段階と、
    前記信号を、前記複数のチップのうちの前記一つの下側にある複数のチップに、前記複数のチップのうちの前記一つと、その下側にある複数のチップとを連結する第２の２次導電性ラインを介して直列に伝送する段階と、を含み、
    前記複数のチップのうちの前記一つで前記信号を受信した後、前記複数のチップのうちの前記一つの両側にそれぞれ類似して位置する複数のチップにおいて、前記信号を受信する際の時間遅延は実質的に類似していることを特徴とする請求項１３に記載の集積回路装置の動作方法。
15. 前記信号を、前記２次導電性ラインのうちの一本に連結された複数のチップのうちの最後のチップ上に設けられた各導電性パッドのうちの一つから、前記複数のチップのうちの前記最後のチップの直接上に位置しない他の一つの上に設けられた導電性パッドに３次導電性ラインを介して伝送する段階と、
    前記信号を、前記複数のチップのうちの前記他の一つの上に設けられた前記導電性パッドから、前記チップスタック内の前記複数のチップの前記他の一つの上側にある複数のチップ上に設けられた導電性パッドと、下側にある複数のチップ上に設けられた導電性パッドとにそれぞれ４次導電性ラインを介して同時に伝送する段階と、を更に含むことを特徴とする請求項１３に記載の集積回路装置の動作方法。
16. 前記信号は、アドレス信号、データ信号、及び命令信号のうちの少なくともいずれか一つを含むことを特徴とする請求項１３に記載の集積回路装置の動作方法。
17. 前記２次導電性ラインのそれぞれが類似した電気的長さを含むように、前記複数のチップのうちの前記一つが、前記チップスタック内で前記複数のチップの中央位置近くに位置することを特徴とする請求項１３に記載の集積回路装置の動作方法。
18. 前記複数のチップのうちの前記一つと、その下側にある前記チップとが第１マルチチップ・パッケージの第１チップスタックを定義し、前記複数のチップのうちの前記一つより上側にある前記複数のチップが第２マルチチップ・パッケージの第２チップスタックを定義してパッケージ・オン・パッケージ（ＰｏＰ）構造を提供し、
    前記第２マルチチップ・パッケージは、前記第２チップスタックを上に有する第２基板を含み、前記第２基板は、該第２基板上の導電性パッドと、前記第１チップスタックの複数のチップのうちの最後のチップ上に設けられた導電性パッドとを電気的に連結する外部端子を含み、前記２次導電性ラインのうちの一本は、前記第２基板上の前記導電性パッドと、前記第２チップスタックの複数のチップとを連結することを特徴とする請求項１３に記載の集積回路装置の動作方法。
19. 前記１次導電性ラインは、前記基板上の前記導電性パッドを、前記チップスタック内の前記複数のチップの動作を制御するように構成されたコントローラチップに連結する第１の１次導電性ライン、及び前記コントローラチップを、前記チップスタック内の前記複数のチップのうちの前記一つに連結する第２の１次導電性ラインを含み、
    前記信号を、前記基板上の前記導電性パッドから前記チップスタックの複数のチップのうちの前記一つに伝送する段階は、
    前記基板から出てくる制御信号を、前記第１の１次導電性ラインを介して前記コントローラチップに伝送する段階と、
    その後、前記コントローラチップから出てくる前記信号を、前記２次導電性ラインを介して前記チップスタック内の前記複数のチップのうちの前記一つに伝送する段階と、を含むことを特徴とする請求項１３に記載の集積回路装置の動作方法。
20. 前記１次導電性ラインは、前記基板上の前記導電性パッドと、前記複数のチップのうちの前記一つとを直接連結するスルーモールド・ビア（ＴＭＶ）、及びワイヤボンドのうちの少なくともいずれか一つを含み、前記２次導電性ラインは、前記複数のチップのうちの前記一つの上側にある複数のチップのうちの一つと、下側にある複数のチップのうちの一つとを貫通して延びる導電性ビアをそれぞれ含むことを特徴とする請求項１３に記載の集積回路装置の動作方法。
    
    

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