JP7253594B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特に誤り検出訂正に関する。
ＮＡＮＤ型のフラッシュメモリでは、データのプログラムや消去が繰り返されることで、トンネル絶縁膜の劣化等により電荷保持特性が悪化したり、トンネル絶縁膜にトラップされた電荷によりしきい値変動が生じ、ビットエラーを引き起こすことがある。このようなビットエラー対策として、フラシュメモリにはエラー検出訂正回路（以下、ＥＣＣ回路という）が用いられている（例えば、特許文献１、２）。
特許６７４４９５０号公報 特許６７４４９５１号公報
図１は、従来のオフチップＥＣＣのフラッシュメモリの構成を示す図である。フラッシュメモリ１０は、ＮＡＮＤ型のメモリセルアレイやその周辺回路を含むＮＡＮＤチップ２０を含んで構成され、ＮＡＮＤチップ２０は、ＥＣＣ機能４０を搭載したコントローラチップ３０に接続される。ＮＡＮＤチップ２０とコントローラチップ３０とは、それぞれ別個のパッケージに収容され、各パッケージが例えばプリント基板上に実装される。
ＮＡＮＤチップ２０とコントローラチップ３０は、例えば、クロック信号に同期してデータを転送することができるＳＰＩ（Serial Peripheral Interface）を搭載し、両チップには、それぞれ＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤの入出力端子が設けられる。コントローラチップ３０は、ＳＰＩの入出力端子を介してＮＡＮＤチップ２０にコマンド、アドレス、データを送信する。
ＥＣＣ機能４０は、データを符号化してパリティデータを生成するエンコーダと、パリティデータに基づきデータを復号化するデコーダとを含む。ＥＣＣ機能４０は、例えば、ＢＣＨコードにより複数ビット（例えば、２ビット、４ビット、８ビットなど）のエラー検出・訂正を行い、この場合、ＢＣＨデコーダは、データのシンドロームを評価するシンドローム計算部と、エラー位置多項式（ＥＬＰ）を計算するユークリッド互除計算部と、エラー位置多項式の根を計算し、エラー位置を探索するエラー位置探索部と、探索されたエラー位置に基づきエラーを訂正するエラー訂正部とを含む。
ＮＡＮＤチップ２０のページバッファ／センス回路は、２つのラッチを含み、１つのラッチは、２つのキャッシュから構成され、１つのキャッシュが複数のセクタ（例えば、２セクタ、４セクタなど）のデータを格納する。ＮＡＮＤチップ２０とコントローラチップ３０との間のデータ転送は、キャッシュ単位で行われる。また、ＥＣＣ機能４０は、セクタ単位でパリティデータを生成し、あるいはエラー検出・訂正を行う。ＥＣＣ機能４０により符号された１つのセクタは、メインデータとパリティデータとを含む。
コントローラチップ３０は、ＮＡＮＤチップ２０にプログラム動作をさせるとき、ＥＣＣ機能４０によりプログラムすべきデータからパリティデータを生成し、生成したパリティデータとメインデータとをＳＰＩのＤＯ端子を介してＮＡＮＤチップ２０に転送する。ＮＡＮＤチップ２０は、受け取ったメインデータとパリティデータとをラッチに保持し、ラッチに保持したデータをメモリセルアレイの選択ページにプログラムする。
一方、ＮＡＮＤチップ２０においてメモリセルアレイから読み出されたデータは、ＳＰＩのＤＯ端子を介してコントローラチップ３０に転送される。ＥＣＣ機能４０は、パリティデータに基づきエラーを検出し、その検出結果に応じてメインデータやパリティデータを訂正する。
図２は、コントローラチップ３０のＥＣＣ機能の各部の動作を示すタイミングチャートである。ＮＡＮＤチップ２０は、コントローラチップ３０から転送された読出しコマンドに応じて読出し動作を行い、読み出したデータをコントローラチップ３０に出力する。時刻ｔ０で、コントローラチップ３０のＮＡＮＤ＿ＩＦがＮＡＮＤチップ２０からセクタＳ０のメインデータとパリティデータＰｔの受け取りを開始し、時刻ｔ１で、セクタＳ１のメインデータとパリティデータＰｔの受け取りを開始し、時刻ｔ２、ｔ３でセクタＳ２、セクタＳ３のメインデータとパリティデータＰｔの受け取りを開始する。ＥＣＣ機能４０は、セクタＳ１のデータの受け取りを行っている間に、これと並行してセクタＳ０のメインデータのシンドロームの計算、エラー位置多項式の計算、エラー位置の探索をパイプライン処理し、探索されたエラー位置に基づきセクタＳ０のメインデータのエラーを訂正する。その後、コントローラチップ３０のＣＰＵ＿ＩＦは、セクタＳ０のエラー訂正したデータをホスト装置に転送する。セクタＳ１、Ｓ２、Ｓ３のＥＣＣ処理も同様にパイプライン処理が行われ、各セクタのエラー訂正したデータがセクタの受信中に出力される。
ＮＡＮＤチップ２０からコントローラチップ３０に読出しデータを転送する場合、シンドローム計算はセクタのパリティデータの転送後に行う必要がある。このため、ＳＰＩのＤＯ端子のビット幅が狭いと、データ転送に時間がかかってしまい、その間、コントローラチップ３０のアイドル状態が長くなり、パインライン処理によるパフォーマンスを十分に発揮させることができないという課題がある。また、コントローラチップ３０にＥＣＣ機能４０を搭載させているため、ＮＡＮＤチップ２０にＥＣＣ機能を望まない場合であっても、ユーザーは、コストが高いＥＣＣ機能が搭載されたＮＡＮＤチップを使用せざるを得ず、利便性が良くないという課題もある。
本発明は、このような従来の課題を解決し、誤り検出および訂正の処理時間の短縮を図ることができる半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリセルアレイと当該メモリセルアレイに関する動作を制御する制御手段とを含むＮＡＮＤチップと、誤り検出および訂正機能を備えたＥＣＣチップとを有し、前記ＮＡＮＤチップは、ＥＣＣに関するデータ転送を行うための第１の専用端子を含み、前記ＥＣＣチップは、前記第１の専用端子に接続された第２の専用端子を含む。
ある態様では、前記ＮＡＮＤチップは、前記制御手段によってメモリセルアレイから読み出されたパリティデータを含む読出しデータを前記第１の専用端子を介して前記ＥＣＣチップに送信し、前記ＥＣＣチップは、前記第２の専用端子を介して受け取った前記読出しデータの誤り検出および訂正を行う。ある態様では、前記ＥＣＣチップは、プログラムデータに基づき生成されたパリティデータを前記第２の専用端子を介して前記ＮＡＮＤチップに送信し、前記制御手段は、前記第１の専用端子を介して受け取った前記パリティデータを含むプログラムデータを前記メモリセルアレイにプログラムする。ある態様では、前記第１の専用端子は、第１のクロック端子と第１のデータ端子とを含み、前記第２の専用端子は、前記第１のクロック端子に接続された第２のクロック端子と前記第１のデータ端子に接続された第２のデータ端子とを含み、前記ＮＡＮＤチップは、前記第１および前記第２のクロック端子に共有されるクロック信号を生成する生成回路を含み、前記第１のデータ端子と前記第２のデータ端子との間のデータは、前記クロック信号に同期して転送される。ある態様では、前記第１の専用端子はさらに、第１のＶＡＬＩＤ端子を含み、前記第２の専用端子はさらに、前記第１のＶＡＬＩＤ端子に接続された第２のＶＡＬＩＤ端子を含み、前記第１または前記第１のＶＡＬＩＤ端子には、データ転送を有効にするＶＡＬＩＤ信号が供給される。ある態様では、前記ＮＡＮＤチップは、前記読出しデータを前記ＥＣＣチップに送信するとき、前記ＶＡＬＩＤ信号を生成し、当該生成したＶＡＬＩＤ信号を前記第１のＶＡＬＩＤ端子に供給する。ある態様では、前記ＥＣＣチップは、前記パリティデータを前記ＮＡＮＤチップに送信するとき、前記ＶＡＬＩＤ信号を生成し、当該生成したＶＡＬＩＤ信号を前記第２のＶＡＬＩＤ端子に供給する。ある態様では、前記ＮＡＮＤチップはさらに、前記ＥＣＣチップとの間でデータの送受信を可能にする第１の入出力端子を含み、前記ＥＣＣチップはさらに、前記ＮＡＮＤチップとの間でデータの送受信を可能にする第２の入出力端子を含み、前記第１の入出力端子は前記第２の入出力端子に接続され、前記第１および第２の専用端子のデータ転送幅は、前記第１および第２の入出力端子のデータ転送幅よりも大きい。ある態様では、前記第１および第２の専用端子間のデータ転送のクロック周波数は、前記第１および第２の入出力端子のデータ転送のクロック周波数よりも高い。ある態様では、前記ＥＣＣチップはさらに、コントローラチップとの間でデータの送受信を可能にする第３の入出力端子を含み、前記第１の入出力端子は、前記第２の入出力端子と前記第３の入出力端子に共通に接続される。ある態様では、前記ＥＣＣチップは、前記第２の入出力端子を介して誤り訂正されたデータをコントローラチップへ出力する。ある態様では、前記ＥＣＣチップは、前記第１および第２の専用端子を介して誤り訂正されたデータを前記ＮＡＮＤチップへ出力する。ある態様では、前記ＥＣＣチップは、前記第３の入出力端子を介してプログラムデータを受け取り、前記ＮＡＮＤチップは、前記第２および前記３の入出力端子に接続された前記第１の入出力端子からプログラムデータを受け取る。ある態様では、前記ＥＣＣチップは、前記読出しデータの受け取りと並行して前記読出しデータの誤り検出および訂正を行う。ある態様では、前記ＮＡＮＤチップと前記ＥＣＣチップとは１つのパッケージ内に収容される。ある態様では、前記ＮＡＮＤチップは、積層された複数のＮＡＮＤチップを含み、当該複数のＮＡＮＤチップのそれぞれの第１の専用端子が前記ＥＣＣチップの前記第２の専用端子に共通に接続される。
本発明によれば、ＮＡＮＤチップとＥＣＣチップにそれぞれＥＣＣに関するデータ転送を行うための第１および第２の専用端子を設けたことにより、データ転送の時間を減らし、かつこれと並列に行われるＥＣＣチップにおけるＥＣＣ処理のアイドル状態を減らすことができ、これにより誤り検出および訂正の処理時間の短縮を図ることができる。
従来のフラッシュメモリの概略構成を示す図である。 従来のフラッシュメモリのＥＣＣ機能の動作を示すタイミングチャートである。 本発明の実施例に係るフラッシュメモリの概略構成を示す図である。 本発明の実施例に係るＮＡＮＤチップとＥＣＣチップとの内部構成を示すブロック図である。 本発明の実施例に係るフラッシュメモリのＥＣＣ動作を示すタイミングチャートである。 セクタＳ０のメインデータとパリティデータのデータ転送のタイミングを示す図であり、図６（Ａ）は比較例を示し、図６（Ｂ）は本実施例を示す。 データ入力とパリティデータの生成のタイミングチャートを示し、図７（Ａ）は従来例を示し、図７（Ｂ）は本実施例を示す。 本発明の実施例に係るＥＣＣチップを搭載しないフラッシュメモリの構成を示す図である。 本発明の実施例に係る複数のＮＡＮＤチップがスタックされたフラッシュメモリの構成を示す図である。 本発明の実施例に係るフラッシュメモリの連続読出し動作のタイミングチャートを示す図である。 連続読出し動作中に中断が生じたときのタイミングチャートを示す図である。 本発明の実施例に係るフラッシュメモリによる訂正データのコピーバック動作を示すタイミングチャートである。 本発明の実施例に係るコピーバック動作時のＥＣＣチップの各部のタイミングチャートを示す図である。
次に、本発明の実施の形態について説明する。本発明に係る半導体記憶装置は、オフチップＥＣＣ機能を有するＮＡＮＤ型フラッシュメモリに関する。本実施の形態に係るフラッシュメモリは、ＮＡＮＤ型のメモリセルアレイを搭載するＮＡＮＤチップと、ＥＣＣ機能を搭載するＥＣＣチップとを含み、両チップは、ＥＣＣに関するデータを専用ポートを介して高速で転送することが可能である。ある態様では、フラッシュメモリは、積層された複数のＮＡＮＤチップと１つのＥＣＣチップとを含み、複数のＮＡＮＤチップおよびＥＣＣチップが１つのパッケージ内に収容される。
次に、本発明の実施例について図面を参照して詳細に説明する。図３は、本発明の実施例に係るフラッシュメモリの概略構成を示す図である。本実施例に係るフラッシュメモリ１００は、ＮＡＮＤチップ２００と、ＮＡＮＤチップ２００に電気的に接続されたＥＣＣチップ３００とを含んで構成される。
ＮＡＮＤチップ２００は、ここには詳細を示さないが、典型的に、ＮＡＮＤ型のメモリセルアレイおよび周辺回路を含む。周辺回路は、行デコーダ、列デコーダ、ページバッファ／センス回路、インターフェース回路、コントローラ、内部電圧生成回路などを含み、コントローラは、入力されたコマンドに応じて読出し、プログラム、消去等の動作を制御する。メモリセルアレイは、複数のブロックを含み、各ブロックには複数のＮＡＮＤストリングが形成される。ＮＡＮＤストリングは、基板表面に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。
ＮＡＮＤチップ２００は、ＥＣＣチップ３００とのインターフェースとして、ＳＰＩ用の入出力端子２１０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）と、ＥＣＣ専用の入出力端子２２０（ＶＡＬＩＤ、ＣＫ、ＤＡＴＡ）とを含む。”＃”は、ローアクティブを示す。＃ＣＳは、チップをイネーブルまたはディスエーブルするためのチップセレクト信号を受け取る端子、ＣＬＫは、シリアルクロック信号を受け取る端子、ＤＩは、シリアルデータを入力する端子、ＤＯは、シリアルデータを出力する端子、＃ＷＰは、ステータスレジスタを書込みから保護するための信号を受け取る端子、＃ＨＯＬＤは、チップをホールドするための信号を受け取る端子である。ＮＡＮＤチップ２００は、ＳＰＩ用の入出力端子２１０を介して、シリアルクロック信号ＣＬＫに同期してコマンド、アドレス、データを受け取り、あるいはシリアルクロック信号ＣＬＫに同期してデータを出力する。
ＥＣＣ専用の入出力端子２２０として、ＶＡＬＩＤは、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータ転送が有効か否かを示すＶＡＬＩＤ信号を入出力する端子、ＣＫは、データ転送およびＥＣＣ処理に使用されるクロック信号ＣＫを出力する端子、ＤＡＴＡは、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータを入出力する端子である。ここで留意すべきことは、ＳＰＩ用のＤＯ端子／ＤＩ端子のビット幅ｍ（データ転送幅）は、例えば、×１、×４または×８であるが、ＥＣＣ専用のＤＡＴＡ端子のビット幅ｎは、ＳＰＩ用のＤＯ端子／ＤＩ端子のビット幅ｍよりも大きく構成され（ｎ＞ｍ）、例えば、ビット幅ｎは、×３２である。それ故、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータ転送時間は、クロック信号ＣＫとクロック信号ＣＬＫの周波数が同一であれば、ＳＰＩによるデータ転送時間よりもｎ／ｍ倍だけ早くなる。
なお、ここには図示しないがＮＡＮＤチップ２００は、ＳＰＩ用の入出力端子２１０の他にもＯＮＦｉのインターフェースを備えることができる。ＯＮＦｉのインターフェースは、ＣＬＥ（コマンドラッチイネーブル）、ＡＬＥ（アドレスラッチイネーブル）、＃ＷＥ（ライトイネーブル）等の外部制御端子とＩ／Ｏなどの入出力端子を備える。
ＥＣＣチップ３００は、ＮＡＮＤチップ２００とのインターフェースとして、ＳＰＩ用の入出力端子３１０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）と、ＥＣＣ専用の入出力端子３２０（ＶＡＬＩＤ、ＣＫ、ＤＡＴＡ）とを含む。ＥＣＣチップ３００のＳＰＩ用の入出力端子３１０は、ＮＡＮＤチップ２００のＳＰＩ用の入出力端子２１０の対応する端子にそれぞれ電気的に結合され、ＥＣＣ専用の入出力端子３２０は、ＮＡＮＤチップ２００のＥＣＣ専用の入出力端子２２０の対応する端子にそれぞれ電気的に結合される。
ＥＣＣチップ３００はさらに、コントローラチップ４００とのインターフェースとして、ＳＰＩ用の入出力端子３３０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）を含む。入出力端子３３０は、コントローラチップ４００のＳＰＩ用の入出力端子４１０の対応する端子に電気的に結合される。入出力端子３１０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）の各々の端子は、内部配線等によって、入出力端子３３０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）の各々の端子にそれぞれ電気的に結合されている。すなわち、入出力端子３１０および入出力端子３３０は、ＮＡＮＤチップ２００とコントローラチップ４００との接続のために物理的に離間して配置されるが、電気的には、入出力端子３１０と入出力端子３３０は、ＮＡＮＤチップ２００およびコントローラチップ４００に共通であり、こうした接続は、ＮＡＮＤチップ２００のＳＰＩ用の入出力端子２１０がコントローラチップ４００のＳＰＩ用の入出力端子４１０に接続されていることに等しい。
図４は、ＮＡＮＤチップ２００およびＥＣＣチップ３００の内部構成を示すブロック図である。但し、ＮＡＮＤチップ２００にはＥＣＣ動作に関連する構成が示され、全ての構成は示されていないことに留意すべきである。
ＮＡＮＤチップ２００は、ラッチＬ１、Ｌ２を含むページバッファ／センス回路２３０と、クロック信号ＣＫを生成する発振器ＯＳＣと、ＥＣＣ専用の入出力端子２２０を介してＥＣＣチップ３００との間のデータ転送を制御するインターフェース回路（以下、ＥＣＣ＿ＩＦ）２４０と、ＳＰＩ用の入出力端子２１０を介してコントローラチップ４００との間のデータ転送を制御するインターフェース回路（以下、ＣＴＬ＿ＩＦ）２５０と、ＥＣＣ制御部２６０と、入出力端子２１０から入力されたコマンドおよびアドレスを受け取り、コマンドを解読するデコーダやアドレスの保持・カウントを行うアドレスカウンタを含み、コマンドのデコード結果に基づき各部を制御するコントローラ２７０と、ページバッファ／センス回路２３０の列アドレスを制御するアドレス制御部２８０とを含む。
ラッチＬ１、Ｌ２は、それぞれキャッシュＣ０、Ｃ１を含み、ラッチＬ１とラッチＬ２とは、キャッシュＣ０、Ｃ１単位で双方向のデータ転送が可能である。ラッチＬ１、Ｌ２は、それぞれ１ページ分のデータ（例えば、４ＫＢ）を保持し、キャッシュＣ０、Ｃ１は、１／２ページ分のデータ（例えば、２ＫＢ）を保持し、例えば、１ページが８つのセクタから構成される場合には、キャッシュＣ０がセクタＳ０～Ｓ３の４つのセクタのデータを保持し（例えば、１つのセクタは５１２バイト）、キャッシュＣ１がセクタＳ４～Ｓ７の４つのセクタのデータを保持する。
発振器ＯＳＣは、データ転送時間およびＥＣＣ動作の各部の処理時間に最適となる周波数のクロック信号ＣＫを生成する。ＮＡＮＤチップ２００とＥＣＣチップ３００との間の
ＤＡＴＡ端子によるデータ転送は、クロック信号ＣＫに同期して行われ、ＥＣＣチップ３００のＥＣＣコア３６０は、クロック信号ＣＫに同期してＥＣＣ処理を実行する。クロック信号ＣＫの周波数は、ＳＰＩによるクロック信号ＣＬＫの周波数と無関係であり、クロック信号ＣＬＫの周波数よりも高く設定することができる。
ＥＣＣ＿ＩＦ２４０は、発振器ＯＳＣで生成されたクロック信号ＣＫを受け取り、このクロック信号をＣＫ端子を介してＥＣＣチップ３００のＣＫ端子に供給する。ＥＣＣ＿ＩＦ２４０は、読出し動作時にラッチＬ２に保持された読出しデータをクロック信号ＣＫに同期したタイミングでＤＡＴＡ端子からＥＣＣチップ３００のＤＡＴＡ端子に出力し、また、プログラム動作時にＥＣＣチップ３００で生成されたパリティデータをクロック信号ＣＫに同期したタイミングでＤＡＴＡ端子から受け取る。
ＥＣＣ制御部２６０は、読出し動作時、ＶＡＬＩＤ信号をＥＣＣ＿ＩＦ２４０に供給する。ＶＡＬＩＤ信号は、ＥＣＣ専用の入出力端子２２０、３２０間のデータ転送が有効となる期間を規定する。ＥＣＣ＿ＩＦ２４０は、ＶＡＬＩＤ信号で規定された期間中、例えば、ＶＡＬＩＤ信号がハイレベルの期間中、ＮＡＮＤチップ２００のＤＡＴＡ端子からＥＣＣチップのＤＡＴＡ端子にデータを転送する。また、ＥＣＣ＿ＩＦ２４０は、ＥＣＣチップ３００のＮＡＮＤ＿ＩＦ３４０がＮＡＮＤチップ２００からのデータを受け取ることができるようにするため、ＶＡＬＩＤ端子からＥＣＣチップ３００のＶＡＬＩＤ端子にＶＡＬＩＤ信号を出力する。
ＣＴＬ＿ＩＦ２５０は、入出力端子２１０を介してのデータの入出力を制御する。ＣＴＬ＿ＩＦ２５０は、コントローラチップ４００から出力されたコマンド、アドレス、データを受け取り、コマンドおよびアドレスをコントローラ２７０に提供し、データをラッチＬ２またはＬ１に保持する。
コントローラ２７０は、入力されたコマンドをデコードし、デコード結果に基づき読出し、プログラム、消去等の動作を制御する。また、コントローラ２７０は、デコード結果に基づき読出しまたはプログラムを識別するコントロールフラグをＥＣＣ制御部２６０に提供したり、ＮＡＮＤチップ２００がビジー状態かスタンバイ状態かを示すステータス信号をＣＴＬ＿ＩＦ２５０に提供する。さらにコントローラ２７０は、ＣＴＬ＿ＩＦ２５０から入力された列アドレスをカウントするアドレスカウンタを含み、アドレスカウンタのアドレスをアドレス制御部２８０に提供する。
ＥＣＣ制御部２６０は、ＥＣＣ処理を制御するためのロジックおよびＥＣＣ処理のためのアドレスの保持およびカウントを行うアドレスカウンタを含む。ＥＣＣ制御部２６０は、ＥＣＣチップ３００のＥＣＣ制御部３７０と同様に構成され、つまり、ＥＣＣチップ３００がどのようなＥＣＣ動作を行っているのか認識できるようにするためＥＣＣ制御部３７０と同期するＥＣＣ制御部２６０を含んでいる。なお、コントロールフラグは、ＥＣＣコア３６０によるエンコーダまたはデコーダの切替えのために使用される。
アドレス制御部２８０は、コントローラ２７０から出力される列アドレスとＥＣＣ制御部２６０から出力されるＥＣＣ用の列アドレスを受け取り、ＮＡＮＤチップ２００の動作に応じて選択された列アドレスをページバッファ／センス回路２３０に提供する。ラッチＬ２から読み出すデータの位置またはラッチＬ２に書込むデータの位置は列アドレスによって制御される。
ＥＣＣチップ３００は、ＲＡＭ０、ＲＡＭ１と、ＥＣＣ専用の入出力端子３２０を介してＮＡＮＤチップ２００との間のデータ転送を制御するインターフェース回路（以下、ＮＡＮＤ＿ＩＦ）３４０と、ＳＰＩ用の入出力端子３３０、３１０を介してＮＡＮＤチップ２００およびコントローラチップ４００との間のデータの入出力を制御するインターフェース回路（以下、ＣＴＬ＿ＩＦ）３５０と、エラー検出・訂正を行うＥＣＣコア３６０と、ＥＣＣコア３６０を制御するためのロジックおよびＥＣＣ処理のためのアドレスの保持・カウントを行うアドレスカウンタを含むＥＣＣ制御部３７０と、入出力端子３１０、３３０から入力されたコマンド、アドレス、データを受け取るコントローラ３８０と含む。
ここで留意すべきは、ＥＣＣチップ３００には、ＮＡＮＤチップ２００がどのような動作を行っているのか認識できるように、ＮＡＮＤチップ２００のコントローラ２７０と同様の入力されたコマンドおよびアドレスを受け取り、コマンドを解読するデコーダやアドレスの保持・カウントを行うアドレスカウンタを含んだコントローラ３８０が搭載されている。また、ＳＰＩ用の入出力端子３３０は、ＳＰＩ用の入出力端子３１０の対応する端子に電気的に結合されているため、コントローラ４００からのコマンド、アドレス、データは、ＥＣＣチップ３００およびＮＡＮＤチップ２００の双方に供給される。
ＲＡＭ０、ＲＡＭ１は、それぞれ１／２ページ分のデータ、例えば、ＲＡＭ０は、セクタＳ０～Ｓ３のデータを保持し、ＲＡＭ１は、セクタＳ４～Ｓ７のデータを保持する。ＮＡＮＤチップ２００において読出し動作が行われるとき、ＮＡＮＤ＿ＩＦ３４０は、ＶＡＬＩＤ信号がハイアクティブの期間中、ＥＣＣ専用の入出力端子２２０および３２０を介して、ＮＡＮＤチップ２００から１ページ分のデータをセクタ単位で順次受け取る。受け取られたデータは、セレクタＳＥＬ１によって選択されたＲＡＭ０またはＲＡＭ１にＤａｔａ０（例えば、セクタＳ０～Ｓ３）またはＤａｔａ１（例えば、セクタＳ４～Ｓ７）として格納される。
ＥＣＣ制御部３７０は、ＥＣＣコア３６０が読出しデータのエラー検出・訂正を行うとき、セレクタＳＥＬ３によってＲＡＭ０またはＲＡＭ１のアドレスを選択し、選択したＲＡＭ０またはＲＡＭ１から読み出したデータをＥＣＣコア３６０に提供する。ＥＣＣコア３６０は、ＥＣＣ制御部３７０の制御下において、ＲＡＭ０またはＲＡＭ１から読み出されたデータについて、シンドローム計算、ユークリッド互除計算、エラー位置探索をパイプラインで処理し、探索されたエラー位置に応じてエラーを訂正するため、セレクタＳＥＬ４によって選択されたＲＡＭ０またはＲＡＭ１から読み出されたデータのエラービットを反転し、訂正されたデータは、ＣＴＬ＿ＩＦ３５０によって入出力端子３３０を介してコントローラチップ４００に出力される。
また、プログラム動作が行われるとき、コントローラチップ４００からのコマンド、アドレス、データは、ＮＡＮＤチップ２００に加えてＥＣＣチップ３００にも入力される。コントローラ３８０は、コマンドのデコード結果に基づきプログラム動作であることを認識し、入力されたデータをＲＡＭ０およびＲＡＭ１に格納する。ＥＣＣ制御部３７０は、コントローラ３８０からのコントロールフラグによりプログラム動作を認識し、ＥＣＣコア３６０のエンコーダを動作させ、かつＶＡＬＩＤ信号をＮＡＮＤ＿ＩＦ３４０に提供する。このＶＡＬＩＤ信号は、ＮＡＮＤチップ２００のＶＡＬＩＤ端子にも供給される。
ＥＣＣコア３６０は、ＥＣＣ制御部３７０の制御下において、ＲＡＭ０またはＲＡＭ１に保持された入力データを読出し、読み出したデータをセクタ単位で符号化し、各セクタのパリティデータを生成する。生成されたパリティデータは、ＮＡＮＤ＿ＩＦ３４０を介してＤＡＴＡ端子からＮＡＮＤチップ２００のＤＡＴＡ端子に転送される。ＮＡＮＤチップ２００は、コントローラチップ４００から受け取ったデータをラッチＬ２に保持しており、ＥＣＣ＿ＩＦ２４０を介してＥＣＣチップ３００から受け取った各セクタのパリティデータは、ＥＣＣ制御部２６０によって指定される列アドレスに従いラッチＬ２に保持され、ラッチＬ２に保持されたデータがラッチＬ１に転送される。その後、コントローラ２７０は、ラッチＬ１に保持されたデータをメモリセルアレイにプログラムする。
次に、本実施例のフラッシュメモリ１００のＥＣＣ動作の詳細について説明する。図５は、ＥＣＣコア３６０により読出しデータをデコードするときのタイミングチャートを示している。ＮＡＮＤチップ２００が読出しコマンドに応じて読出し動作を行うとき、時刻ｔ０で、ＮＡＮＤチップ２００のＥＣＣ＿ＩＦ２４０がラッチＬ２に保持されたセクタＳ０のメインデータとパリティデータＰｔとをクロック信号ＣＫに同期してＤＡＴＡ端子から送信し、ＥＣＣチップ３００のＮＡＮＤ＿ＩＦ３４０がＤＡＴＡ端子からセクタＳ０のメインデータとパリティデータＰｔの受け取りを開始し、時刻ｔ１でセクタＳ０のメインデータとパリティデータＰｔの受け取りが終了する。時刻ｔ０と時刻ｔ１の転送時間は、ＥＣＣ専用のＤＡＴＡ端子のデータ幅およびクロック信号ＣＫの周波数がＥＣＣ処理のために最適化されているので、ＳＰＩ用の入出力端子２１０を介してデータを転送する時間よりも短くすることができる。同様に、時刻ｔ２でセクタＳ１のメインデータとパリティデータＰｔの転送が終了し、時刻ｔ３でセクタＳ２のメインデータとパリティデータＰｔの転送が終了し、時刻ｔ４でセクタＳ３のメインデータとパリティデータＰｔの転送が終了する。
ＮＡＮＤチップ２００から受信したセクタＳ０～Ｓ３のデータは順次ＲＡＭ０に格納される。ＲＡＭ０へのセクタＳ０のデータの格納と並行して、ＥＣＣコア３６０は、セクタＳ０のシンドロームの計算を開始する。ある態様では、セクタＳ０のシンドローム計算が時刻ｔ１で終了するように、ＤＡＴＡ端子のビット幅やクロック信号ＣＫの周波数が設定される。ＥＣＣコア３６０は、シンドローム計算後、セクタＳ１の受信中に、セクタＳ０のエラー位置多項式計算、エラー位置探索を行う。
時刻ｔ５で、ＥＣＣコア３６０は、クロック信号ＣＬＫに同期したセレクタＳＥＬ４、セレクタＳＥＬ５により選択されたＲＡＭ０からセクタＳ０のメインデータを読出し、ＥｘＯＲでセクタＳ０のメインデータのビットエラーを反転し、エラー訂正したセクタＳ０のメインデータをＳＰＩ用のクロック信号ＣＬＫに同期して入出力端子３３０のＤＯ端子からコントローラチップ４００に出力する。ＥＣＣコア３６０は、時刻ｔ６、ｔ７、ｔ８で、セクタＳ１、Ｓ２、Ｓ３のエラー訂正を行い、エラー訂正されたセクタＳ１、Ｓ２、Ｓ３のメインデータを入出力端子３３０を介してコントローラチップ４００の順次出力する。コントローラチップ４００のＣＰＵ＿ＩＦは、時刻ｔ６、ｔ７、ｔ８、ｔ９で受け取ったセクタＳ０、Ｓ１、Ｓ２、Ｓ３のメインデータをホスト装置へ転送する。セクタＳ４～Ｓ７についてのＥＣＣ動作を図示していないが、セクタＳ４～Ｓ７の処理は、セクタＳ０～Ｓ３の処理後に同様に行われる。
図６は、セクタＳ０のメインデータとそのパリティデータのデータ転送のタイミングを示す図である。図６（Ａ）は比較例であり、時刻ｔ０でセクタＳ０のメインデータの転送が開始され、時刻ｔ１でセクタＳ０のパリティデータが転送され、パリティデータの転送後の時刻ｔ２で次のセクタＳ１のメインデータが転送され、時刻ｔ３でセクタＳ１のパリティデータが転送される。
チップ間のデータ転送と並行してシンドローム計算を行う場合には、データ転送とシンドローム計算の間でタイミングを合わせる必要がある。パリティデータはスペア領域に格納されるが、そのサイズは１６×Ｎバイト（Ｎは、自然数）であり、その全ての領域がパリティデータに使用される訳ではない。本実施例では、図６（Ｂ）に示すようにスペア領域の全てをパリティデータとして転送せず、スペア領域のパリティデータだけを転送する。これにより、セクタＳ０のパリティデータの転送は、時刻ｔ２より前に完了させることができる。シンドローム計算の完了は、パリティデータの転送に対してレイテンシが生じ、セクタＳ０のシンドローム計算が完了するタイミングでセクタＳ１のデータ転送が開始される。必要なデータだけを必要なタイミングで転送するために、ＮＡＮＤチップ２００およびＥＣＣチップ３００の双方には、ＥＣＣ用のアドレスカウンタを含むＥＣＣ制御部２６０およびＥＣＣ制御部３７０が搭載され、ＮＡＮＤチップ２００とＥＣＣチップ３００のＥＣＣに関する動作が共有される。
図７は、ＥＣＣコアによるパリティデータの生成のタイミングチャートを示す図である。図７（Ａ）は、図１の従来例の動作であり、時刻ｔ０でコントローラチップ３０がホスト装置からセクタＳ０のデータを受け取り、以後、一定の時間間隔でセクタＳ１、Ｓ２、Ｓ３のデータをホスト装置から受け取る。コントローラチップ３０は、時刻ｔ１でＥＣＣ機能４０によりパリティデータの生成を開始し、時刻ｔ２でセクタＳ０のメインデータとパリティデータＰｔをＳＰＩ用の入出力端子を介してＮＡＮＤチップ２０に送信する。時刻ｔ３で次のセクタＳ１のデータを受け取り、時刻ｔ４でセクタＳ１のパリティデータの生成を開始し、時刻ｔ５でセクタＳ１のパリティデータの生成が終了し、セクタＳ１のメインデータとパリティデータの送信を開始する。ＮＡＮＤチップ２０は、１ページ分のセクタＳ０～Ｓ７のメインデータとパリティデータをコントローラチップ３０から受け取ると、これらのデータをメモリセルアレイの選択ページにプログラムする。
本実施例では、図７（Ｂ）に示すように、時刻ｔ０でコントローラチップ４００がホスト装置からセクタＳ０のデータを受け取り、以後、一定の時間間隔でセクタＳ１、Ｓ２、Ｓ３のデータをホスト装置から受け取る。時刻ｔ１でコントローラチップ４００のＣＴＬ＿ＩＦがＳＰＩ用の入出力端子４１０を介してセクタＳ０のメインデータをＥＣＣチップ３００に送信する。このとき、ＮＡＮＤチップ２００の入出力端子２１０は、ＥＣＣチップの入出力端子３１０、３３０を介してコントローラチップ４００の入出力端子４１０に接続されているため、セクタＳ０のデータがＮＡＮＤチップ２００に取り込まれ、取り込まれたセクタＳ０のデータがラッチＬ２に保持される。
コントローラチップ４００は、時刻ｔ２でホスト装置からセクタＳ１のデータを受け取り、時刻ｔ３でセクタＳ１のメインデータをＥＣＣチップ３００に送信する。ＥＣＣチップ３００がセクタＳ０のメインデータの受け取りを完了すると、ＥＣＣコア３６０は、セクタＳ０のメインデータに基づきパリティデータを生成し、ＮＡＮＤ＿ＩＦ３４０は、時刻ｔ４で生成されたセクタＳ０のパリティデータをＥＣＣ専用のＤＡＴＡ端子からＮＡＮＤチップ２００に送信する。時刻ｔ４～ｔ５のパリティデータの転送は、ＥＣＣ専用の入出力端子２２０、３２０を介して行われるため、ＳＰＩで転送するよりも高速である。こうして、ＮＡＮＤチップ２００は、各セクタのパリティデータを順次受け取り、受け取ったパリティデータがラッチＬ２に保持され、ラッチＬ２のデータがラッチＬ１に転送され、その後、ラッチＬ１に保持された各セクタのメインデータとパリティデータとがメモリセルアレイの選択ページにプログラムされる。ＥＣＣチップ３００とＮＡＮＤチップ間のパリティデータの転送時間を短縮することでプログラムを実行するタイミングを速くすることができる。
図８は、本実施例のフラッシュメモリ１００がＥＣＣチップ３００を搭載しないときの構成を示す図である。フラッシュメモリ１００は、パッケージ内にＮＡＮＤチップ２００のみを収容し、ＮＡＮＤチップ２００のＳＰＩ用の入出力端子２１０がコントローラチップ４００のＳＰＩ用の入出力端子４１０に接続される。ＥＣＣ機能を望まないユーザーは、ＥＣＣチップを削減することで省スペース化された安価なフラッシュメモリを利用することができる。
図９は、本実施例の変形例に係るフラッシュメモリの構成を示す図であり、図３と同一構成については同一参照番号を附してある。本例では、フラッシュメモリ１００Ａは、スタックされた複数のＮＡＮＤチップ２００Ａを含む。ＳＰＩ用の入出力端子２１０およびＥＣＣ専用の入出力端子２２０は、複数のＮＡＮＤチップ２００Ａの相互間で電気的に接続される。例えば、スタックされたＮＡＮＤチップのシリコン基板を貫通する導電性部材によって積層されたチップ間の入出力端子２１０、２２０が共通に接続される。スタックされた最上層のＮＡＮＤチップ２００Ａの入出力端子２１０および２２０が配線等によってＥＣＣチップ３００の入出力端子３１０および３２０にそれぞれ電気的に接続される。
ＮＡＮＤチップ２００Ａの入出力端子２１０および２２０が相互に共通接続されるが、ＮＡＮＤチップ２００Ａの各々は、どのチップが選択されたのかを判断することができる。例えば、各ＮＡＮＤチップ２００Ａのコントローラ２７０のアドレスカウンタが、全てのＮＡＮＤチップ２００Ａによって構成される全体のメモリセルアレイのアドレス空間を監視できるようにし、つまり、アドレスカウンタのビット数は、全体のメモリセルアレイのアドレス空間を表すことができ、コントローラ２７０は、ユーザーから入力されるアドレスに対応するメモリセルアレイを識別することでどのチップが選択されたのかを判断する。
このように、複数のＮＡＮＤチップ２００Ａが１つのＥＣＣチップ３００を共有することで、高集積化を図りつつ誤り検出・訂正機能の処理時間を短縮したフラッシュメモリを提供することができる。
次に、本実施例のフラッシュメモリのページの連続読出し動作のタイミグチャートを図１０に示す。上側半分にＮＡＮＤチップ２００の動作を示し、下側半分がＥＣＣチップ３００のタイミングを示す。ＮＡＮＤチップ２００は、各ページの最終アドレスのデータを出力したら次のアレイリードを開始し、ラッチＬ２にページＰ０のデータが転送された後のページＰ１の読出しから実質的な連続読出しが開始される。
ＮＡＮＤチップ２００は、ＶＡＬＩＤ信号がハイレベルの期間中、各ページのセクタＳ０～Ｓ７のデータをＥＣＣチップ３００に転送し、ＥＣＣチップ３００がキャッシュ単位でセクタＳ０～Ｓ３またはセクタＳ４～Ｓ７のデータをＤＯ端子から出力すると、このタイミングに応答してＮＡＮＤチップ２００が次のページのデータをＥＣＣチップ３００に転送する。ＮＡＮＤチップ２００からＥＣＣチップ３００にデータを転送するタイミングは、ＥＣＣチップ３００がコントローラチップ４００に対してキャッシュ単位の最終アドレスを出力したタイミングとなる。例えば、ＮＡＮＤチップ２００は、ＥＣＣチップ３００がページＰ０のセクタＳ０～Ｓ３の出力を完了した後、ページＰ１のセクタＳ０～Ｓ３のデータの転送を開始する。
ＥＣＣチップ３００がコントローラチップ４００に対してキャッシュ単位の最終アドレスを出力するタイミングは、ＮＡＮＤチップ２００にも接続されているクロック信号ＣＬＫのトグル回数をＮＡＮＤチップ２００内のコントローラ２７０内のアドレスカウンタを使用して認識すればよい。ＮＡＮＤチップ２００のコントローラ２７０内のＡＤＤカウンタは、ＥＣＣチップ３００を搭載しないときや誤り訂正をしないときにはＣＴＬ＿ＩＦ２５０から出力するデータを制御するために使用するが、誤り訂正をするときにはＣＴＬ＿ＩＦ２５０からデータを出力しないので、上記の用途に使用することができる。
図１０Ａは、ページの連続読出し中に中断が生じた場合のタイミングチャートを示している。同図に示すように、クロック信号ＣＬＫの停止等により連続読出し中にＤＯ端子からのデータ出力に中断があったとしても（ＤＯ端子に中断箇所を示す）、ＥＣＣチップ３００は、ＲＡＭ０、ＲＡＭ１に読出しデータを保持しているため、中断によりデータが消失されることは防止される。また、ＮＡＮＤチップ２００とＥＣＣチップ３００は、読出しを行っているページのアドレスを共有しているので、中断後に連続読出しを正しく再開することができる。
次に、本実施例のフラッシュメモリのコピーバック機能について説明する。本実施例では、ＮＡＮＤチップ２００とＥＣＣチップ３００との間のＥＣＣ専用の入出力端子２２０、３２０を用いてＥＣＣチップで生成した訂正データをＮＡＮＤチップ２００に書き戻すことができ、その際、コピーバックに必要なサイクル数を従来よりも削減する。
従来のフラッシュメモリ（図１に示す構成）において、エラー訂正後に訂正データをコピーバックするためには、ＮＡＮＤチップ２０へのコマンド入力を必要としていた。エラーが発生したアドレスが分散している場合には、ランダムデータ入力コマンドを使用して、エラーの数だけ訂正データをＮＡＮＤチップに転送している。ＮＡＮＤチップ２０のインターフェースがＯＮＦｉである場合に４ビットのエラーが連続していないアドレスで発生したときのコピーバックの動作例を図１１（Ａ）に示す。
コントローラチップ３０は、エラー訂正が完了すると、訂正アドレスと訂正データとをＮＡＮＤチップ２０に出力する。ＣＬＥ端子がＨレベルの期間にＩ／Ｏ端子に入力されたランダムデータ入力コマンドが取り込まれ、ＡＬＥがＨレベルの期間にＩ／Ｏ端子に入力された訂正アドレスＡＤＤ０～ＡＤＤ３が取り込まれ、ＣＬＥ端子およびＡＬＥ端子がＬレベルの期間に＃ＷＥの立ち上がりエッジでＩ／Ｏ端子の訂正データＤＡ０～ＤＡ３が取り込まれる。ＮＡＮＤチップ２０は、訂正アドレスに基づき訂正データをラッチＬ１にセットし、その後に入力されるプログラムコマンドによってラッチＬ１に保持されたデータがメモリセルアレイにプログラムされる。
図１１（Ｂ）は、本実施例のコピーバックの動作例を示している。ＥＣＣコア３６０は、エラー位置の探索後、ＲＡＭ０またはＲＡＭ１に保持されたデータのエラービットを反転し、ＲＡＭ０またはＲＡＭ１にエラー訂正されたデータが保持される。ＥＣＣ制御部３７０は、ＶＡＬＩＤ信号をＮＡＮＤ＿ＩＦ３４０に供給し、ＮＡＮＤ＿ＩＦ３４０は、ＶＡＬＩＤ信号に応じてＲＡＭ０またはＲＡＭ１から読み出した訂正データＤＡ０～ＤＡ３と訂正アドレスＡＤＤ０～ＡＤＤ３とをＥＣＣ専用のＤＡＴＡ端子を介してＮＡＮＤチップ２００に転送する。本実施例では、訂正アドレスおよび訂正データを転送するたびにコマンドの入力を必要としないため、従来よりもコピーバックを短時間で行うことができる。
図１２は、本実施例によるコピーバック動作時のＥＣＣチップの各部のタイミングチャートである。時刻ｔ０～ｔ４までの動作は、図５の動作と同じである。時刻ｔ４で、セクタＳ３のエラー位置多項式計算が開始され、時刻ｔａでセクタＳ３のエラー位置探索が開始され、時刻ｔｂでセクタＳ３のエラー位置探索が終了する。時刻ｔ４～ｔｂの間に、ＮＡＮＤ＿ＩＦ３４０は、セクタＳ０、Ｓ１、Ｓ２の各訂正データＤ０、Ｄ１、Ｄ２をＤＡＴＡ端子を介してＮＡＮＤチップ２００に転送し、時刻ｔｂでセクタＳ３のエラー位置探索（エラー訂正を含む）が終了すると、ＮＡＮＤ＿ＩＦ３４０がセクタＳ３の訂正データＤ３をＮＡＮＤチップ２００に転送し、時刻ｔｃで訂正データＤ３の転送が終了する。その後、コントローラチップ４００からプログラムコマンドが入力され、ラッチＬ１に保持されたデータがメモリセルアレイにプログラムされる。
以上説明したように、本実施例によれば、ＮＡＮＤチップ２００とＥＣＣチップ３００にＥＣＣ専用の入出力端子を設け、専用の入出力端子を介してＥＣＣに関するデータを転送するようにしたので、オフチップでありながらＥＣＣ処理を高速に行うことができる。なお、上記実施例では、ＥＣＣ専用のＤＡＴＡ端子のビット幅が３２ビット（×３２）の例を示したが、これは一例であることは言うまでもない。また、クロック信号ＣＫの周波数は、必ずしもクロック信号ＣＬＫの周波数よりも高い必要はない。ＤＡＴＡ端子のビット幅がＳＰＩのデータ転送のビット幅よりも大きいのであれば、クロック信号ＣＫの周波数は、クロック信号ＣＬＫの周波数と同じかそれより低くてもよい。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００、１００Ａ：フラッシュメモリ
２００、２００Ａ：ＮＡＮＤチップ
２１０：ＳＰＩ用の入出力端子
２２０：ＥＣＣ専用の入出力端子
３００：ＥＣＣチップ
３１０：ＳＰＩ用の入出力端子
３２０：ＥＣＣ専用の入出力端子
４００：コントローラチップ
４１０：ＳＰＩ用の入出力端子

Claims (16)

  1. ＮＡＮＤ型のメモリセルアレイと当該メモリセルアレイに関する動作を制御する制御手段とを含むＮＡＮＤチップと、
    誤り検出および訂正機能を備えたＥＣＣチップとを有し、
    前記ＮＡＮＤチップは、ＥＣＣに関するデータ転送を行うための第１の専用端子を含み、前記ＥＣＣチップは、前記第１の専用端子に接続された第２の専用端子を含み、
    前記第１の専用端子は、第１のクロック端子と第１のデータ端子とを含み、
    前記第２の専用端子は、前記第１のクロック端子に接続された第２のクロック端子と前記第１のデータ端子に接続された第２のデータ端子とを含み、
    前記ＮＡＮＤチップは、前記第１および前記第２のクロック端子に共有されるクロック信号を生成する生成回路を含み、
    前記第１のデータ端子と前記第２のデータ端子との間のデータは、前記クロック信号に同期して転送される、半導体記憶装置。
  2. 前記ＮＡＮＤチップは、前記制御手段によってメモリセルアレイから読み出されたパリティデータを含む読出しデータを前記第１の専用端子を介して前記ＥＣＣチップに送信し、
    前記ＥＣＣチップは、前記第２の専用端子を介して受け取った前記読出しデータの誤り検出および訂正を行う、請求項１に記載の半導体記憶装置。
  3. 前記ＥＣＣチップは、プログラムデータに基づき生成されたパリティデータを前記第２の専用端子を介して前記ＮＡＮＤチップに送信し、
    前記制御手段は、前記第１の専用端子を介して受け取った前記パリティデータを含むプログラムデータを前記メモリセルアレイにプログラムする、請求項１に記載の半導体記憶装置。
  4. ＮＡＮＤ型のメモリセルアレイと当該メモリセルアレイに関する動作を制御する制御手段とを含むＮＡＮＤチップと、
    誤り検出および訂正機能を備えたＥＣＣチップとを有し、
    前記ＮＡＮＤチップは、ＥＣＣに関するデータ転送を行うための第１の専用端子を含み、前記ＥＣＣチップは、前記第１の専用端子に接続された第２の専用端子を含み、
    前記第１の専用端子はさらに、第１のＶＡＬＩＤ端子を含み、前記第２の専用端子はさらに、前記第１のＶＡＬＩＤ端子に接続された第２のＶＡＬＩＤ端子を含み、
    前記第１のＶＡＬＩＤ端子には、データ転送を有効にするＶＡＬＩＤ信号が供給される、半導体記憶装置。
  5. 前記第１の専用端子は、第１のクロック端子と第１のデータ端子とを含み、
    前記第２の専用端子は、前記第１のクロック端子に接続された第２のクロック端子と前記第１のデータ端子に接続された第２のデータ端子とを含み、
    前記ＮＡＮＤチップは、前記第１および前記第２のクロック端子に共有されるクロック信号を生成する生成回路を含み、
    前記第１のデータ端子と前記第２のデータ端子との間のデータは、前記クロック信号に同期して転送される、請求項４に記載の半導体記憶装置。
  6. 前記ＮＡＮＤチップは、前記メモリセルアレイから読み出された読出しデータを前記ＥＣＣチップに送信するとき、前記ＶＡＬＩＤ信号を生成し、当該生成したＶＡＬＩＤ信号を前記第１のＶＡＬＩＤ端子に供給する、請求項４に記載の半導体記憶装置。
  7. 前記ＥＣＣチップは、プログラムデータに基づき生成されたパリティデータを前記ＮＡＮＤチップに送信するとき、前記ＶＡＬＩＤ信号を生成し、当該生成したＶＡＬＩＤ信号を前記第２のＶＡＬＩＤ端子に供給する、請求項４に記載の半導体記憶装置。
  8. ＮＡＮＤ型のメモリセルアレイと当該メモリセルアレイに関する動作を制御する制御手段とを含むＮＡＮＤチップと、
    誤り検出および訂正機能を備えたＥＣＣチップとを有し、
    前記ＮＡＮＤチップは、ＥＣＣに関するデータ転送を行うための第１の専用端子を含み、前記ＥＣＣチップは、前記第１の専用端子に接続された第２の専用端子を含み、
    前記ＮＡＮＤチップはさらに、前記ＥＣＣチップとの間でデータの送受信を可能にする第１の入出力端子を含み、
    前記ＥＣＣチップはさらに、前記ＮＡＮＤチップとの間でデータの送受信を可能にする第２の入出力端子を含み、前記第１の入出力端子は前記第２の入出力端子に接続され、
    前記第１および第２の専用端子のデータ転送幅は、前記第１および第２の入出力端子のデータ転送幅よりも大きい、半導体記憶装置。
  9. 前記第１および第２の専用端子間のデータ転送のクロック周波数は、前記第１および第２の入出力端子のデータ転送のクロック周波数よりも高い、請求項８に記載の半導体記憶装置。
  10. 前記ＥＣＣチップはさらに、コントローラチップとの間でデータの送受信を可能にする第３の入出力端子を含み、
    前記第１の入出力端子は、前記第２の入出力端子と前記第３の入出力端子に共通に接続される、請求項８に記載の半導体記憶装置。
  11. 前記ＥＣＣチップは、前記第２の入出力端子を介して誤り訂正されたデータをコントローラチップへ出力する、請求項８に記載の半導体記憶装置。
  12. 前記ＥＣＣチップは、前記第１および第２の専用端子を介して誤り訂正されたデータを前記ＮＡＮＤチップへ出力する、請求項８に記載の半導体記憶装置。
  13. 前記ＥＣＣチップは、前記第３の入出力端子を介してプログラムデータを受け取り、
    前記ＮＡＮＤチップは、前記第２および前記３の入出力端子に接続された前記第１の入出力端子からプログラムデータを受け取る、請求項１０に記載の半導体記憶装置。
  14. ＮＡＮＤ型のメモリセルアレイと当該メモリセルアレイに関する動作を制御する制御手段とを含むＮＡＮＤチップと、
    誤り検出および訂正機能を備えたＥＣＣチップとを有し、
    前記ＮＡＮＤチップは、ＥＣＣに関するデータ転送を行うための第１の専用端子を含み、前記ＥＣＣチップは、前記第１の専用端子に接続された第２の専用端子を含み、
    前記ＥＣＣチップは、前記メモリセルアレイから読み出された読出しデータの受け取りと並行して前記読出しデータの誤り検出および訂正を行う、半導体記憶装置。
  15. 前記ＮＡＮＤチップと前記ＥＣＣチップとは１つのパッケージ内に収容される、請求項１ないし１４いずれか１つに記載の半導体記憶装置。
  16. ＮＡＮＤ型のメモリセルアレイと当該メモリセルアレイに関する動作を制御する制御手段とを含むＮＡＮＤチップと、
    誤り検出および訂正機能を備えたＥＣＣチップとを有し、
    前記ＮＡＮＤチップは、ＥＣＣに関するデータ転送を行うための第１の専用端子を含み、前記ＥＣＣチップは、前記第１の専用端子に接続された第２の専用端子を含み、
    前記ＮＡＮＤチップは、積層された複数のＮＡＮＤチップを含み、当該複数のＮＡＮＤチップのそれぞれの第１の専用端子が前記ＥＣＣチップの前記第２の専用端子に共通に接続される、半導体記憶装置。
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