TWI446347B - 偵測快閃記憶體程式化失敗之方法 - Google Patents

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Description

偵測快閃記憶體程式化失敗之方法
本發明實施例一般而言係關於記憶體裝置之領域，且更特定而言，係關於用於偵測快閃記憶體裝置中之程式化失敗之技術。
近年來，NAND快閃記憶體已變成各種嵌入式系統及電子裝置所利用之非揮發性儲存器之一日益普遍之形式，例如，可攜式數位媒體播放器、記憶卡、USB快閃記憶體驅動器及蜂巢式電話等。需求之增加可至少部分地歸因於相對於其他類型之非揮發性記憶體(例如，NOR快閃記憶體)NAND快閃記憶體裝置通常提供之較高記憶體密度。此外，相對於NOR快閃記憶體，由於(例如)建構一NAND快閃記憶體陣列所利用之金屬觸點之數目較少，通常可以一較低成本來生產NAND快閃記憶體。因此，隨著對基於較低功率、較輕且更穩健記憶體之產品之需求繼續增加，NAND快閃記憶體繼續為廣泛的應用提供一有吸引力之解決方案。
儘管有上述優點，但NAND快閃記憶體還具有某些缺點。舉例而言，NAND快閃記憶體裝置有時可包含因(例如)可能已在製造過程期間就出現之故障而產生之壞損區塊，且可需要錯誤校正以維持資料完整性。此外，快閃記憶體裝置可易於發生可在作業期間出現之程式化失敗。如將理解，成功地程式化一記憶體裝置之失敗將導致某些記憶體單元不能達到其預期經程式化狀態。舉例而言，此等程式化失敗可由於一程式化作業期間之一電力中斷而出現。
為阻遏此特定類型之程式化失敗，諸多快閃記憶體裝置利用一快閃記憶體管理演算法來在最終對該NAND快閃記憶體裝置恢復電力時偵測及忽略未成功地程式化之記憶體頁。習用之快閃記憶體管理演算法通常已經組態以藉由對用於寫入至一快閃記憶體陣列內之一頁之一資料區域之每一邏輯資料區塊之一管理區域執行一程式化作業來偵測未成功地程式化之頁。舉例而言，由該快閃記憶體管理演算法執行之該程式化作業可包含將某一類型之指示符儲存在管理區域中(例如，設定一位元、旗號等)，該指示符指示經程式化頁之資料區域中之每一邏輯區塊之有效性。
因此，雖然習用之快閃記憶體演算法能夠偵測快閃記憶體程式化失敗，但為進行此偵測通常利用兩個單獨之程式化作業。具體而言，一第一寫入作業用以將一資料型樣寫入至該快閃記憶體陣列之一頁，且一第二寫入作業用於儲存關於該頁是否已成功地程式化之指示(例如，在該管理區域中)。
因此，本發明之實施例可係針對以上所陳述之問題中之一者或多者。
如下文所進一步詳細論述，本發明之一個或多項實施例提供用於使用一單個程式化作業來偵測NAND快閃記憶體程式化失敗之一或多種技術。一種此技術利用關於如何程式化快閃記憶體之一基本原理。通常，一NAND快閃記憶體程式化作業以一經完全抹除頁開始。通常，此係藉由起始一抹除作業來達成，該抹除作業導致自該頁之記憶體單元中之每一者「抹除」一電荷。在NAND快閃記憶體之背景下，一抹除作業可包含將相同資料值寫入至一頁中之記憶體單元中之每一者。該資料值可係二進制邏輯值，例如，一0或1。舉例而言，在一項實施例中，可將一抹除作業視為針對一單位階單元(SLC)記憶體將一值「1」儲存於一頁中之單元中之每一者中或針對一多位階單元(MLC)將一值「11」儲存於一頁中之單元中之每一者中。然後，該程式化演算法藉由選擇性地改變某些記憶體單元中之電荷之狀態來將一所期望資料型樣寫入至目標頁。舉例而言，儲存對應於二進制值1之一電荷之一經抹除單元可經程式化以儲存對應於二進制值0之一電荷。該程式化演算法自動驗證正確單元已改變且在一狀態暫存器中報告結果。
如上所述，程式化作業期間之一電力失敗可導致不能或不完全程式化一記憶體陣列之某些頁，因此留下某些記憶體單元處於一不正確狀態。在一NAND快閃記憶體裝置中，此類型之失敗可導致當預期二進制值0時某些記憶體單元儲存二進制值1。換言之，當自一單元讀取二進制值0時，眾所周知其意欲達到二進制0且該單元被成功地程式化。然而，當自一單元讀取二進制值1時，其可指示兩種可能性：(1)二進制1係意欲達到之值或(2)意欲達到二進制值0但該程式化作業未能成功地完成(例如，因一電力中斷)。
當前所揭示之技術提供一種能夠快速地判定一NAND記憶體陣列中之一頁是否被成功地程式化之快閃記憶體管理演算法。一個此技術包含在一NAND快閃記憶體陣列之每一頁之管理區域中保留一「計數欄位」以用於儲存一預期計數值，該預期計數值對應於一特定資料值(例如，二進制1或0)預期(例如，意欲)在經成功地程式化之頁中之出現次數。可使用軟體技術或硬體技術來產生該計數且可將其編碼至欲寫入至一目標頁之一特定資料型樣中。因此，當讀取該頁時，舉例而言，二進制1(或0)之數目將由一頁讀取作業來計數且對照自該計數欄位讀取之預期值進行比較。若實際計數匹配自該計數欄位讀取之值，則眾所周知該頁被成功地程式化。因此，此一技術可用以藉由以一單個程式化作業將經程式化資料及一預期計數值寫入至一目標頁來判定一快閃記憶體裝置中該資料之有效性。將結合以下對本發明之各種實施例之說明來進一步詳細論述此等及其他特徵、態樣及優點。
現翻至圖式且首先參考圖1，其圖解說明繪示一基於處理器之裝置(通常由參考編號10指示)之一方塊圖。裝置10可併入有下文將進一步詳細闡釋之本發明之實施例。裝置10可係各種不同類型中之任一者，例如，一電腦、可攜式媒體播放器、蜂巢式電話、傳呼機、個人組織器、控制電路或類似物。在一典型的基於處理器之裝置中，一處理器12可用以控制裝置10之各種功能。處理器12可包含一單個處理器，或在其他實施例中，其可包含複數個處理器。在一典型的基於處理器之裝置中，一處理器12(例如，一微處理器)可用以控制裝置10之各種功能。
裝置10通常包含一電源14。舉例而言，若裝置10係可攜式的，則電源14可有利地包含一或多個可再充電及/或可替換之電池。電源14亦可包含一A/C配接器以使得該裝置可插入至一壁式插座中。在某些實施例中，電源14可進一步包含一D/C配接器，以使得裝置10可插入至(舉例而言)一汽車點火器埠中。
端視裝置10經組態以執行之功能，可將各種其他裝置耦合至處理器12。舉例而言，可將一使用者介面16耦合至處理器12。使用者介面16可包含一或多個輸入裝置，例如，按鈕、開關、一鍵盤、一光筆、一滑鼠及/或一語音辨識系統，舉例而言。亦可將一顯示器18耦合至處理器12。顯示器18可包含一液晶顯示器(LCD)、一基於發光二極體(LED)之顯示器、一基於有機發光二極體(OLED)之顯示器或某一其他適合之顯示器。進一步而言，在一項實施例中，顯示器18可包含觸摸螢幕能力，其允許顯示器18藉由回應於一使用者(例如，手指、輸入筆等)之實體接觸而雙重運作為使用者介面16。
亦可將一RF子系統/基頻處理器20耦合至處理器12以透過一無線鏈路與其他裝置通信。RF子系統/基頻處理器20可包含一天線，其耦合至一RF接收器及一RF傳輸器(圖1中未顯示)。而且，亦可將一通信埠22耦合至處理器12以用於與其他裝置進行額外通信。通信埠22可適於耦合至一周邊裝置24(例如，一數據機、一列印機或一電腦，舉例而言)或一網路(例如，一區域網路(LAN)、個人區域網路(PAN)(例如，藍芽、超寬頻等)或網際網路)。
由於裝置10之功能通常在可由處理器12執行之軟體程式化之控制之下，因此將記憶體耦合至處理器12以儲存一或多個軟體程式且促進其之執行。舉例而言，可將處理器12耦合至揮發性記憶體26，其可包含動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、雙倍資料速率(DDR)記憶體等。揮發性記憶體26通常經組態以用於儲存動態載入之應用程式且因此可係相當大。此外，非揮發性記憶體28可包含一高容量記憶體，例如，一磁碟驅動器、磁帶驅動器記憶體、CD-ROM驅動器、DVD-ROM驅動器、一CD或DVD可寫/可重寫(CD-RW、DVD-RW)驅動器及/或一軟磁碟驅動器。
亦可將處理器12耦合至非揮發性記憶體28，其在一當前設想之實施例中可包含一NAND快閃記憶體裝置。在某些實施例中，非揮發性記憶體28之大小可經選擇以恰好足夠大以儲存必需之作業系統程式碼、韌體、應用程式及固定資料。在進一步實施例中，非揮發性記憶體28可額外地包含一唯讀記憶體(ROM)(例如，一EPROM、EEPROM)或與揮發性記憶體26一起使用之其他類型之快閃記憶體(例如，NOR)。因此，雖然應理解，非揮發性記憶體28可包含若干非揮發性記憶體裝置，但出於本論述之目的，非揮發性記憶體28將稱為一NAND快閃記憶體裝置，其可併入有本文中所論述之快閃記憶體管理技術中之一者或多者。
如上所述，NAND快閃記憶體裝置可易於發生因電力中斷而引起之程式化失敗。舉例而言，若在一程式化作業期間電源14失敗或自裝置10斷開或以其他方式自裝置10移除，則NAND快閃記憶體28內之某些記憶體單元可不能達到其最後預期經程式化狀態(例如，二進制0或1)。程式化失敗可出現在NAND快閃記憶體28自電子裝置10移除時(例如，過早地自裝置10上之一介面移除一快閃記憶體卡)。如下文將進一步闡述，本技術提供用於可使用一單個程式化(例如，寫入)作業來執行的使資料有效之一快閃記憶體管理系統，舉例而言。
現參考圖2，其圖解說明繪示可實施本發明之實施例之一NAND快閃記憶體裝置之一實施例之一方塊圖。出於圖解說明性目的，已簡化了對NAND快閃記憶體裝置(通常由參考編號30指示)之說明以促進對NAND快閃記憶體裝置30之特徵之基本理解，且該說明並非意欲係對可存在於一實際實施方案中之所有特徵之一完全說明。
NAND快閃記憶體裝置30可在由至NAND快閃記憶體裝置30之個別輸入表示之各別匯流排上接收控制、位址、命令及資料資訊。在某些實施例中，可對此等輸入進行多工處理且使用一單個輸入匯流排提供此等輸入。然而，出於清晰及圖解說明性目的，於本圖中，上述輸入各自由一資料匯流排32、位址匯流排34、命令匯流排36及表示耦合至控制邏輯40之一NAND快閃記憶體介面38之各種離散線表示。NAND快閃記憶體裝置30亦包含一NAND快閃記憶體陣列46，其可包含提供為依若干排的列及行配置之NAND電晶體之複數個記憶體單元。在一項實施例中，該等NAND電晶體可包含浮動閘極電晶體。進一步而言，亦可利用其他記憶體單元(例如，基於電荷陷獲或相變技術之彼等記憶體單元)及其他架構(例如，NOR及AND)。如彼等熟習此項技術者將瞭解，一列中之每一記憶體單元可耦合至一字線，且一行中之每一記憶體單元可耦合至一位元線。
NAND快閃記憶體裝置30可藉由資料匯流排32、位址匯流排34及命令匯流排36與處理器12介接。此一處理器12可係一通用處理器、一專用處理器、一應用專用處理器(例如，ASIC)、一微控制器、一晶片組或其他電子系統及/或裝置，舉例而言。處理器12可使用NAND快閃記憶體介面38向NAND快閃記憶體裝置30提供若干控制信號。在所圖解說明之實施例中，該等控制信號可包含以下輸入信號：一晶片啟用信號(CE#)、一命令鎖存啟用信號(CLE)、一位址鎖存啟用信號(ALE)、一寫入啟用信號(WE#)、一讀取啟用信號(RE#)及一寫入保護信號(WP#)。信號38亦可包含標示為就緒/忙(R/B)信號之一輸出信號。該R/B信號可表示一作用中低輸出，其用於指示記憶體裝置30何時正處理一程式化或抹除作業，舉例而言。當完成此等作業時，該R/B信號可返回至一邏輯高狀態。
基於以上所論述之該等控制信號，控制邏輯40可經組態以控制NAND快閃記憶體裝置30之諸多可用功能，包含本文中由讀取/寫入邏輯44表示之程式化、讀取及抹除作業。讀取/寫入邏輯44可包含一常式，其用於計數一第二進制值(例如，0或1)在記憶體陣列之一頁中之出現次數，並比較所計數之出現與儲存於該頁上之資料型樣內所編碼之一預期計數值，以判定該頁內之程式資料之有效性。進一步而言，控制邏輯40可包含錯誤校正碼(ECC)邏輯42，其用於執行對記憶體陣列46內之資料錯誤之偵測及校正。此外，如彼等熟習此項技術者可瞭解，本文中未詳述之各種其他控制電路及信號可有助於NAND快閃記憶體裝置30之作業。如下文將進一步闡釋，該第一二進制值之出現次數之實際計數可係基於一實體計數(例如，該二進制值在該頁中實體出現之總次數)或可係基於一減少之計數，例如，一模計數。類似地，可以一類似方式基於一實體預期計數或一減少之預期計數(例如，模計數)來判定預期計數值。
為對記憶體陣列46進行存取，一位址暫存器48可使用位址匯流排34來接收記憶體位址信號。一列解碼器50可接收並解碼來自位址暫存器48所接收之位址值之列位址。列解碼器50通常包含一字線驅動器、一位址解碼器樹及可轉譯在位址匯流排34上接收之一給定列位址並藉由該等字線驅動器選擇性地啟動一或多個適當字線之電路。
NAND快閃記憶體裝置30亦可包含一行解碼器52，其用於接收並解碼向位址暫存器48提供之行位址信號。在某些實施方案中，行解碼器52亦可判定記憶體陣列46內之一行何時有缺陷以及一替換行之位址。行解碼器52耦合至感測放大器54，其每一者可耦合至記憶體陣列46之位元線之互補對。
可基於在命令匯流排36上所接收之命令判定對記憶體陣列46之程式化及讀取作業。一命令暫存器56可儲存在命令匯流排36上接收之傳入命令，然後，由包含以上所論述之讀取/寫入邏輯44之控制邏輯40執行該等傳入命令。如將瞭解，在命令匯流排36上接收之命令之執行可係基於處理器12所提供之控制信號38之狀態。
可由寫入至狀態暫存器58之值監視NAND快閃記憶體裝置30之狀態。舉例而言，若該NAND快閃記憶體裝置係忙(例如，R/B信號係低)，則可發出一讀取狀態命令以報告狀態暫存器58之狀態。舉例而言，端視正執行之特定命令，狀態暫存器58內之某些位元可經設定以提供命令執行結果之一指示。舉例而言，狀態暫存器58可報告寫入-保護信號(WP#)之狀態以及先前程式化或抹除作業之通過或失敗狀態。根據一個或多項實施例，在一頁讀取命令之後，狀態暫存器58亦可基於所計數之一第一值(例如，二進制0或1)在一目標頁之資料區域中之出現次數與儲存於該頁內之對應於該第一值在該頁中之預期出現次數之一預期計數值之間的一比較來報告該頁是否被成功地程式化。
NAND快閃記憶體裝置30亦包含資料輸入/輸出(I/O)電路60，其可包含經組態以在裝置30之資料匯流排32上提供輸入及輸出資料之各種資料驅動器及鎖存器。資料I/O電路60亦可包含一或多個緩衝器，其用於延遲、重新產生及儲存在處理器12與NAND快閃記憶體裝置30之間傳遞之資料信號。舉例而言，在一寫入作業期間，資料匯流排32向資料I/O電路60提供資料。感測放大器54自資料I/O電路60接收該資料且將該資料儲存至記憶體陣列46中之對應的單元或頁。在某些實施例中，資料匯流排32可包含一8-位元或16-位元資料匯流排。資料I/O電路60亦可包含各種快取記憶體62及暫存器64，其可充當用於自記憶體陣列46讀取資料及將資料寫入至記憶體陣列46之頁緩衝器。
在一讀取作業期間，NAND快閃記憶體裝置30將資料自記憶體陣列46經由資料匯流排32傳送至處理器12。舉例而言，在一預充電作業期間，使該(該等)經存取單元之互補位元線平衡至由一平衡電路(未顯示)及一參考電壓供應所提供之一參考電壓。然後，與該等對應的位元線一起共享儲存於經存取單元中之電荷。然後，感測放大器54偵測且放大該等互補位元線之間的一電壓差。在位址匯流排34上接收之位址資訊用以選擇一子組該等位元線，然後將其耦合至輸入/輸出(I/O)線之互補對。該等I/O線將經放大電壓信號傳遞至資料I/O電路60且最終輸出至資料匯流排32以傳輸至處理器12。進一步而言，如將瞭解，資料之輸出可至少部分地由一同步電路66使用一系統時脈信號CLK控制。舉例而言，可將同步電路66提供為一延遲鎖定迴路電路。同步電路66可經組態以提供可與一外部系統時脈信號CLK同步之一經移位時脈信號，因此允許資料I/O電路60以系統時脈CLK鎖定資料匯流排32上之輸出資料。
現繼續至圖3，其繪示根據本發明之一實施例之圖2之NAND記憶體陣列46之一經簡化示意圖。記憶體陣列46可被分割成複數個區塊(例如，標示為區塊1、區塊2、...、區塊n之區塊)，其每一者皆由參考編號72指示。每一區塊72可進一步被劃分成複數個頁74，其每一者包含：一資料區域76，其用於儲存程式資料；以及一管理區域78(其有時亦稱為一「備用區域」)，其用於儲存關於錯誤校正、平均抹寫以及一特定資料值(例如，二進制0或1)預期存在於寫入至該頁之資料區域76之程式資料中之一預期計數值之額外資料。舉例而言，該預期計數值可表示二進制值0在一經完全程式化頁中之一預期出現次數。因此，使用圖2中所論述之讀取/寫入邏輯44執行之一頁讀取作業，可比較一頁74之資料區域76中之二進制0值之一計數與儲存於頁74之管理區域78中之二進制0值之一對應的預期計數，以判定該頁是否被成功地程式化。在一項實施例中，在完成該頁讀取作業之後(例如，在R/B信號回返至高之後)，控制邏輯40可在狀態暫存器58中設定一或多個位元以指示二進制0之預期計數是否匹配實際計數。如下文將進一步詳細闡釋，若此等值匹配，則狀態暫存器58可指示頁74被成功地程式化。
出於本論述之目的，本文中所提供之實例將圖解說明一記憶體陣列之一頁內二進制0值之一預期計數與二進制0值之一實際計數之比較。然而，應瞭解，亦可以一相反方式執行本技術。亦即，可藉由比較二進制1值之一預期計數儲存於一頁之管理區域內且在一頁讀取作業期間將二進制1值之預期計數與二進制1值之一實際計數，來實施替代實施例。此外，如以上所簡要敍述，進一步實施例可利用二進制值之一減少之計數(例如，模計數)替代一實際計數(例如，實體計數)，如下文將進一步闡釋。
進一步而言，如將瞭解，NAND快閃記憶體陣列46中之頁之大小及區塊之數目可在實施方案之間不同。為提供一實例，在一個當前設想之實施例中，每一頁74可包含具有2048個位元組(2KB)之一資料區域76及具有64個位元組之一管理區域78，總的頁大小為2112個位元組。記憶體陣列46可經建構以使得每一區塊72包含64個頁。因此，基於此等頁及區塊大小，一2十億位元組記憶體陣列可包含2048個區塊，一4十億位元組記憶體陣列可包含4096個區塊，且一8十億位元組記憶體可包含8192個區塊。
參考圖4A至4C可更佳地理解本技術。此等圖提供關於使用本技術來抹除、寫入及讀取一NAND快閃記憶體陣列之一頁之過程之經簡化圖解說明。首先參考圖4A，其圖解說明一抹除作業之後之一記憶體頁74。如上所述，在NAND快閃記憶體之程式化中，一抹除作業通常藉由將二進制值1(或在某些MLC記憶體裝置之情況下係「11」，舉例而言)寫入至對應於一頁之每一記憶體單元80(其可包含在頁74之資料區域76及管理區域78中寫入二進制1值)開始。如將理解，將當前所圖解說明之陣列74繪示為僅具有64個記憶體單元以提供對NAND快閃記憶體作業之一經簡化圖解說明，且不應將其理解為按比例繪製。實際上，如上所述，在實際實施方案中，一記憶體頁可具有2112個位元組(16896個位元)，其包含一2048位元組資料區域及一64位元組管理區域，舉例而言。進一步而言，在某些實施方案中，一記憶體頁可再分成多個磁區。舉例而言，一2048位元組資料區域可被劃分成4個512位元組磁區，且一64位元組管理區域可被劃分成4個16位元組磁區，每一者對應於該等512位元組磁區中之各別一者。
如此處所示，頁74之管理區域78可包含一計數欄位82，其用於儲存欲在一程式化作業期間寫入至頁74之資料區域76之二進制0資料值(或另一選擇係，二進制1資料值)之一預期值。如上所述，儲存於計數欄位82中之預期值可對應於該等資料值之一實際(例如，實體)計數或一減少之計數(例如，模計數)。管理區域78亦可儲存ECC碼值，其可在由ECC邏輯42回讀期間用以偵測及/或校正資料錯誤。舉例而言，ECC碼84可包含能夠偵測及校正頁74內之單位元錯誤之線性漢明碼(Hamming code)。然而，端視特定設計及實施方案，可在記憶體陣列46中利用更穩健或更不穩健之ECC技術。進一步而言，在基於每磁區(例如，512個位元組之磁區)執行頁讀取演算法時，每一磁區可具有一對應的ECC欄位84，其經組態以偵測及/或校正該磁區內之資料錯誤。
圖4B圖解說明在一成功程式化作業之後之記憶體頁74。在該程式化作業期間，對應於資料型樣中具有二進制值0之資料值之記憶體單元已改變狀態。在所圖解說明之實例中，經成功地程式化之頁74可包含二進制值0在該頁中出現32次及二進制值1在該頁中出現32次。因此，在該程式化作業期間，寫入至計數欄位82之值可反映在成功地完成該程式化作業的情形下在經程式化頁之資料區域中將預期32個二進制0之一預期計數。
在一頁讀取作業期間，可自頁74讀取經程式化資料。在回讀期間，ECC邏輯42可使用儲存於頁74之ECC欄位84中之資料來並行執行對資料錯誤之偵測及/或校正。另一選擇係，ECC邏輯42可在計數二進制0或1值之出現之前對頁74執行錯誤校正。在此作業期間，可斷定R/B信號為低，其指示正在運行讀取作業及ECC演算法。因此，使用由ECC邏輯提供之ECC演算法進行之任何校正可反映於二進制0(或二進制1)之最後計數上。進一步而言，應瞭解，在其中正讀取及計數資料值時並行運行ECC演算法之實施例中，當與習用之NAND快閃記憶體作業相比較時不會招致大量的額外計時延誤。
一旦R/B信號回返至一邏輯高狀態，即，比較二進制0值之計數與儲存於計數欄位82中之預期值。若實際計數與預期計數值匹配，則判定頁74被成功地程式化，且由控制邏輯40在狀態暫存器58中設定指示經程式化資料之有效性之一或多個位元。
圖4C圖解說明其中記憶體頁74之程式化未能成功地完成之一實例。如上所述，若干因素可導致程式化失敗，包含電力損失及單元缺陷。特定而言，本圖圖解說明一程式化作業期間之一電力損失可如何影響頁74內之記憶體單元之預期狀態。如以上結合圖4A所敍述，一寫入作業藉由將所有二進制1資料值寫入至該NAND快閃記憶體陣列之一頁74開始。在一寫入作業期間，藉由改變對應於資料型樣內具有二進制值0之位元之記憶體單元之狀態來將目標資料型樣寫入至頁74。
如圖4C中所示，寫入至圖4B中之頁74之資料型樣不完整。舉例而言，此可係由在程式化作業期間出現之一電力失敗所導致。因此，頁74之一部分86保持於一經抹除狀態中(例如，具有二進制值1)。特定而言，應注意，經部分程式化之頁僅包含二進制值0在該頁內出現12次。返回參考圖4B中所提供之實例，經完全程式化之資料型樣需要二進制值0在該頁內出現32次。因此，可藉由以上所論述之快閃記憶體管理技術來偵測此程式化失敗。舉例而言，在頁讀取及錯誤校正作業之後，頁74中之二進制0資料值之實際計數可指示二進制值0僅出現12次。當與儲存於計數欄位82中之(如以上所論述)可表示一值32之預期計數相比較時，控制邏輯40可在狀態暫存器58中設定一或多個適當位元以指示儲存於頁74中之資料型樣係無效且不應使用。因此，前述技術提供一種用於使用一單個寫入作業將一資料型樣寫入至一頁以使得該資料型樣包含程式資料及一預期之二進制0或1計數值兩者來判定一NAND快閃記憶體頁中之資料之有效性之高效方法。因此，在一頁讀取作業期間，比較二進制0或1值之實際計數與預期計數，以判定儲存於該頁中之程式資料之有效性。
關於本技術之一個額外顧慮之處可出現在當一程式化失敗(例如，因電力損失)防止預期計數值寫入至計數欄位82時。現參考圖5，用於偵測此額外失敗之一種技術係在頁74之程式化期間將預期計數值及其逐位元反轉兩者程式化於計數欄位82中。因此，不管程式化至欄位82中之計數值，讀取/寫入邏輯44皆可經組態以預期計數欄位82內之某一數目之二進制1及0值。舉例而言，若該計數值及其逐位元反轉各自由8-位元欄位表示，則讀取/寫入邏輯44在執行一頁讀取作業時將預期在計數欄位82中讀取8個二進制1值及8個二進制0值。舉例而言，若預期計數表示程式化為「00110111」，則經反轉之預期計數可儲存為「11001000」。然而，若出現一程式化失敗且計數欄位82未完全程式化，則該欄位內之某些位元可保持其經抹除狀態(例如，二進制值1)。因此，若讀取/寫入邏輯44偵測到計數欄位82含有多於或少於預期數目之二進制1或0，則控制邏輯40可因計數欄位82含有不可靠或無效資料而將其忽略，且狀態暫存器58可經設定以指示頁74未被成功地程式化。
在某些實施方案中，特別係在NAND快閃記憶體管理區域僅具有其中用以儲存除任一其他所需管理資料(例如，ECC欄位、平均抹寫資料等)以外之計數欄位82之有限數量之位元之情形下，可藉由儲存二進制0值(或二進制1值)之一模計數而非一真實(例如，實體)計數來減小計數欄位82之大小。舉例而言，在具有2048個資料位元組之一頁中，可使用一模256計數來判定預期計數，因此減少計數欄位82之所需總大小。如將瞭解，亦可在使用一模預期計數時應用圖5中所陳述之技術。彼等熟習此項技術者將進一步瞭解，可基於一特定記憶體裝置之錯誤率機率來選擇一適當模值(例如，256)。進一步而言，應理解，可使用以上所論述之錯誤校正技術中之一者或多者來保護預期計數值本身不出現錯誤。在一項實施例中，可將對預期計數值進行錯誤校正作為由ECC邏輯42對於儲存於頁74之資料區域中之程式資料所執行之相同錯誤校正作業之部分。在另一實施例中，ECC邏輯42可執行一單獨之錯誤校正演算法以獨立於該程式資料對預期計數值資料執行錯誤校正。
現繼續至圖6A及6B，此等圖繪示圖解說明用於根據本發明之一個或多項實施例將一資料型樣寫入至一記憶體頁且自該頁讀取該資料型樣之方法之流程圖。首先參考圖6A，其圖解說明用於將一資料型樣寫入至一記憶體頁之一方法90。方法90以步驟92開始，其中判定欲寫入至該記憶體頁之資料區域中之二進制值(例如，0)之預期計數。舉例而言，參考圖4B中所圖解說明之實例，步驟92可判定預期將32個二進制0值寫入至頁74之資料區域76。接下來，在步驟94處，將預期計數值編碼至欲寫入至該頁之資料型樣中。舉例而言，可將預期計數值編碼至該資料型樣中以使得當將該資料型樣寫入至目標頁時該預期計數值將最終寫入至計數欄位82。如以上所論述，該預期計數值可連同其逐位元反轉一起編碼，且其亦可係一模計數替代一真實實體計數，例如，在其中計數欄位82之大小有限之實施方案中。最後，在步驟96處，(例如)當在記憶體裝置上起始一程式化作業時，將其中編碼有預期計數值之資料型樣寫入至目標頁。特定而言，應注意，可在相同存取作業中將資料型樣及預期計數值寫入至該頁。
繼續至圖6B，其圖解說明用於讀取寫入至圖6A中之目標頁之資料並驗證該資料之有效性之一方法100。方法100以步驟102開始，其中記憶體裝置30起始一頁讀取作業。舉例而言，參考圖2，可藉由在命令匯流排36上發送一適當命令碼及藉由設定R/E#(讀取啟用)控制信號來起始一頁讀取作業。在一個實施方案中，可藉由將資料自記憶體陣列46串列地輸出至一資料暫存器64中來讀取選定頁。
如以上所論述，在該頁讀取作業期間，計數該頁內之二進制0值(或二進制1值)之數目，如步驟104處所示。如以上所闡釋，在某些實施例中，該頁讀取作業可與經組態以偵測及/或校正資料錯誤之一ECC演算法並行運作。其後，在步驟106處，比較二進制0值之所計數數目與二進制0值之可儲存於目標頁74之管理區域78中之計數欄位82中之預期計數。若判定實際計數匹配預期計數值，則方法100繼續至步驟108，其中提供該頁被成功地程式化之一指示。舉例而言，NAND快閃記憶體裝置30之控制邏輯40可在狀態暫存器58內設定一或多個位元以指示該頁內之資料之有效性。返回至步驟106，若實際計數不匹配預期計數值，則方法100可繼續至步驟110，其中(例如)藉由在狀態暫存器58中設定該(該等)適當位元來提供該頁未被成功地程式化之一指示。因此，基於在該頁讀取作業之後寫入至狀態暫存器58之結果，處理器12可能夠判定自該目標頁讀取之資料是否有效。
雖然對本發明易於具有各種修改及替代形式，但具體實施例已以實例方式顯示於圖式中且本文中將對其進行詳細闡述。然而，應理解，並非意欲將本發明限制於所揭示之該等特定形式。相反，本發明欲涵蓋歸屬於如以下隨附申請專利範圍所界定之本發明之精神及範疇內之所有修改、等效內容及替代形式。
10．．．基於處理器之裝置
12．．．處理器
14．．．電源
16．．．使用者介面
18．．．顯示器
20．．．RF子系統/基頻處理器
22．．．通信埠
24．．．周邊裝置
26．．．揮發性記憶體
28．．．非揮發性記憶體
30．．．NAND快閃記憶體裝置
32．．．資料匯流排
34．．．位址匯流排
36．．．命令匯流排
38．．．NAND快閃記憶體介面/控制信號
40．．．控制邏輯
42．．．錯誤校正碼(ECC)邏輯
44．．．讀取/寫入邏輯
46．．．NAND快閃記憶體陣列
48．．．位址暫存器
50．．．列解碼器
52．．．行解碼器
54．．．感測放大器
56．．．命令暫存器
58．．．狀態暫存器
60．．．資料輸入/輸出(I/O)電路
62．．．快取記憶體
64．．．暫存器
66．．．同步電路
72．．．區塊
74．．．頁
76．．．資料區域
78．．．管理區域
80．．．記憶體單元
82．．．計數欄位
84．．．ECC碼/ECC欄位
86．．．頁之一部分
圖1係圖解說明可併入有本發明之實施例之一基於處理器之裝置之一方塊圖；
圖2係圖解說明根據本發明之一實施例之可用於圖1之基於處理器之裝置中之一非揮發性NAND快閃記憶體裝置之一方塊圖；
圖3係根據本發明之一實施例之可用於圖2之NAND快閃記憶體裝置中之一記憶體陣列之一示意圖；
圖4A至4C係圖解說明根據本發明之一實施例程式化圖3之記憶體陣列中之一頁之經簡化示圖；
圖5圖解說明根據本發明之一實施例可實施於一NAND快閃記憶體陣列之一頁中之一計數欄位；
圖6A係圖解說明用於根據本發明之一實施例程式化一NAND快閃記憶體陣列之一頁之一方法之一流程圖；及
圖6B係圖解說明用於根據本發明之一實施例讀取一NAND快閃記憶體陣列之使用圖6A中所示之方法程式化之一頁之一方法之一流程圖。
(無元件符號說明)

Claims (34)

  1. 一種用於程式化一記憶體裝置之方法，其包括：判定一預期計數值，其對應於一特定資料值在欲於一記憶體陣列中之一資料區域中程式化之資料中之一出現次數；將該預期計數值編碼至一資料型樣中以使得該資料型樣包括該資料及該預期計數值；及在該記憶體陣列中程式化該資料型樣。
  2. 如請求項1之方法，其中以一單個作業在該記憶體陣列中程式化該資料型樣。
  3. 如請求項1之方法，其中程式化該資料型樣包括：首先抹除該記憶體陣列中之每一記憶體單元。
  4. 如請求項3之方法，其中抹除每一記憶體單元包括：在每一記憶體單元中程式化一個二進制值1。
  5. 如請求項1之方法，其中在該記憶體陣列中程式化該資料型樣包括：在該記憶體陣列之一頁之一資料區域中程式化該資料型樣。
  6. 如請求項5之方法，其中在該記憶體陣列之該頁中程式化該資料型樣包括：在該頁之該資料區域中程式化該資料；及在該頁之一管理區域中程式化該預期計數值。
  7. 如請求項6之方法，其中程式化該預期計數值包括：在一計數欄位中程式化該預期計數值及其逐位元反轉。
  8. 如請求項1之方法，其中判定該預期計數值包括：判定一模計數值。
  9. 一種用於自一記憶體裝置讀取資料之方法，其包括：以一單個作業在一記憶體陣列之一頁中程式化一預期計數值及資料；讀取於該頁中程式化之該資料，其中判定一特定資料值在該頁中之一出現次數之一實際計數；及比較該實際計數與該預期計數值。
  10. 如請求項9之方法，其包括：若該實際計數與該預期計數匹配，則提供該頁中之該資料係有效之一第一指示；及若該實際計數與該預期計數不匹配，則提供該頁中之該資料係無效之一第二指示。
  11. 如請求項10之方法，其中藉由在該記憶體裝置之一狀態暫存器中設定一或多個位元來提供該第一指示或該第二指示。
  12. 如請求項9之方法，其中自該頁之一管理區域中之一計數欄位讀取該預期計數值。
  13. 如請求項12之方法，其中將該計數欄位組態為儲存該預期計數值及其逐位元反轉。
  14. 如請求項13之方法，其包括若該計數欄位中具有該特定資料值之位元之數目不等於該計數欄位中之總位元數目之一半，則提供該頁中之該資料係無效之一指示。
  15. 如請求項12之方法，其中將該管理區域進一步組態為儲存錯誤校正碼。
  16. 如請求項15之方法，其包括在比較該實際計數與該預期 計數值之前使用該錯誤校正碼來對該頁執行錯誤校正。
  17. 如請求項15之方法，其中該錯誤校正碼包括一漢明碼。
  18. 一種記憶體裝置，其包括：一記憶體陣列，其包括複數個記憶體頁；及控制邏輯，其經組態以執行一頁讀取作業以讀取儲存於一頁中之資料，以藉由比較一特定資料值在該資料中之出現次數之一實際計數與一預期計數值，來判定儲存於該頁中之資料之有效性。
  19. 如請求項18之記憶體裝置，其中該控制邏輯經組態以若該實際計數與該預期計數匹配，則提供該資料係有效之一第一指示，且若該實際計數與該預期計數不匹配，則提供該資料係無效之一第二指示。
  20. 如請求項19之記憶體裝置，其包括耦合至該控制邏輯之一狀態暫存器，其中藉由在該狀態暫存器內設定一或多個位元來提供該第一指示及該第二指示。
  21. 如請求項18之記憶體裝置，其中該等頁中之每一者包括一資料區域及一管理區域，其中自該資料區域讀取該資料，且其中自該管理區域讀取該預期計數值。
  22. 如請求項21之記憶體裝置，其中該管理區域包括經組態以儲存該預期計數值之一計數欄位。
  23. 如請求項18之記憶體裝置，其中該控制邏輯經組態以與自該頁讀取程式資料大致並行執行一錯誤校正演算法。
  24. 如請求項18之記憶體裝置，其中該記憶體裝置包括一NAND快閃記憶體裝置。
  25. 一種用於驗證資料之方法，其包括：判定一特定資料值在儲存於一記憶體陣列之一頁中之資料中之一出現次數之一實際計數；判定一預期計數值是否有效；及若該預期計數值係有效，則比較該實際計數與一預期計數值。
  26. 如請求項25之方法，其中判定該預期計數值是否有效包括：自該頁中之一計數欄位讀取該預期計數值及其逐位元反轉；判定該特定資料值或該特定資料值之補數之總出現次數；及若自該計數欄位讀取之該所判定之總出現次數等於儲存該預期計數值及其逐位元反轉所需之總位元數目的一半，則指示該預期計數值係有效，否則指示該預期計數值係無效。
  27. 如請求項25之方法，其包括若該實際計數與預期計數值不匹配，則指示該資料係無效。
  28. 如請求項25之方法，其中該頁包括多個磁區，且其中判定該特定資料值之一實際計數包括計數該特定資料值在每一磁區中的該等出現。
  29. 如請求項25之方法，其包括在比較該實際計數值與該預期計數值之前執行錯誤校正。
  30. 一種電子裝置，其包括： 一處理器；及一非揮發性記憶體裝置，其耦合至該處理器且經組態以接收程式資料、位址資料或命令資料或其任一組合中之至少一者，其中該非揮發性記憶體裝置包括：一記憶體陣列；一狀態暫存器；及控制邏輯，其經組態以自該記憶體陣列之一頁讀取資料，且藉由比較一特定資料值在該資料中之出現次數之一實際計數與一預期計數值來判定儲存於該頁中之該程式資料是否有效，其中該預期計數值儲存於該頁之一管理區域中。
  31. 如請求項30之電子裝置，其中該程式資料、位址資料及命令資料經組態以在一單個多工匯流排上傳輸至該非揮發性記憶體裝置。
  32. 如請求項30之電子裝置，其中該預期計數值係自該管理區域中之一計數欄位讀取。
  33. 如請求項30之電子裝置，其中該非揮發性記憶體裝置包括一NAND快閃記憶體裝置。
  34. 如請求項30之電子裝置，其中該控制邏輯經組態以與該程式資料之該讀取大致同時執行錯誤校正。
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