KR20180009246A - 비휘발성 메모리 장치, 데이터 저장 장치 및 그것의 동작 방법 - Google Patents

비휘발성 메모리 장치, 데이터 저장 장치 및 그것의 동작 방법 Download PDF

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Abstract

비휘발성 메모리 장치는 타겟 메모리 영역; 프로그램 명령에 응답하여, 프로그램 검증이 패스될 때까지 상기 타겟 메모리 영역으로 1회 이상의 프로그램 펄스를 인가하도록 구성된 제어부; 및 상기 타겟 메모리 영역에 대한 프로그램 상태 정보를 저장하는 상태 저장부를 포함하되, 상기 제어부는 제1 동작 전압을 공급받고, 상기 상태 저장부는 제2 동작 전압을 공급받는다.

Description

비휘발성 메모리 장치, 데이터 저장 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE, DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 데이터 저장 장치에 관한 것이다.
데이터 저장 장치는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 구분된 파워 영역에 프로그램 상태 정보를 저장하는 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예는 서든 파워 오프에 의한 프로그램 중단 시, 상태 정보를 참조하여 프로그램 동작의 재개를 결정할 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 타겟 메모리 영역; 프로그램 명령에 응답하여, 프로그램 검증이 패스될 때까지 상기 타겟 메모리 영역으로 1회 이상의 프로그램 펄스를 인가하도록 구성된 제어부; 및 상기 타겟 메모리 영역에 대한 프로그램 상태 정보를 저장하는 상태 저장부를 포함하되, 상기 제어부는 제1 동작 전압을 공급받고, 상기 상태 저장부는 제2 동작 전압을 공급받을 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 타겟 메모리 영역; 상기 타겟 메모리 영역에 대해 프로그램 동작을 수행하고, 제1 동작 전압을 공급받도록 구성된 제어부; 및 상기 프로그램 동작이 수행되는 동안 상기 타겟 메모리 영역에 대한 프로그램 상태 정보를 저장하고, 제2 동작 전압을 공급받도록 구성된 상태 저장부를 포함하는 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 비휘발성 메모리 장치의 타겟 메모리 영역에 대한 프로그램 동작이 중단된 것으로 판단될 때, 상기 비휘발성 메모리 장치로부터 상태 정보를 획득하는 단계; 및 상기 상태 정보에 근거하여 상기 타겟 메모리 영역에 대해 상기 프로그램 동작의 재개 여부를 결정하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 구분된 파워 영역에 프로그램 상태 정보를 저장할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치 및 그것의 동작 방법은 서든 파워 오프에 의한 프로그램 중단 시, 상태 정보를 참조하여 프로그램 동작의 재개를 결정할 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 처리 시스템을 도시한 블록도,
도2는 도1의 제어부가 프로그램 동작을 수행할 때, 타겟 메모리 영역으로 인가하는 프로그램 펄스를 도시하는 도면,
도3은 도1의 비휘발성 메모리 장치의 프로그램 동작 방법을 도시하는 순서도,
도4는 도1의 컨트롤러의 동작 방법을 도시하는 순서도,
도5는 본 발명의 실시 예에 따른 SSD를 도시하는 블록도,
도6은 본 발명의 실시 예에 따른 데이터 저장 장치가 적용된 데이터 처리 시스템을 도시하는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 처리 시스템(1)을 도시한 블록도이다.
데이터 처리 시스템(1)은 데이터를 처리하는 전자 시스템일 수 있다. 데이터 처리 시스템(1)은, 예를 들어, 컴퓨터, 랩탑, 넷북, 스마트폰, 디지털 TV, 디지털 카메라 또는 네비게이션 등일 수 있다.
데이터 처리 시스템(1)은 호스트 장치 (10) 및 데이터 저장 장치(20)를 포함할 수 있다.
호스트 장치 (10)는 데이터 저장 장치(20)에 데이터를 저장하기 위해서 데이터 저장 장치(20)를 제어할 수 있다.
호스트 장치 (10)는 데이터 저장 장치(20)로 제1 전압(V1)을 공급하기 위한 제1 전압 공급부(11) 및 제2 전압(V2)을 공급하기 위한 제2 전압 공급부(12)를 포함할 수 있다. 제1 및 제2 전압 공급부(12)들은 서로 분리되어 있고, 따라서, 예를 들어, 제1 전압 공급부(11)의 전압 공급이 중단되더라도 제2 전압 공급부(12)의 전압 공급은 작동할 수 있다.
데이터 저장 장치(20)는 호스트 장치 (10)의 제어에 따라 데이터를 저장할 수 있다. 데이터 저장 장치(20)는, 예를 들어, PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등일 수 있다.
데이터 저장 장치(20)는 컨트롤러(100) 및 비휘발성 메모리 장치(200)를 포함할 수 있다. 도1은 데이터 저장 장치(20)가 하나의 비휘발성 메모리 장치(200)를 포함하는 것으로 도시하나, 비휘발성 메모리 장치(200)의 개수는 이에 제한되지 않는다.
컨트롤러(100)는 호스트 장치 (10)로부터 전송된 라이트 요청에 응답하여 비휘발성 메모리 장치(200)에 데이터를 저장하고, 호스트 장치 (10)로부터 전송된 리드 요청에 응답하여 비휘발성 메모리 장치(200)에 저장된 데이터를 리드하여 호스트 장치 (10)로 출력할 수 있다.
컨트롤러(100)는 프로세서(110) 및 제1 인터페이스(120)를 포함할 수 있다.
프로세서(110)는 비휘발성 메모리 장치(200)를 제어할 수 있다. 프로세서(110)는 비휘발성 메모리 장치(200)의 타겟 메모리 영역에 대한 프로그램 동작이 중단된 것으로 판단될 때, 비휘발성 메모리 장치(200)로부터 상태 저장부(240)에 저장된 프로그램 상태 정보를 획득할 수 있다. 그리고, 프로세서(110)는 프로그램 상태 정보에 근거하여 타겟 메모리 영역에 대해 프로그램 동작을 재개할 지, 또는 타겟 메모리 영역이 아닌 다른 메모리 영역(220)에 프로그램 동작을 처음부터 다시 수행할지 여부를 결정할 수 있다. 프로세서(110)는 호스트 장치 (10)로부터 제1 전압(V1)을 공급받는 제1 파워 영역(CP1)에 위치할 수 있다.
제1 인터페이스(120)는 프로세서(110)의 제어에 따라 비휘발성 메모리 장치(200)의 제2 인터페이스(230)와 통신할 수 있다. 제1 인터페이스(120)는 호스트 장치 (10)로부터 제2 전압(V2)을 공급받는 제2 파워 영역(CP2)에 위치할 수 있다.
비휘발성 메모리 장치(200)는 컨트롤러(100)의 제어에 따라, 컨트롤러(100)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(100)로 전송할 수 있다. 비휘발성 메모리 장치(200)는 파워가 공급되지 않아도 메모리 영역(220)에 저장된 데이터를 유지할 수 있다. 비휘발성 메모리 장치(200)는, 예를 들어, 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등일 수 있다.
비휘발성 메모리 장치(200)는 제어부(210), 메모리 영역(220), 제2 인터페이스(230) 및 상태 저장부(240)를 포함할 수 있다.
제어부(210)는 비휘발성 메모리 장치(200)를 제어할 수 있다. 제어부(210)는 제2 인터페이스(230)를 통해 전송된 컨트롤러(100)의 프로그램 명령에 응답하여, 메모리 영역(220)의 타겟 메모리 영역에 데이터를 저장하기 위해 프로그램 동작을 수행할 수 있다. 구체적으로, 제어부(210)는, 타겟 메모리 영역으로 프로그램 펄스를 인가하고 프로그램 검증을 수행하는 프로그램 루프를, 프로그램 검증이 패스될 때까지 반복함으로써 프로그램 동작을 수행할 수 있다. 제어부(210)는 프로그램 루프를 반복할 때마다 프로그램 펄스의 레벨을 증가시킬 수 있다.
또한, 제어부(210)는 프로그램 동작이 수행되는 동안 상태 저장부(240)에 타겟 메모리 영역에 대한 프로그램 상태 정보를 저장할 수 있다. 프로그램 상태 정보는 펄스 카운트를 포함할 수 있다. 제어부(210)는 프로그램 동작에서 타겟 메모리 영역으로 프로그램 펄스를 인가할 때마다 상태 저장부(240)에 저장된 펄스 카운트를 증가시킬 수 있다. 제어부(210)는 호스트 장치 (10)로부터 제1 전압(V1)을 공급받는 제1 파워 영역(MP1)에 위치할 수 있다.
메모리 영역(220)은 제어부(210)의 제어에 따라 프로그램 동작이 수행된 데이터를 저장할 수 있다. 메모리 영역(220)은 복수의 비휘발성 메모리 셀들을 포함할 수 있다. 메모리 영역(220)은 호스트 장치 (10)로부터 제1 전압(V1)을 공급받는 제1 파워 영역(MP1)에 위치할 수 있다.
제2 인터페이스(230)는 제어부(210)의 제어에 따라 컨트롤러(100)의 제1 인터페이스(120)와 통신할 수 있다. 제2 인터페이스(230)는 호스트 장치 (10)로부터 제2 전압(V2)을 공급받는 제2 파워 영역(MP2)에 위치할 수 있다.
상태 저장부(240)는 프로그램 상태 정보, 즉, 펄스 카운트를 저장할 수 있다. 상태 저장부(240)에 저장된 프로그램 상태 정보는 컨트롤러(100)의 상태 전송 명령에 의해 제2 인터페이스(230)를 통해 컨트롤러(100)로 전송될 수 있다. 상태 저장부(240)는 호스트 장치 (10)로부터 제2 전압(V2)을 공급받는 제2 파워 영역(MP2)에 위치할 수 있다.
도2는 도1의 제어부(210)가 프로그램 동작을 수행할 때, 타겟 메모리 영역으로 인가하는 프로그램 펄스(PV)를 도시하는 도면이다.
도2를 참조하면, 제어부(210)는 프로그램 동작을 수행할 때, 프로그램 검증이 패스될 때까지 1회 이상, 예를 들어, 6회의 프로그램 펄스(PV)를 타겟 메모리 영역으로 인가할 수 있다. 제어부(210)는 프로그램 펄스(PV)를 인가한 뒤 타겟 메모리 영역에 대해 프로그램 검증을 수행하고 프로그램 검증이 페일되면 이전보다 증가된 레벨을 가진 프로그램 펄스(PV)를 타겟 메모리 영역으로 인가할 수 있다.
제어부(210)는 프로그램 펄스(PV)를 인가할 때마다 상태 저장부(240)에 저장된 펄스 카운트(PCNT)를 증가시킬 수 있다. 따라서, 펄스 카운트(PCNT)는 타겟 메모리 영역에 대해서 프로그램 동작이 얼마나 진행되었는지를 나타낼 수 있다.
다시 도1을 참조하면, 프로그램 동작이, 예를 들어, 서든 파워 오프 때문에 중단되더라도 상태 저장부(240)에 저장된 펄스 카운트는 유지될 수 있다. 왜냐하면, 상태 저장부(240)는 프로그램 동작이 수행되는 제1 파워 영역(MP1)과 분리된 제2 파워 영역(MP2)에 존재하기 때문이다. 따라서, 프로세서(110)는 서든 파워 오프에 의해 프로그램 동작이 중단된 것으로 판단될 때, 상태 저장부(240)에 저장된 펄스 카운트를 통해서 프로그램 동작이 어떤 상태로 중단되었는지를 판단하고, 판단 결과에 따라 타겟 메모리 영역에 대해 프로그램 동작의 재개 여부를 결정할 수 있다.
구체적으로, 펄스 카운트가 임계치 미만일 때, 타겟 메모리 영역은 프로그램 동작이 거의 진행되지 않은 상태일 수 있다. 따라서, 프로세서(110)는 펄스 카운트가 임계치 미만일 때 타겟 메모리 영역에 대해 프로그램 동작을 재개할 것으로 결정할 수 있다.
그리고, 펄스 카운트가 임계치 이상일 때, 타겟 메모리 영역은 프로그램 동작이 어느 정도 진행된 상태일 수 있고, 서든 파워 오프에 의해 데이터 신뢰성을 보장할 수 없는 상태일 수 있다. 따라서, 프로세서(110)는 펄스 카운트가 임계치 이상일 때 타겟 메모리 영역이 아닌 다른 메모리 영역(220)에 대해 프로그램 동작을 다시 수행할 것으로 결정할 수 있다.
도3은 도1의 비휘발성 메모리 장치(200)의 프로그램 동작 방법을 도시하는 순서도이다.
단계(S110)에서, 비휘발성 메모리 장치(200)는 컨트롤러(100)로부터 타겟 메모리 영역에 대한 프로그램 명령을 수신할 수 있다.
단계(S120)에서, 제어부(210)는 타겟 메모리 영역으로 프로그램 펄스를 인가할 수 있다.
단계(S130)에서, 제어부(210)는 상태 저장부(240)에 저장된 펄스 카운트를 증가시킬 수 있다.
단계(S140)에서, 제어부(210)는 타겟 메모리 영역에 대해 프로그램 검증을 수행
단계(S150)에서, 제어부(210)는 프로그램 검증이 패스되었는지를 판단할 수 있다. 프로그램 검증이 패스될 때 절차는 종료할 수 있다. 프로그램 검증이 페일될 때 절차는 단계(S160)로 진행될 수 있다.
단계(S160)에서, 제어부(210)는 프로그램 펄스의 레벨을 증가시킬 수 있다. 그리고, 절차는 단계(S120)로 진행될 수 있다. 즉, 제어부(210)는 프로그램 펄스를 인가하고 프로그램 검증을 수행하는 프로그램 루프를 프로그램 검증이 패스될 때까지 반복함으로써 프로그램 동작을 수행할 수 있다.
도4는 도1의 컨트롤러(100)의 동작 방법을 도시하는 순서도이다.
단계(S210)에서, 컨트롤러(100)는 비휘발성 메모리 장치(200)로 타겟 메모리 영역에 대한 프로그램 명령을 전송할 수 있다.
단계(S220)에서, 컨트롤러(100)는 프로그램 동작이 중단되었는지 여부를 판단할 수 있다. 예를 들어, 컨트롤러(100)는 서든 파워 오프 이후에 파워가 다시 공급되었을 때, 프로그램 동작이 중단되었는지 여부를 판단할 수 있다. 프로그램 동작이 중단된 것으로 판단될 때, 절차는 단계(S230)로 진행될 수 있다. 프로그램 동작이 중단되지 않은 것으로 판단될 때, 절차는 종료할 수 있다.
단계(S230)에서, 컨트롤러(100)는 비휘발성 메모리 장치(200)로부터 상태 저장부(240)에 저장된 프로그램 상태 정보, 즉, 펄스 카운트를 획득할 수 있다. 펄스 카운트는 타겟 메모리 영역에 대한 프로그램 상태, 즉, 프로그램 동작이 중단되기 전까지 타겟 메모리 영역으로 인가된 프로그램 펄스의 개수일 수 있다. 상태 저장부(240)는 제2 파워 영역(MP2)에 위치하므로, 제1 파워 영역(MP1)에 서든 파워 오프가 발생하였더라도 저장된 펄스 카운트를 유지할 수 있다.
단계(S240)에서, 컨트롤러(100)는 프로그램 상태 정보, 즉, 펄스 카운트에 근거하여 프로그램 동작의 재개 여부를 결정할 수 있다. 구체적으로, 컨트롤러(100)는 펄스 카운트가 임계치 미만일 때 타겟 메모리 영역에 대해 프로그램 동작을 재개할 것으로 결정할 수 있다. 그리고, 프로세서(110)는 펄스 카운트가 임계치 이상일 때 타겟 메모리 영역이 아닌 다른 메모리 영역(220)에 대해 프로그램 동작을 다시 수행할 것으로 결정할 수 있다.
도5는 본 발명의 실시 예에 따른 SSD(1000)를 도시하는 블록도이다.
SSD(1000)는 컨트롤러(1100)와 저장 매체(1200)를 포함할 수 있다. SSD(1000)는 도1의 데이터 저장 장치(20)와 실질적으로 유사하게 동작할 수 있다.
컨트롤러(1100)는 호스트 장치(1500)와 저장 매체(1200) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(1100)는 내부 버스(1170)을 통해 연결된 프로세서(1110), 램(1120), 롬(1130), ECC부(1140), 호스트 인터페이스(1150) 및 저장 매체 인터페이스(1160)를 포함할 수 있다.
프로세서(1110)는 컨트롤러(1100)의 제반 동작을 제어할 수 있다. 프로세서(1110)는 호스트 장치(1500)의 데이터 처리 요청에 따라 저장 매체(1200)에 데이터를 저장하고, 저장 매체(1200)로부터 저장된 데이터를 리드할 수 있다. 프로세서(1110)는 저장 매체(1200)를 효율적으로 관리하기 위해서, 머지 동작 및 웨어 레벨링 동작 등과 같은 SSD(1000)의 내부 동작을 제어할 수 있다.
프로세서(1110)는 도1의 프로세서(110)와 실질적으로 유사하게 동작할 수 있다. 프로세서(1110)는 비휘발성 메모리 장치의 타겟 메모리 영역에 대한 프로그램 동작이 중단된 것으로 판단될 때, 비휘발성 메모리 장치로부터 상태 저장부에 저장된 프로그램 상태 정보를 획득할 수 있다. 그리고, 프로세서(1110)는 프로그램 상태 정보에 근거하여 타겟 메모리 영역에 대해 프로그램 동작을 재개할 지, 또는 타겟 메모리 영역이 아닌 다른 메모리 영역에 프로그램 동작을 처음부터 다시 수행할지 여부를 결정할 수 있다.
램(1120)은 프로세서(1110)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 램(1120)은 호스트 인터페이스(1150)로부터 전송된 데이터를 저장 매체(1200)에 전달하기 전에 임시 저장할 수 있고. 저장 매체(1200)로부터 전송된 데이터를 호스트 장치(1500)로 전달하기 전에 임시 저장할 수 있다.
롬(1130)은 프로세서(1110)에 의해 리드되는 프로그램 코드를 저장할 수 있다. 프로그램 코드는 프로세서(1110)가 컨트롤러(1100)의 내부 유닛들을 제어하기 위해서 프로세서(1110)에 의해 처리되는 명령들을 포함할 수 있다.
ECC부(1140)는 저장 매체(1200)에 저장될 데이터를 인코딩하고, 저장 매체(1200)로부터 리드된 데이터를 디코딩할 수 있다. ECC부(1140)는 ECC 알고리즘에 따라 데이터에 발생된 에러를 검출하고 정정할 수 있다.
호스트 인터페이스(1150)는 호스트 장치(1500)와 데이터 처리 요청 및 데이터 등을 교환할 수 있다.
저장 매체 인터페이스(1160)는 저장 매체(1200)로 제어 신호 및 데이터를 전송할 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)로부터 데이터를 전송받을 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)와 복수의 채널들(CH0~CHn)을 통해 연결될 수 있다. 저장 매체 인터페이스(1160)는 도1의 제1 인터페이스와 실질적으로 유사하게 동작할 수 있다.
저장 매체(1200)는 복수의 비휘발성 메모리 장치들(NVM0~NVMn)을 포함할 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 컨트롤러(1100)의 제어에 따라 라이트 동작 및 리드 동작을 수행할 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 도1의 비휘발성 메모리 장치(200)와 실질적으로 유사하게 동작할 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 내부 동작을 수행하는데 사용되는 제1 전압과 컨트롤러(1100)와 통신하는데 사용되는 제2 전압을 호스트 장치(1500)로부터 공급받을 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 프로그램 동작이 수행되는 동안 타겟 메모리 영역으로 인가된 프로그램 펄스의 카운트를 제2 전압을 공급받는 파워 영역에 저장할 수 있다.
도6은 본 발명의 실시 예에 따른 데이터 저장 장치(10)가 적용된 데이터 처리 시스템(2000)을 도시하는 블록도이다.
데이터 처리 시스템(2000)은 컴퓨터, 랩탑, 넷북, 스마트폰, 디지털 TV, 디지털 카메라, 네비게이션 등을 포함할 수 있다. 데이터 처리 시스템(2000)은 메인 프로세서(2100), 메인 메모리 장치(2200), 데이터 저장 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 데이터 처리 시스템(2000)의 내부 유닛들은 시스템 버스(2500)를 통해서 데이터 및 제어 신호 등을 주고받을 수 있다. 데이터 처리 시스템(2000)은 도1의 데이터 처리 시스템(1)과 실질적으로 유사하게 구성되고 동작할 수 있다.
메인 프로세서(2100)는 데이터 처리 시스템(2000)의 제반 동작을 제어할 수 있다. 메인 프로세서(2100)는, 예를 들어, 마이크로프로세서와 같은 중앙 처리 장치일 수 있다. 메인 프로세서(2100)는 운영 체제, 애플리케이션 및 장치 드라이버 등의 소프트웨어들을 메인 메모리 장치(2200) 상에서 수행할 수 있다.
메인 메모리 장치(2200)는 메인 프로세서(2100)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 메인 메모리 장치(2200)는 데이터 저장 장치(2300) 및 입출력 장치(2400)로 전송될 데이터를 임시 저장할 수 있다.
데이터 저장 장치(2300)는 컨트롤러(2310) 및 저장 매체(2320)를 포함할 수 있다. 데이터 저장 장치(2300)는 도1의 데이터 저장 장치(20)와 실질적으로 유사하게 구성되고 동작할 수 있다.
입출력 장치(2400)는 사용자로부터 데이터 처리 시스템(2000)을 제어하기 위한 명령을 입력받거나 처리된 결과를 사용자에게 제공하는 등 사용자와 정보를 교환할 수 있는 키보드, 스캐너, 터치스크린, 스크린 모니터, 프린터 및 마우스 등을 포함할 수 있다.
실시 예에 따라, 데이터 처리 시스템(2000)은 LAN(Local Area Network), WAN(Wide Area Network) 및 무선 네트워크 등의 네트워크(2600)를 통해 적어도 하나의 서버(2700)와 통신할 수 있다. 데이터 처리 시스템(2000)은 네트워크(2600)에 접속하기 위해서 네트워크 인터페이스(미도시)를 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 데이터 처리 시스템
10: 호스트 장치
11: 제1 전압 공급부
12: 제2 전압 공급부
20: 데이터 저장 장치
100: 컨트롤러
110: 프로세서
120: 제1 인터페이스
200: 비휘발성 메모리 장치
210: 제어부
220: 메모리 영역
230: 제2 인터페이스
240: 상태 저장부

Claims (17)

  1. 타겟 메모리 영역;
    프로그램 명령에 응답하여, 프로그램 검증이 패스될 때까지 상기 타겟 메모리 영역으로 1회 이상의 프로그램 펄스를 인가하도록 구성된 제어부; 및
    상기 타겟 메모리 영역에 대한 프로그램 상태 정보를 저장하는 상태 저장부를 포함하되,
    상기 제어부는 제1 동작 전압을 공급받고, 상기 상태 저장부는 제2 동작 전압을 공급받는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 프로그램 상태 정보는, 펄스 카운트를 포함하고,
    상기 제어부는 상기 프로그램 펄스를 인가할 때마다 상기 펄스 카운트를 증가시키는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제어부는 상태 전송 명령에 응답하여, 상기 상태 저장부에 저장된 상기 프로그램 상태 정보를 외부 장치로 전송하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 제어부는, 상기 프로그램 펄스를 인가하고 상기 프로그램 검증을 수행하는 프로그램 루프를, 상기 프로그램 검증이 패스될 때까지 반복하는 비휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 제어부는 상기 프로그램 루프를 반복할 때마다 상기 프로그램 펄스의 레벨을 증가시키는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    외부 장치와 인터페이싱하고, 상기 제2 동작 전압을 공급받도록 구성된 인터페이스를 더 포함하는 비휘발성 메모리 장치.
  7. 타겟 메모리 영역;
    상기 타겟 메모리 영역에 대해 프로그램 동작을 수행하고, 제1 동작 전압을 공급받도록 구성된 제어부; 및
    상기 프로그램 동작이 수행되는 동안 상기 타겟 메모리 영역에 대한 프로그램 상태 정보를 저장하고, 제2 동작 전압을 공급받도록 구성된 상태 저장부를 포함하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 프로그램 상태 정보는 펄스 카운트를 포함하고,
    상기 제어부는 상기 프로그램 동작에서 상기 타겟 메모리 영역으로 프로그램 펄스를 인가할 때마다 상기 펄스 카운트를 증가시키는 데이터 저장 장치.
  9. 제8항에 있어서,
    상기 컨트롤러는 상기 프로그램 동작이 중단된 것으로 판단될 때, 상기 비휘발성 메모리 장치로부터 상기 펄스 카운트를 획득하고 상기 펄스 카운트에 근거하여 상기 타겟 메모리 영역에 대해 상기 프로그램 동작의 재개 여부를 결정하는 데이터 저장 장치.
  10. 제9항에 있어서,
    상기 컨트롤러는 상기 펄스 카운트가 임계치 미만일 때 상기 타겟 메모리 영역에 대해 상기 프로그램 동작을 재개할 것으로 결정하는 데이터 저장 장치.
  11. 제9항에 있어서,
    상기 컨트롤러는 상기 펄스 카운트가 임계치 이상일 때 상기 타겟 메모리 영역이 아닌 다른 메모리 영역에 대해 상기 프로그램 동작을 수행할 것으로 결정하는 데이터 저장 장치.
  12. 제7항에 있어서,
    상기 비휘발성 메모리 장치는 상기 컨트롤러와 인터페이싱하고 상기 제2 동작 전압을 공급받도록 구성된 제1 인터페이스를 더 포함하고,
    상기 컨트롤러는 상기 비휘발성 메모리 장치와 인터페이싱하고 상기 제2 동작 전압을 공급받도록 구성된 제2 인터페이스를 더 포함하는 데이터 저장 장치.
  13. 비휘발성 메모리 장치의 타겟 메모리 영역에 대한 프로그램 동작이 중단된 것으로 판단될 때, 상기 비휘발성 메모리 장치로부터 상태 정보를 획득하는 단계; 및
    상기 상태 정보에 근거하여 상기 타겟 메모리 영역에 대해 상기 프로그램 동작의 재개 여부를 결정하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 상태 정보는, 상기 프로그램 동작이 수행되는 동안 상기 타겟 메모리 영역으로 인가된 프로그램 펄스의 카운트인 데이터 저장 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 프로그램 동작의 재개 여부를 결정하는 단계는, 상기 카운트가 임계치 미만일 때 상기 타겟 메모리 영역에 대해 상기 프로그램 동작을 재개할 것으로 결정하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  16. 제14항에 있어서,
    상기 프로그램 동작의 재개 여부를 결정하는 단계는, 상기 카운트가 임계치 이상일 때 상기 타겟 메모리 영역이 아닌 다른 메모리 영역에 대해 상기 프로그램 동작을 수행할 것으로 결정하는 단계를 포함하는 데이터 저장 장치의 동작 방법.
  17. 제14항에 있어서,
    상기 프로그램 펄스는 상기 프로그램 동작이 수행되는 동안 상기 타겟 메모리 영역으로 인가될 때마다 이전보다 증가된 레벨을 가지는 데이터 저장 장치의 동작 방법.
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