TWI524354B - 資料路徑完整性驗證 - Google Patents

Description

資料路徑完整性驗證 相關申請案

本申請案主張2013年1月14日申請之美國臨時申請案第61/752,137號之權益，其全文以引用之方式併入本文中。

本實施例大體上係關於記憶體裝置且一特定實施例係關於記憶體裝置中之資料路徑完整性。

記憶體裝置(其等有時在本文中稱為「記憶體」)通常提供為電腦或其他電子系統中之內部構件、半導體、積體電路。存在諸多不同類型之記憶體，其等包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。

快閃記憶體裝置已發展為用於廣泛電子應用之非揮發性記憶體之一流行來源。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗之一單電晶體記憶體單元。通過對一電荷儲存結構(諸如浮動閘極或陷層或其他實體現象)之程式化所引起之該等單元之臨限電壓之變化判定各單元之資料狀態。利用快閃記憶體裝置之常見電子系統包含(但不限於)個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲裝置、電氣設備、車輛、無線裝置、蜂巢式電話及可卸除式記憶體模組，且快閃記憶體之用途繼續擴大。

快閃記憶體通常利用被稱為NOR快閃及NAND快閃之兩個基本架構之一者。該名稱源自用於讀取該等裝置之邏輯。在NOR快閃架構中，一串記憶體單元與耦合至一資料線(諸如通常被稱為數位(例如位元)線之資料線)之各記憶體單元並聯耦合。在NAND快閃架構中，一串記憶體單元僅與耦合至一位元線之該串之第一記憶體單元串聯耦合。

隨著電子系統之效能及複雜性增加，對一系統中之額外記憶體之需求亦增加。然而，為了繼續降低該系統之成本，必須將部件數量保持在一最小值。可藉由使用諸如多級單元(MLC)之技術增加一積體電路之記憶體密度來完成此目標。例如，MLC NAND快閃記憶體係一非常具成本效益之非揮發性記憶體。

一記憶體裝置之一個以上部分可影響呈位元錯誤形式之資料完整性。例如，位元錯誤率可由資料路徑位元錯誤及陣列位元錯誤引起。陣列路徑錯誤通常係由資料單元未正確程式化引起或由具有自其等所要臨限電壓之臨限電壓偏移之單元引起。

一記憶體裝置(諸如一NAND記憶體裝置)中之一資料路徑包括介於一記憶體單元陣列、暫存器(諸如一頁面暫存器及一快取暫存器)及輸入/輸出(I/O)墊之間之一實體路徑，其中導電跡線連接該等組件。I/O墊通常外接於該記憶體裝置之外部，且通常可藉由一晶粒之大部分與該陣列及暫存器實體分離。資料路徑錯誤可歸因於(例如)信號完整性問題、功率傳輸問題、接地彈跳、雜訊及類似問題而發生。此等資料路徑錯誤可使陣列路徑錯誤(陣列錯誤係單元故障或Vt偏移)之一比率或嚴重程度進一步惡化或增大。資料路徑錯誤可為偶發的，但大多不可預測。資料路徑位元錯誤可被稱為硬錯誤。

一記憶體裝置之一控制器通常具有允許該控制器修正某個位準之原始位元錯誤率(RBER)之諸多可用錯誤校正。使用錯誤校正方案 (諸如低密度奇偶校驗(LDPC)及其他類型之錯誤校正)，硬錯誤更難以校正且使用更多數量之任何可用錯誤校正。當一記憶體裝置錯誤發生時，一使用者通常不能區分是哪一類型之錯誤(資料路徑位元錯誤或陣列位元錯誤)引起該錯誤。

由於上述原因及由於一般技術者在閱讀且理解本說明書之後將明白之其他原因，在此項技術中需要區分記憶體中之資料路徑位元錯誤與陣列位元錯誤。

101‧‧‧記憶體陣列

104‧‧‧串聯串

105‧‧‧串聯串

106‧‧‧源極線

112‧‧‧汲極選擇閘極

113‧‧‧汲極選擇閘極

114‧‧‧汲極選擇閘極控制線

116‧‧‧源極選擇閘極

117‧‧‧源極選擇閘極

118‧‧‧源極選擇閘極控制線

200‧‧‧記憶體裝置

204‧‧‧記憶體單元陣列

208‧‧‧列解碼電路

210‧‧‧行解碼電路

212‧‧‧輸入/輸出控制電路

214‧‧‧位址暫存器

216‧‧‧控制邏輯

218‧‧‧快取暫存器

220‧‧‧頁面暫存器

222‧‧‧狀態暫存器

224‧‧‧命令暫存器

226‧‧‧控制暫存器

228‧‧‧記憶體

230‧‧‧處理器

232‧‧‧控制鏈路

234‧‧‧輸入/輸出匯流排

400‧‧‧記憶體裝置

402‧‧‧陣列

404‧‧‧頁面暫存器

406‧‧‧快取暫存器

408‧‧‧輸入/輸出墊

410‧‧‧資料路徑

ALE‧‧‧位址鎖存啟用

BL_E‧‧‧偶數位元線

BL_O‧‧‧奇數位元線

CE#‧‧‧晶片啟用#

CLE‧‧‧命令鎖存啟用

I/O[7：0]‧‧‧輸入/輸出接腳[7：0]

I/O[15：0]‧‧‧輸入/輸出接腳[15：0]

SG(D)‧‧‧汲極選擇閘極控制線

SG(S)‧‧‧源極選擇閘極控制線

SL‧‧‧源極線

SR5‧‧‧陣列操作位元

SR6‧‧‧陣列操作位元

WE#‧‧‧寫入啟用#

WL0‧‧‧字線0/存取線0

WL1‧‧‧字線1/存取線1

WL28‧‧‧字線28/存取線28

WL29‧‧‧字線29/存取線29

WL30‧‧‧字線30/存取線30

WL31‧‧‧字線31/存取線31

圖1係一NAND架構記憶體陣列之一部分之一實施例之一示意圖；圖2係根據本發明之一實施例之一電子系統之一區塊示意圖；圖3係根據本發明之另一實施例之一程式化序列方法之一流程圖；圖4係一記憶體之一部分之一區塊示意圖及根據本發明之一程式化序列實施例之操作碼之一時序圖；圖5係根據本發明之另一實施例之一讀取序列方法之一流程圖；圖6係一記憶體之一部分之一區塊示意圖及根據本發明之一讀取序列實施例之操作碼之一時序圖；圖7係根據本發明之另一實施例之一方法之一流程圖；及圖8係根據本發明之又另一實施例之一方法之一流程圖。

在以下詳細描述中，參考形成詳細描述之一部分且在其中經由繪示展示特定實施例之附圖。在該等圖式中，相同數字在所有若干視圖中描述實質上類似之組件。可利用其他實施例且可在不背離本發明之範疇之情況下作出結構改變、邏輯改變及電改變。因此，以下詳細描述不應以限制性意義理解。

非揮發性記憶體可利用不同架構(包含NOR及NAND)。該架構名稱源自用於讀取該等裝置之邏輯。在NOR架構中，記憶體單元之一邏輯行與耦合至一資料線(諸如通常被稱為位元線之資料線)之各記憶體單元並聯耦合。在NAND架構中，一行記憶體單元僅與耦合至一位元線之該行之第一記憶體單元串聯耦合。

圖1繪示包括非揮發性記憶體單元之串聯串一NAND架構記憶體陣列101之一部分之一實施例之一示意圖。

記憶體陣列101包括以行(諸如串聯串104、105)配置之一非揮發性記憶體單元(例如浮動閘極)陣列。該等單元之各者在各串聯串104、105中汲極至源極地耦合。橫跨多個串聯串104、105之一存取線(例如字線)WL0至WL31耦合至一列中之各記憶體單元之控制閘極以偏置該列中之該等記憶體單元之該等控制閘極。資料線(諸如偶數/奇數位元線BL_E、BL_O)耦合至該等串聯串且最終耦合至藉由感測一選定位元線上之電流或電壓而偵測且儲存各單元之狀態之感測電路及頁面緩衝器。

記憶體單元之各串聯串104、105藉由一源極選擇閘極116、117(例如電晶體)耦合至一源極線106且藉由一汲極選擇閘極112、113(例如電晶體)耦合至一個別位元線BL_E、BL_O。源極選擇閘極116、117由耦合至其等之控制閘極之一源極選擇閘極控制線SG(S)118控制。汲極選擇閘極112、113由一汲極選擇閘極控制線SG(D)114控制。

在記憶體陣列之典型先前技術程式化中，各記憶體單元個別地程式化為一單級單元(SLC)或一多級單元(MLC)。一單元之臨限電壓(Vt)可用作儲存於該單元中之資料之一指示。例如，在一SLC記憶體裝置中，2.5V之Vt可指示一程式化單元，而-0.5V之Vt可指示一擦除單元。在一MLC記憶體裝置中，多個Vt範圍可藉由將一位元型樣指 派給一特定電壓範圍而各自指示一不同狀態。

圖2係根據一實施例之一第一設備之簡化區塊圖，該第一設備呈與一第二設備通信之一記憶體裝置200之形式，該第二設備呈一處理器230之形式，該第一設備及該第二設備作為呈一電子系統之形式之一第三設備之一部分。電子系統之一些實例包含電腦伺服器，網路裝置、個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲裝置、電氣設備、車輛、無線裝置、蜂巢式電話及類似物。處理器230可為一記憶體控制器或其他外部主機裝置。

記憶體裝置200包含以列及行邏輯地配置之一記憶體單元陣列204。一邏輯列之記憶體單元通常耦合至相同存取線(共同被稱為一字線)，而一邏輯行之記憶體單元通常選擇性地耦合至相同資料線(共同被稱為一位元線)。一單一存取線可與記憶體單元之一個以上邏輯列相關聯且一單一資料線可與一個以上邏輯行相關聯。

提供一列解碼電路208及一行解碼電路210以解碼位址信號。位址信號經接收且經解碼以存取該記憶體單元陣列204。記憶體裝置200亦包含用以管理命令、位址及資料至記憶體裝置200之輸入以及資料及狀態資訊自記憶體裝置200之輸出之輸入/輸出(I/O)控制電路212。一位址暫存器214與I/O控制電路212及列解碼電路208及行解碼電路210通信以在解碼前鎖存該等位址信號。一命令暫存器224與I/O控制電路212及控制邏輯216通信以鎖存輸入資料。

控制邏輯216回應於該等命令而控制對記憶體單元陣列204之存取且產生用於外部處理器230之狀態資訊。控制邏輯216與列解碼電路208及行解碼電路210通信以回應於該等位址而控制列解碼電路208及行解碼電路210。

控制邏輯216亦與一快取暫存器218通信。快取暫存器218如由控制邏輯216導引而鎖存資料(輸入或輸出資料)以在記憶體單元陣列204 分別忙於寫入或讀取其他資料時暫時儲存資料。在一寫入操作期間，將資料自快取暫存器218傳遞至頁面暫存器220以轉移至記憶體單元陣列204；接著將新資料自I/O控制電路212鎖存於快取暫存器218中。在一讀取操作期間，將資料自快取暫存器218傳遞至I/O控制電路212以用於輸出至外部處理器230；接著，將新資料自頁面暫存器220轉移至快取暫存器218。一狀態暫存器222與I/O控制電路212及控制邏輯216通信以鎖存狀態資訊以用於輸出至處理器230。

狀態暫存器222可包含一就緒/忙碌暫存器。例如，一1位暫存器可用於指示記憶體裝置200是忙碌(例如，記憶體裝置200正在執行一存取操作)還是就緒的(例如，記憶體裝置200已完成或不在執行一存取操作)。因此，讀取狀態暫存器222(諸如藉由處理器230或控制邏輯216)可用於判定記憶體裝置200是否與一存取操作有關，例如，該記憶體裝置是否準備好起始一存取操作。或者，或此外，記憶體裝置200之控制邏輯216可提供就緒/忙碌(R/B#)信號以向處理器230提供記憶體裝置200是否與存取操作有關之一指示。例如，記憶體裝置通常提供當該裝置與一存取操作有關時確證至一邏輯低且當該裝置再次可用時(例如與一存取操作無關)上拉至一邏輯高之一接腳(例如控制鏈路232之一接腳)。

記憶體裝置200在控制邏輯216處經由一控制鏈路232自處理器230接收控制信號。該等控制信號可至少包含一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE及一寫入啟用WE#。取決於記憶體裝置200之本質，可經由控制鏈路232進一步接收或提供額外控制信號(未展示)。記憶體裝置200接收經由一多工輸入/輸出(I/O)匯流排234自處理器230接收命令信號(其等表示命令)、位址信號(其等表示位址)及資料信號(其等表示資料)且經由I/O匯流排234輸出資料至處理器230。

例如，該等命令在I/O控制電路212處經由I/O匯流排234之輸入/輸出(I/O)接腳[7：0]接收且寫入至命令暫存器224中。該等地址在I/O控制電路212處經由匯流排234之輸入/輸出(I/O)接腳[7：0]接收且寫入至位址暫存器214中。該等資料在I/O控制電路212處經由一8位裝置之輸入/輸出(I/O)接腳[7：0]或一26位裝置之輸入/輸出(I/O)接腳[15：0]接收且寫入至快取暫存器218中。該等資料隨後寫入至頁面暫存器220中以用於程式化記憶體單元陣列204。資料(例如來自記憶體單元陣列204或狀態暫存器222之資料)亦經由一8位裝置之輸入/輸出(I/O)接腳[7：0]或一16位裝置之輸入/輸出(I/O)接腳[15：0]輸出。

一般技術者將瞭解：可提供額外電路及信號且圖2之電子系統已被簡化。應認識到，參考圖2所描述之各種區塊組件之功能性並非必然分離成一積體電路裝置之不同組件或組件部分。例如，一積體電路裝置之一單一組件或組件部分可經調適以執行圖2之一個以上區塊組件之功能性。或者，一積體電路裝置之一或多個組件或組件部分可經組合以執行圖2之一單一區塊組件之功能性。

此外，雖然根據接收及輸出各種信號之流行慣例描述特定I/O及命令接腳，但應注意，可在各種實施例中使用其它接腳組合或接腳數目。

吾人期望能夠區分一記憶體裝置中之資料路徑位元錯誤與陣列位元錯誤。吾人進一步期望以即時操作速度區分一記憶體裝置中之資料路徑位元錯誤與陣列位元錯誤。吾人亦期望在陣列操作期間區分一記憶體裝置中之資料路徑位元錯誤與陣列位元錯誤。

參考圖3，展示用於在一程式化操作期間驗證資料路徑完整性之一方法300。在一實施例中，方法300包括：將第一組資料載入一快取暫存器(區塊302)、將該第一組資料轉移至一頁面暫存器中(區塊304)、清除該快取暫存器(區塊306)、在將該第一組資料程式化至該記 憶體裝置之一陣列期間將第二組資料載入該快取暫存器(區塊308)、在將該第一組資料程式化至該陣列期間自該快取暫存器讀取該第二組資料(區塊310)及比較自該快取暫存器讀取之該第二組資料與原始第二組資料(區塊312)。

圖4展示圖3之方法之操作及操作碼之一實例。一記憶體裝置400具有一陣列402，其連接至一頁面暫存器404且與頁面暫存器404通信，且該頁面暫存器404與一快取暫存器406通信且連接至該快取暫存器406。快取暫存器406經由資料路徑410連接至I/O墊408。在操作中，至一記憶體之命令呈操作碼或運算碼形式。運算碼因製造商而異。

在一實施例中，在程式化期間驗證資料路徑410之完整性使用記憶體裝置之除錯模式。可藉由將啟用一除錯模式之一組特徵命令及一特徵位址而進入此一模式。為在一程式化操作期間執行一完整性檢查，經由I/O墊408將第一組資料載入至快取暫存器406中。將此資料自快取暫存器406載入至頁面暫存器408，且當陣列操作位元SR5有效(低)時程式化開始。在該程式化操作期間將第二組資料寫入快取暫存器406，同時陣列操作仍有效。在將該第二組資料寫入快取暫存器406之後且仍在資料自頁面暫存器404至陣列402之有效程式化期間，自快取暫存器406讀取該第二組資料，且與原始第二組資料進行比較。若該兩組資料匹配，則資料路徑完整性得到確認。藉由允許(通過該除錯模式)在陣列操作期間通常被限制之命令而在一讀取操作期間完成該確認。此外，由於無資料自陣列402讀取，因此該方法藉由僅檢測資料路徑完整性而略過陣列位元錯誤。

應瞭解，諸多頁面暫存器及快取暫存器在一典型記憶體上，但出於繪示目的僅展示各者之一者。

參考圖5，展示用於在一讀取操作期間驗證資料路徑完整性之一 方法500。在一實施例中，方法500包括：自該記憶體裝置之一陣列將一部分程式化之第一組資料讀取至該記憶體裝置之一頁面暫存器中(區塊502)、將該部分程式化之第一組資料載入至該記憶體裝置之一快取暫存器中(區塊504)、在自該陣列將第二組資料讀取至該頁面暫存器期間將一組部分檢測資料寫入不含有該部分程式化之第一組資料之快取暫存器之一部分(區塊506)、在將該第二組資料自該陣列讀取至該頁面暫存器期間自該快取暫存器讀取該組部分檢測資料(區塊508)及比較自該快取暫存器讀取之該組部分檢測資料與該原始組部分檢測資料(區塊510)。

圖6展示圖5之方法之操作及操作碼之一實例。圖6之記憶體裝置400與圖4中所展示之記憶體裝置相同，且相同數字指示相同元件。為進行一讀取操作，將一快取讀取命令發佈至一部分程式化頁面(例如一8KB頁面之2KB)。將部分頁面資料自陣列402轉移至頁面暫存器404。接著，另一快取讀取命令將資料自頁面暫存器404寫入快取暫存器406。此時，快取暫存器406含有來自陣列402之部分頁面資料。該資料包括程式化資料及空白(例如未程式化)資料。接著，可開始另一讀取操作。當該第二讀取操作有效時，將第二組部分資料寫入快取暫存器406之空白區段，且自快取暫存器406讀取該第二組部分資料且與原始第二組部分資料進行比較。若該兩組資料匹配，則資料路徑完整性得到確認。藉由允許(通過該除錯模式)在陣列操作期間通常被限制之命令而在一讀取操作期間完成該確認。在一實施例中，僅自該快取暫存器讀取寫入該快取暫存器之檢測資料。此外，由於無資料自陣列402讀取，因此此方法藉由僅檢測資料路徑完整性而略過陣列位元錯誤。

在另一實施例中，當該第二讀取操作有效時清除快取暫存器，而不是針對圖5之方法保持該快取暫存器不清除。在此實施例中，資 料之寫入及讀取可至該快取暫存器之任何部分。

在另一實施例中，以圖7中之流程圖形式展示驗證一記憶體裝置中之資料路徑完整性之一方法700。方法700包括：當將第二組資料寫入該記憶體裝置之一陣列時自該記憶體裝置之一第一暫存器讀取第一組資料(區塊702)及比較所讀取之第一組資料與寫入該第一暫存器之資料(區塊704)。

在又另一實施例中，以圖8中之流程圖形式展示驗證一記憶體裝置中之資料路徑完整性之一方法800。方法800包括：當自該記憶體裝置之一陣列讀取一組資料時將一組檢測資料寫入該記憶體裝置之一部分全部第一暫存器之一未程式化部分(區塊802)、當自該記憶體裝置之一陣列讀取一組資料時自該第一暫存器讀取該組檢測資料(區塊804)及比較所讀取之該組檢測資料與該組檢測資料(區塊806)。

結論

總之，本發明之一或多個實施例展示在一記憶體裝置之陣列操作期間驗證資料路徑完整性。例如，藉由在該記憶體裝置之一除錯模式中比較一組檢測資料與自該記憶體裝置寫入或寫入至該記憶體裝置之資料而完成該驗證。

雖然本文中已繪示且描述特定實施例，但一般技術者將瞭解，經計算以達成相同目的之任何配置可取代所展示之該等特定實施例。一般技術者將明白本發明之諸多調適。因此，本申請案意欲涵蓋本發明之任何調適或變動。

Claims (29)

1. 一種驗證一記憶體裝置中之資料路徑完整性之方法，其包括：將自一外部裝置所接收之第一組資料載入至一第一暫存器中；將該第一組資料轉移至一第二暫存器中；清除該第一暫存器；在將該第一組資料程式化至記憶體裝置之一陣列期間，將自一外部裝置所接收之第二組資料載入至該第一暫存器中；在將該第一組資料程式化至該陣列期間自該第一暫存器讀取該第二組資料；及比較自該第一暫存器讀取之該第二組資料與原始第二組資料。
2. 如請求項1之方法，其中在一程式化操作期間執行驗證資料路徑完整性。
3. 如請求項1之方法，其中在該記憶體裝置之一陣列操作期間以一除錯模式執行驗證資料路徑完整性。
4. 如請求項1之方法，且其進一步包括：在載入該第一組資料之前進入一除錯模式。
5. 如請求項4之方法，其中用於驗證資料路徑完整性之命令僅在該除錯模式中可用。
6. 如請求項4之方法，且其進一步包括在比較自該第一暫存器讀取之該第二組資料與該原始第二組資料之後退出該除錯模式。
7. 一種驗證一記憶體裝置中之資料路徑完整性之方法，其包括：當將第二組資料寫入記憶體裝置之一陣列時自該記憶體裝置之一第一暫存器讀取第一組資料；及 比較該所讀取之第一組資料與自一外部裝置所接收及寫入該第一暫存器之資料。
8. 如請求項7之方法，其中讀取進一步包括：將該第一組資料自該第一暫存器載入一第二暫存器；且其中將第二組資料寫入該陣列包括：清除該第一暫存器；及在將該第二組資料寫入該陣列之前將該第二組資料載入該第一暫存器。
9. 如請求項7之方法，其中在該記憶體裝置之一陣列操作期間以一除錯模式執行驗證資料路徑完整性。
10. 如請求項8之方法，且其進一步包括：在載入該第一組資料之前進入一除錯模式。
11. 如請求項10之方法，其中用於驗證資料路徑完整性之命令僅在該除錯模式中可用。
12. 如請求項10之方法，且其進一步包括在比較該所讀取之第一組資料與寫入該第一暫存器之資料之後退出該除錯模式。
13. 一種驗證一記憶體裝置中之資料路徑完整性之方法，其包括：自該記憶體裝置之一陣列將一部分程式化之第一組資料讀取至該記憶體裝置之一頁面暫存器中；將該部分程式化之第一組資料載入至該記憶體裝置之一快取暫存器中；在自該陣列將第二組資料讀取至該頁面暫存器期間將一組部分檢測資料寫入不含有該部分程式化之第一組資料之該快取暫存器之一部分；在自該陣列將第二組資料讀取至該頁面暫存器期間自該快取暫存器讀取該組部分檢測資料；及 比較自該快取暫存器讀取之該組部分檢測資料與原始組部分檢測資料。
14. 如請求項13之方法，其中在一陣列讀取操作期間執行驗證資料路徑完整性。
15. 如請求項13之方法，其中在該記憶體裝置之一陣列操作期間以一除錯模式執行驗證資料路徑完整性。
16. 如請求項13之方法，且其進一步包括：在載入該第一組資料之前進入一除錯模式。
17. 如請求項16之方法，其中用於驗證資料路徑完整性之命令僅在該除錯模式中可用。
18. 如請求項16之方法，且其進一步包括在比較自該快取暫存器讀取之該第二組資料與該原始第二組資料之後退出該除錯模式。
19. 如請求項13之方法，其中自該快取暫存器讀取之該資料包括寫入該快取暫存器之該檢測資料。
20. 如請求項13之方法，且其進一步包括在該第二組資料之該讀取期間清除該快取暫存器。
21. 如請求項20之方法，其中自該快取暫存器讀取之該資料來自該快取暫存器之任何部分。
22. 如請求項20之方法，其中寫入一組部分檢測資料包括寫入至該快取暫存器之任何部分。
23. 一種驗證一記憶體裝置中之資料路徑完整性之方法，其包括：當自該記憶體裝置之一陣列讀取一組資料時將一組檢測資料寫入至該記憶體裝置之一部分全部第一暫存器之一未程式化部分；當自該記憶體裝置之一陣列讀取一組資料時自該第一暫存器讀取該組檢測資料；及 比較所讀取之該組檢測資料與該組檢測資料。
24. 一種記憶體裝置，其包括：一記憶體單元陣列；及記憶體控制電路，其經組態以驗證該記憶體裝置中之資料路徑完整性，該記憶體控制電路經組態以在將第二組資料寫入至該記憶體裝置之一陣列時自該記憶體裝置之一第一暫存器讀取第一組資料，且經組態以比較該所讀取之第一組資料與自一外部裝置所接收及寫入至該第一暫存器之資料。
25. 如請求項24之記憶體裝置，其中該記憶體控制電路進一步經組態以藉由將該第一組資料自該第一暫存器載入一第二暫存器；及藉由經由清除該第一暫存器將第二組資料寫入至該陣列；及藉由在將該第二組資料寫入至該陣列之前將該第二組資料載入至該第一暫存器而讀取該第一組資料。
26. 如請求項24之記憶體裝置，其中該記憶體控制電路進一步經組態以在該記憶體裝置之一陣列操作期間以一除錯模式驗證資料路徑完整性。
27. 如請求項25之記憶體裝置，其中該資料路徑包括介於該第二暫存器與記憶體裝置之複數個輸入/輸出連接件之間之一實體連接。
28. 如請求項24之記憶體裝置，其中該第一暫存器可操作地連接至該陣列，該第二暫存器可操作地連接至該第一暫存器，且其中該記憶體裝置進一步包括：複數個輸入/輸出連接件；且其中該資料路徑連接於該第二暫存器與該複數個輸入/輸出連接件之間。
29. 如請求項28之記憶體裝置，其中該記憶體控制電路進一步經組 態以在自該記憶體裝置之該陣列讀取一組資料時將一組檢測資料寫入至該記憶體裝置之一部分全部第一暫存器之一未程式化部分、經組態以在自該記憶體裝置之一陣列讀取一組資料時自該第一暫存器讀取該組檢測資料且經組態以比較所讀取之該組檢測資料與該組檢測資料。