KR101734741B1 - 데이터 경로 무결성 검증 - Google Patents

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KR101734741B1
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마이크론 테크놀로지, 인크.
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Abstract

데이터 경로 무결성을 검증하기 위한 방법들 및 메모리들이 제공된다. 하나의 그러한 방법에서, 데이터의 제2 세트가 메모리 디바이스의 어레이에 기록되는 동안 데이터의 제1 세트가 메모리 디바이스의 제1 레지스터로부터 판독된다. 판독된 데이터의 제1 세트 및 제1 레지스터에 기록된 데이터는 데이터 경로 무결성을 검증하기 위해 비교된다.

Description

데이터 경로 무결성 검증{DATA PATH INTEGRITY VERIFICATION}
관련 출원들
본 출원은 본원에 의해 그 전체가 참고용으로서 본원에 원용되는 2013년 1월 14일에 출원된, 미국 가 출원 제61/752,137호, 및 2013년 6월 17일에 출원된 미국 정규 출원 제13/919,135에 대한 혜택을 주장한다.
본 실시예들은 일반적으로 메모리 디바이스들에 관한 것이고 특정한 실시예는 메모리 디바이스들에 있어서 데이터 경로 무결성에 관한 것이다.
메모리 디바이스들(때때로 "메모리들"로 본원에서 지칭되는)은 보통 컴퓨터들 또는 그 밖의 전자 시스템들 내의 내부, 반도체, 집적 회로들로 제공된다. 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 및 플래시 메모리를 포함하는 많은 상이한 유형들의 메모리가 있다.
플래시 메모리 디바이스들은 광범위한 전자 애플리케이션들을 위한 비-휘발성 메모리의 대중적인 소스로 개발되어 왔다. 플래시 메모리 디바이스들은 보통 높은 메모리 밀도, 높은 신뢰도 및 낮은 전력 소비를 가능하게 하는 단일-트랜지스터 메모리 셀을 사용한다. 부유 게이트들(floating gates) 또는 트랩 층들(trapping layers) 또는 그 밖의 물리적 현상과 같은, 전하 저장 구조의 프로그래밍을 통해, 셀들의 임계 전압의 변화들이 각 셀의 데이터 상태를 결정한다. 플래시 메모리 디바이스들을 이용하는 보통 전자 시스템들은 이들에 제한되지 않으나, 개인용 컴퓨터들, 개인용 디지털 보조기들(PDA들), 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임들, 기기들, 자동차들, 무선 디바이스들, 셀룰러 전화들 및 탈착식 메모리 모듈들을 포함하고, 플래시 메모리에 대한 사용은 계속해서 확장되었다.
플래시 메모리는 보통 NOR 플래시 및 NAND 플래시로서 알려진 두 개의 기본적인 아키텍처들 중 하나를 이용한다. 그 지정은 디바이스들을 판독하기 위해 사용되는 로직으로부터 유도된다. NOR 플래시 아키텍처에서, 메모리 셀들의 스트링은 이를테면 보통 디지트(예컨대, 비트) 라인들로 지칭되는, 데이터 라인에 결합되는 각각의 메모리 셀과 병렬로 결합된다. NAND 플래시 아키텍처에서, 메모리 셀들의 스트링은 비트 라인에 결합되는 스트링의 제1 메모리 셀에만 직렬로 결합된다.
전자 시스템들의 성능 및 복잡도가 증가함에 따라, 시스템 내의 추가 메모리에 대한 요구가 또한 증가한다. 그러나, 시스템의 비용을 계속하여 감소시키기 위해, 부품들의 수는 최소한으로 유지되어야 한다. 이는 멀티레벨 셀들(MLC)과 같은 기술들을 사용하여 집적 회로의 메모리 밀도를 증가시킴으로써 달성될 수 있다. 예를 들어, MLC NAND 플래시 메모리는 매우 비용 효율적인 비-휘발성 메모리이다.
비트 에러들의 형태에서, 데이터 무결성은 메모리 디바이스들 중 하나보다 많은 부품에 의해 영향을 받을 수 있다. 예를 들어, 비트 에러율은 데이터 경로 비트 에러들 및 어레이 비트 에러들이 원인이다. 어레이 경로 에러들은 보통 적절히 프로그래밍하기 위한 데이터 셀들의 부족에 의해 또는 그것들의 원하는 임계 전압들로부터 임계 전압 이동들을 갖는 셀들에 의해 야기된다.
NAND 메모리 디바이스와 같은, 메모리 디바이스에 있어서의 데이터 경로는 구성요소들을 연결하는 도전성 트레이스들과 함께, 메모리 셀들의 어레이, 페이지 레지스터 및 캐시 레지스터와 같은 레지스터들, 및 입력/출력(I/O) 패드들 간 물리적 경로를 포함한다. I/O 패드들은 보통 메모리 디바이스의 외부에 밖으로 결합되고, 다이(die)의 대부분에 의해 어레이 및 레지스터들과 물리적으로 별도일 수 있다. 데이터 경로 에러들은 예를 들어, 신호 무결성 이슈들, 전력 전송 이슈들, 그라운드 바운스(ground bounce), 잡음 등으로 인해 발생할 수 있다. 그러한 데이터 경로 에러들은 오류를 일으키거나 어레이 경로 에러율 또는 심도를 증가시킨다(어레이 에러들은 셀 부족 또는 Vt 이동이다). 데이터 경로 에러들은 산발적이나, 대부분 예측불가능할 수 있다. 데이터 경로 비트 에러들은 하드 에러들로 지칭될 수 있다.
메모리 디바이스를 위한 컨트롤러는 보통 컨트롤러가 어느 정도의 로우 비트 에러율. RBER을 바로잡는 것을 가능하게 하는 이용가능한 양의 에러 정정을 가진다. 저밀도 패리티 체크(LDPC; low density parity check) 및 그 밖의 유형들의 에러 정정과 같은, 에러 정정을 위한 기법들을 이용하면, 하드 에러들은 정정하기 더 어렵고, 훨씬 더 많은 임의의 이용가능한 양의 에러 정정을 사용한다. 메모리 디바이스 에러가 발생할 때, 사용자는 보통 어떤 유형의 에러, 데이터 경로 비트 또는 어레이 비트 에러가 에러를 야기했는지 구별할 수 없다.
상기 언급된 이유들로 인해 그리고 본 명세서를 읽고 이해할 때 해당 기술분야의 통상의 기술자들에게 분명해질 그 밖의 이유들로 인해, 메모리들에 있어서의 데이터 경로 비트 에러들 및 어레이 비트 에러들을 구별하기 위한 기술에 대한 필요가 있다.
도 1은 NAND 아키텍처 메모리 어레이의 일부분의 일 실시예에 대한 개략도이다;
도 2는 본 발명의 실시예들에 따른 전자 시스템의 블록도이다;
도 3은 본 발명의 다른 실시예에 따른 프로그램 시퀀스 방법의 흐름도이다;
도 4는 본 발명의 프로그램 시퀀스 실시예에 따른 동작 코드들을 갖는 타이밍도 및 메모리의 일부분의 블록도이다;
도 5는 본 발명의 다른 실시예에 따른 판독 시퀀스 방법의 흐름도이다;
도 6은 본 발명의 판독 시퀀스 실시예에 따른 동작 코드들을 갖는 타이밍도 및 메모리의 일부분의 블록도이다;
도 7은 본 발명의 다른 실시예에 따른 방법의 흐름도이다; 그리고
도 8은 본 발명의 또 다른 실시예에 따른 방법의 흐름도이다.
다음의 상세한 설명에서, 본원의 일부를 형성하는 첨부 도면들이 참조되고, 특정 실시예들이 예시에 의해 제시된다. 도면들에서, 유사한 숫자들은 여러 시각들 전반에 걸쳐 실질적으로 유사한 구성요소들을 기술한다. 다른 실시예들이 이용될 수 있고, 구조적, 논리적 및 전기적 변화들이 본 발명의 범위를 벗어나지 않으면서 이루어질 수 있다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 취해져서는 안 된다.
비-휘발성 메모리는 NOR 및 NAND를 포함하여 상이한 아키텍처들을 이용할 수 있다. 아키텍처 지정은 디바이스들을 판독하기 위해 사용되는 로직으로부터 유도된다. NOR 아키텍처에서, 메모리 셀들의 논리적 컬럼은, 이를테면 보통 비트 라인들로 지칭되는, 데이터 라인에 결합된 각각의 메모리 셀과 병렬로 결합된다. NAND 아키텍처에서, 메모리 셀들의 컬럼은 비트 라인에 결합된 컬럼의 제1 메모리 셀에만 직렬로 결합된다.
도 1은 비-휘발성 메모리 셀들의 직렬 스트링들을 포함하는 NAND 아키텍처 메모리 어레이(101)의 일부분의 일 실시예에 대한 개략도를 예시한다.
메모리 어레이(101)는 직렬 스트링들(104, 105)과 같은 컬럼들로 배열되는 비-휘발성 메모리 셀들(예컨대, 부유 게이트)의 어레이를 포함한다. 각각의 셀들은 각 직렬 스트링(104, 105)에서 드레인-소스 결합된다. 다수의 직렬 스트링들(104, 105)을 가로질러 이어지는 액세스 라인(예컨대, 워드 라인)(WL0 내지 WL31)은 로우에서의 메모리 셀들의 제어 게이트들을 바이어싱(biasing)하기 위해 로우에서의 각 메모리 셀의 제어 게이트들에 결합된다. 짝/홀 비트 라인들(BL_E, BL_O)과 같은, 데이터 라인들은 직렬 스트링들에 결합되고 최종적으로 선택된 비트 라인 상의 전류 또는 전압을 감지함으로써 각 셀의 상태를 검출 및 저장하는 감지 회로 및 페이지 버퍼들에 결합된다.
메모리 셀들의 각 직렬 스트링(104, 105)은 소스 선택 게이트(116, 117)(예컨대, 트랜지스터)에 의해 소스 라인(106)에 그리고 드레인 선택 게이트(112, 113)(예컨대, 트랜지스터)에 의해 개별적인 비트 라인(BL_E, BL_O)에 결합된다. 소스 선택 게이트들(116, 117)은 그것들의 제어 게이트들에 결합된 소스 선택 게이트 제어 라인(SG(S))(118)에 의해 제어된다. 드레인 선택 게이트들(112, 113)은 드레인 선택 게이트 제어 라인(SG(D))(114)에 의해 제어된다.
메모리 어레이의 전형적인 종래 기술의 프로그래밍에 있어서, 각 메모리 셀은, 단일 레벨 셀(SLC; single level cell) 또는 다중 레벨 셀(MLC; multiple level cell) 중 어느 하나로 개별적으로 프로그램된다. 셀의 임계 전압(Vt)은 셀 내에 저장된 데이터의 표시로서 사용될 수 있다. 예를 들어, SLC 메모리 디바이스에 있어서, 2.5V의 Vt는 프로그램된 셀을 표시할 수 있는 한편, -0.5V의 Vt는 삭제된 셀을 표시할 수 있다. MLC 메모리 디바이스에 있어서, 다수의 Vt 범위들은 비트 패턴을 특정한 Vt 범위에 부여함으로써 각각 상이한 상태를 표시할 수 있다.
도 2는 실시예에 따라, 전자 시스템의 형태인, 제3 장치의 일부로서, 프로세서(230)의 형태인, 제2 장치와 통신하는 메모리 디바이스(200)의 형태인 제1 장치의 단순화된 블록도이다. 전자 시스템들의 일부 예들은 컴퓨터 서버들, 네트워크 디바이스들, 개인용 컴퓨터들, 개인용 디지털 보조기들(PDA들), 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임들, 기기들, 자동차들, 무선 디바이스들, 셀룰러 전화들 등을 포함한다. 프로세서(230)는 메모리 컨트롤러 또는 그 밖의 외부 호스트 디바이스일 수 있다.
메모리 디바이스(200)는 로우들 및 컬럼들로 논리적으로 배열되는 메모리 셀들(204)의 어레이를 포함한다. 논리적 로우의 메모리 셀들은 보통 동일한 액세스 라인(일반적으로 워드 라인으로 지칭되는)에 결합되는 한편 논리적 컬럼의 메모리 셀들은 보통 동일한 데이터 라인(일반적으로 비트 라인으로 지칭되는)에 선택적으로 결합된다. 단일 액세스 라인은 메모리 셀들의 하나보다 많은 논리적 로우와 연관될 수 있고 단일 데이터 라인은 하나보다 많은 논리적 컬럼과 연관될 수 있다.
로우 디코드 회로(208) 및 컬럼 디코드 회로(210)는 어드레스 신호들을 디코딩하기 위해 제공된다. 어드레스 신호들은 수신되어 메모리 셀들의 어레이(204)에 액세스하기 위해 디코딩된다. 메모리 디바이스(200)는 또한 메모리 디바이스(200)로부터의 데이터 및 상태 정보의 출력뿐만 아니라 메모리 디바이스(200)에의 커맨드들, 어드레스들 및 데이터의 입력을 관리하기 위한 입력/출력(I/O) 제어 회로(212)를 포함한다. 어드레스 레지스터(214)는 디코딩 전에 어드레스 신호들을 래칭(latching)하기 위해 I/O 제어 회로(212) 및 로우 디코드 회로(208) 및 컬럼 디코드 회로(210)와 통신한다. 커맨드 레지스터(224)는 들어오는 커맨드들을 래칭하기 위해 I/O 제어 회로(212) 및 제어 로직(216)과 통신한다.
제어 로직(216)은 커맨드들에 응답하여 메모리 셀들의 어레이(204)에 대한 액세스를 제어하고 외부 프로세서(230)를 위한 상태 정보를 생성한다. 제어 로직(216)은 어드레스들에 응답하여 로우 디코드 회로(208) 및 컬럼 디코드 회로(210)를 제어하기 위해 로우 디코드 회로(208) 및 컬럼 디코드 회로(210)와 통신한다.
제어 로직(216)은 또한 캐시 레지스터(218)와 통신한다. 캐시 레지스터(218)는 메모리 셀들의 어레이(204)가 다른 데이터를 각각 기록 또는 판독하며 사용 중인 동안 데이터를 일시적으로 저장하기 위해 제어 로직(216)에 의해 지시되는 바와 같이, 들어오거나 나가는 데이터를 래칭한다. 기록 동작 동안, 데이터는 메모리 셀들의 어레이(204)에의 전달을 위해 캐시 레지스터(218)로부터 페이지 레지스터(220)로 전달되고; 그 후 새로운 데이터가 I/O 제어 회로(212)로부터 캐시 레지스터(218)에서 래칭된다. 판독 동작 동안, 데이터는 외부 프로세서(230)에의 출력을 위해 캐시 레지스터(218)로부터 I/O 제어 회로(212)로 전달되고; 그 후 새로운 데이터가 페이지 레지스터(220)로부터 캐시 레지스터(218)로 전달된다. 상태 레지스터(222)는 프로세서(230)에의 출력을 위한 상태 정보를 래칭하기 위해 I/O 제어 회로(212) 및 제어 로직(216)과 통신한다.
상태 레지스터(222)는 준비/사용 중 레지스터를 포함할 수 있다. 예를 들어, 1-비트 레지스터는 메모리 디바이스(200)가 사용 중인지(예컨대, 메모리 디바이스(200)가 액세스 동작을 수행하고 있는지) 또는 준비 상태인지(예컨대, 메모리 디바이스(200)가 액세스 동작을 완료하였는지, 또는 수행하고 있지 않은지)를 표시하는데 사용될 수 있다. 그리하여, 이를테면 프로세서(230) 또는 제어 로직(216)에 의해, 상태 레지스터(222)를 판독하는 것은 메모리 디바이스(200)가 액세스 동작에서 수반되는지 여부, 예컨대, 메모리 디바이스가 액세스 동작을 개시하도록 준비 중인지 여부를 결정하는데 사용될 수 있다. 대안적으로, 또는 추가적으로, 메모리 디바이스(200)의 제어 로직(216)은 메모리 디바이스(200)가 액세스 동작에 수반되는지 여부에 대한 표시를 프로세서(230)에 제공하기 위해 준비/사용 중(R/B#) 신호를 제공할 수 있다. 예를 들어, 메모리 디바이스들은 보통 예를 들어, 디바이스가 액세스 동작에 수반될 때, 저로직으로 어썰팅(asserting)되고 디바이스가 다시 이용가능할(예컨대, 액세스 동작에 수반되지 않을) 때 고로직으로 상승되는 핀(pin)(예컨대, 제어 링크(232)의 핀)을 제공한다.
메모리 디바이스(200)는 제어 링크(232)를 통해 프로세서(230)로부터 제어 로직(216)에서 제어 신호들을 수신한다. 제어 신호들은 적어도 칩 이네이블(CE#), 커맨드 래치 이네이블(CLE), 어드레스 래치 이네이블(ALE), 및 기록 이네이블(WE#)을 포함할 수 있다. 추가적인 제어 신호들(미도시)은 메모리 디바이스(200)의 특성에 따라 제어 링크(232)를 통해 더 수신되거나 제공될 수 있다. 메모리 디바이스(200)는 다중화된 입력/출력(I/O) 버스(234)를 통해 프로세서(230)로부터 커맨드 신호들(커맨드들을 나타내는), 어드레스 신호들(어드레스들을 나타내는), 및 데이터 신호들(데이터를 나타내는)을 수신하고 I/O 버스(234)를 통해 프로세서(230)로 데이터를 출력한다.
예를 들어, 커맨트들은 I/O 제어 회로(212)에서 I/O 버스(234)의 입력/출력(I/O) 핀들 [7:0]을 통해 수신되고 커맨드 레지스터(224)에 기록된다. 어드레스들은 I/O 제어 회로(212)에서 버스(234)의 입력/출력(I/O) 핀들 [7:0]을 통해 수신되고 어드레스 레지스터(214)에 기록된다. 데이터는 I/O 제어 회로(212)에서 8-비트 디바이스를 위한 입력/출력(I/O) 핀들 [7:0] 또는 26-비트 디바이스를 위한 입력/출력(I/O) 핀들 [15:0]을 통해 수신되고 캐시 레지스터(218)에 기록된다. 그 뒤 데이터는 메모리 셀들의 어레이(204)를 프로그래밍하기 위해 페이지 레지스터(220)에 기록된다. 예컨대, 메모리 셀들의 어레이(204) 또는 상태 레지스터(222)로부터의 데이터는 또한 8-비트 디바이스를 위한 입력/출력(I/O) 핀들 [7:0] 또는 16-비트 디바이스를 위한 입력/출력(I/O) 핀들 [15:0]을 통한 출력이다.
추가 회로 및 신호들이 제공될 수 있다는 것, 및 도 2의 전자 시스템이 단순화되었다는 것이 해당 기술분야의 통상의 기술자들에 의해 이해될 것이다. 도 2를 참조하여 설명된 다양한 블록 구성요소들의 기능이 집적 회로 디바이스의 별개의 구성요소들 또는 구성요소 부분들로 분리될 필요는 없을 수 있다는 것이 인식되어야 한다. 예를 들어, 집적 회로 디바이스의 단일 구성요소 또는 구성요소 부분은 도 2의 하나보다 많은 블록 구성요소의 기능을 수행하도록 적응될 수 있다. 대안적으로, 집적 회로 디바이스의 하나 이상의 구성요소들 또는 구성요소 부분들은 도 2의 단일 블록 구성요소의 기능을 수행하도록 조합될 수 있다.
추가적으로, 특정 I/O 및 커맨트 핀들이 다양한 신호들의 수신 및 출력을 위한 일반적인 협약들에 따라 설명되지만, 그 밖의 다른 조합들 또는 수들의 핀들이 다양한 실시예들에서 사용될수 있다는 것이 주의된다.
메모리 디바이스에 있어서의 어레이 비트 에러들 및 데이터 경로 비트 에러들을 구별할 수 있는 것이 바람직할 수 있다. 실시간 동작 속도들로 메모리 디바이스에 있어서의 어레이 비트 에러들 및 데이터 경로 비트 에러들을 구별할 수 있는 것이 더 바람직할 수 있다. 어레이 동작들 동안 메모리 디바이스에 있어서의 어레이 비트 에러들 및 데이터 경로 비트 에러들을 구별하는 것이 또한 바람직할 수 있다.
도 3을 참조하면, 프로그램 동작 동안 데이터 경로 무결성을 검증하기 위한 하나의 방법(300)이 도시된다. 방법(300)은, 일 실시예에서, 블록(302)에서 캐시 레지스터로 데이터의 제1 세트를 로딩하는 단계, 블록(304)에서 페이지 레지스터로 데이터의 제1 세트를 전달하는 단계, 블록(306)에서 캐시 레지스터를 삭제하는 단계, 블록(308)에서 메모리 디바이스의 어레이에 데이터의 제1 세트를 프로그래밍하는 동안 캐시 레지스터로 데이터의 제2 세트를 로딩하는 단계, 블록(310)에서 어레이에 데이터의 제1 세트를 프로그래밍하는 동안 캐시 레지스터로부터 데이터의 제2 세트를 판독하는 단계, 및 블록(312)에서 캐시 레지스터로부터 판독된 데이터의 제2 세트를 원래 데이터의 제2 세트와 비교하는 단계를 포함한다.
도 4는 도 3의 방법을 위한 동작 및 동작 코드들의 예를 도시한다. 메모리 디바이스(400)는 어레이(402)를 갖는데, 이는 페이지 레지스터(404)에 연결되고 이와 통신하고, 페이지 레지스터는 캐시 레지스터(406)와 통신하고 이에 연결된다. 캐시 레지스터(406)는 데이터 경로(410)를 통해 I/O 패드들(408)에 연결된다. 동작 시, 메모리에의 커맨드들은 동작 코드들, 또는 옵코드들(opcodes)의 형태를 취한다. 옵코드들은 제조업체에 따라 달라진다.
일 실시예에서, 프로그래밍 동안 데이터 경로(410)의 무결성을 검증하는 것은 메모리 디바이스의 디버그 모드를 사용한다. 그러한 모드는 세트 피처 커맨드 및 피처 어드레스를 통해 진입될 수 있는데, 이는 디버그 모드를 가능하게 할 것이다. 프로그래밍 동작 동안 무결성 검사를 작동시키기 위해, 데이터의 제1 세트가 I/O 패드들(408)을 통해 캐시 레지스터(406)로 로딩된다. 이 데이터는 캐시 레지스터(406)로부터 페이지 레지스터(408)로 로딩되고, 프로그래밍은 어레이 동작 비트(SR5)가 활성화될(낮아질) 때 시작된다. 데이터의 제2 세트는 프로그래밍 동작 동안 캐시 레지스터(406)에 기록되는 한편, 어레이 동작은 아직 활성화 상태이다. 데이터의 제2 세트를 캐시 레지스터(406)에 기록한 후, 그리고 여전히 페이지 레지스터(404)로부터 어레이(402)로 데이터의 프로그래밍을 활성화하는 동안, 데이터의 제2 세트가 캐시 레지스터(406)로부터 판독되고, 원래 데이터의 제2 세트와 비교된다. 데이터의 두 개의 세트들이 매칭하면, 데이터 경로 무결성이 확인된다. 이는 디버그 모드를 통해, 커맨드들이 보통 어레이 동작 동안 제한되게 함으로써 판독 동작 동안 달성된다. 또한, 이 방법은 어떤 데이터도 어레이(402)로부터 판독되지 않기 때문에, 단지 데이터 경로 무결성을 테스트함으로써 어레이 비트 에러들을 방지한다.
많은 페이지 레지스터들 및 캐시 레지스터들이 전형적인 메모리 상에 있지만, 예시의 목적을 위해 각각의 단지 하나가 도시된다는 것이 이해되어야 한다.
도 5를 참조하면, 판독 동작 동안 데이터 경로 무결성을 검증하기 위한 하나의 방법(500)이 도시된다. 방법(500)은, 일 실시예에서, 블록(502)에서 메모리 디바이스의 어레이로부터 메모리 디바이스의 페이지 레지스터로 부분적으로 프로그래밍된 데이터의 제1 세트를 판독하는 단계, 블록(504)에서 메모리 디바이스의 페이지 레지스터로 부분적으로 프로그래밍된 데이터의 제1 세트를 로딩하는 단계, 블록(506)에서 어레이로부터 페이지 레지스터로 데이터의 제2 세트를 판독하는 동안 부분적으로 프로그래밍된 데이터의 제1 세트를 포함하지 않는 캐시 레지스터의 일부분에 테스트 데이터의 부분적인 세트를 기록하는 단계, 블록(508)에서 어레이로부터 페이지 레지스터로 데이터의 제2 세트를 판독하는 동안 캐시 레지스터로부터 테스트 데이터의 부분적인 세트를 판독하는 단계, 및 블록(510)에서 캐시 레지스터로부터 판독된 테스트 데이터의 부분적인 세트를 원래 테스트 데이터의 부분적인 세트와 비교하는 단계를 포함한다.
도 6은 도 5의 방법을 위한 동작 및 동작 코드들의 예를 도시한다. 도 6의 메모리 디바이스(400)는 도 4에 도시된 메모리 디바이스와 동일하고, 유사한 숫자들은 유사한 요소들을 표시한다. 판독 동작 동안, 캐시 판독 커맨드가 부분적으로 프로그래밍되는 페이지, 예를 들어 8KB 페이지 중 2KB로 발행된다. 부분적인 페이지 데이터는 어레이(402)로부터 페이지 레지스터(404)로 전달된다. 그 후, 다른 캐시 판독 커맨드는 페이지 레지스터(404)로부터 캐시 레지스터(406)에 데이터를 기록한다. 이 시점에서, 캐시 레지스터(406)는 어레이(402)로부터의 부분적인 페이지 데이터를 포함한다. 데이터는 프로그래밍된 데이터 및 블랭크(예컨대, 프로그래밍되지 않은) 데이터를 포함한다. 그 후 다른 판독 동작이 시작될 수 있다. 해당 제2 판독 동작이 활성화됨에 따라, 데이터의 제2 부분적인 세트가 캐시 레지스터(406)의 블랭크 섹션에 기록되고, 데이터의 해당 제2 부분적인 세트가 캐시 레지스터(406)로부터 판독되며 원래 데이터의 제2 부분적인 세트와 비교된다. 데이터의 두 개의 세트들이 매칭하면, 데이터 경로 무결성이 확인된다. 이는 디버그 모드를 통해, 커맨트들이 보통 어레이 동작 동안 제한되게 함으로써 판독 동작 동안 달성된다. 캐시 레지스터에 기록된 단지 테스트 데이터가 일 실시예에서 캐시 레지스터로부터 판독된다. 또한, 이 방법은 어떤 데이터도 어레이(402)로부터 판독되지 않기 때문에, 단지 데이터 경로 무결성을 테스트함으로써 어레이 비트 에러들을 방지한다.
다른 실시예에서, 도 5의 방법에 대해 깨끗하게 되지 않은 캐시 레지스터를 유지하는 것 대신, 제2 판독 동작이 활성화되면서 캐시 레지스터가 삭제된다. 이 실시예에서, 데이터의 기록 및 판독은 캐시 레지스터의 임의의 부분에 대해 이루어질 수 있다.
다른 실시예에서, 메모리 디바이스에 있어서 데이터 경로 무결성을 검증하는 방법(700)은 도 7의 흐름도에 도시된다. 방법(700)은 블록(702)에서 데이터의 제2 세트가 메모리 디바이스의 어레이에 기록되는 동안 메모리 디바이스의 제1 레지스터로부터 데이터의 제1 세트를 판독하는 단계, 및 블록(704)에서 판독된 데이터의 제1 세트를 제1 레지스터에 기록된 데이터와 비교하는 단계를 포함한다.
또 다른 실시예에서, 메모리 디바이스에 있어서 데이터 경로 무결성을 검증하는 방법(800)은 도 8의 흐름도로 도시된다. 방법(800)은 블록(802)에서 메모리 디바이스의 어레이로부터 데이터의 세트를 판독하는 동안 메모리 디바이스의 부분적으로 완전한 제1 레지스터의 프로그래밍되지 않은 부분에 테스트 데이터의 세트를 기록하는 단계, 블록(804)에서 데이터의 세트가 메모리 디바이스의 어레이로부터 판독되는 동안 제1 레지스터로부터 테스트 데이터의 세트를 판독하는 단계, 및 블록(806)에서 판독된 테스트 데이터의 세트를 테스트 데이터의 세트와 비교하는 단계를 포함한다.
결론
요약하면, 본 발명의 하나 이상의 실시예들은 메모리 디바이스의 어레이 동작들 동안 데이터 경로 무결성의 검증을 제시한다. 이는 예를 들어, 메모리 디바이스의 디버그 모드 동안 테스트 데이터의 세트를 메모리 디바이스로부터 또는 메모리 디바이스에 기록된 데이터와 비교함으로써 달성된다.
특정 실시예들이 본원에서 예시되고 기술되었지만, 동일한 목적을 달성하기 위해 추산되는 임의의 배열이 도시된 특정 실시예들을 대체할 수 있다는 것이 해당 기술분야의 통상의 기술자들에 의해 인식될 것이다. 본 발명의 많은 적응들은 해당 기술분야의 통상의 기술자들에게 분명할 것이다. 따라서, 이 출원은 본 발명의 임의의 적응들 또는 변형들을 커버하도록 의도된다.

Claims (21)

  1. 메모리 디바이스에 있어서의 데이터 경로 무결성을 검증하는 방법으로서:
    제1 레지스터로 데이터의 제1 세트를 로딩하는 단계;
    상기 제1 레지스터로부터 제2 레지스터로 상기 데이터의 제1 세트를 전달하는 단계;
    상기 제1 레지스터를 삭제하는 단계;
    상기 제2 레지스터로부터 상기 메모리 디바이스의 메모리 셀들의 어레이에 상기 데이터의 제1 세트를 프로그래밍하는 동안 상기 제1 레지스터로 데이터의 제2 세트를 로딩하는 단계;
    상기 메모리 셀들의 어레이에 상기 데이터의 제2 세트를 미리 프로그래밍하지 않고 상기 메모리 셀들의 어레이에 상기 데이터의 제1 세트를 프로그래밍하는 동안 상기 제1 레지스터로부터 상기 데이터의 제2 세트를 판독하는 단계; 및
    상기 제1 레지스터로부터 판독된 상기 데이터의 제2 세트를 원래의 상기 데이터의 제2 세트와 비교하는 단계를 포함하고,
    상기 제2 레지스터는 상기 메모리 셀들의 어레이와 상기 제1 레지스터 사이의 상기 메모리 디바이스의 데이터 경로에 위치하는, 방법.
  2. 청구항 1에 있어서, 데이터 경로 무결성을 검증하는 것은 프로그래밍 동작 동안 수행되는, 방법.
  3. 메모리 디바이스에 있어서의 데이터 경로 무결성을 검증하는 방법으로서:
    메모리 셀들의 어레이에 데이터의 제1 세트를 미리 기록하지 않고 데이터의 제2 세트가 상기 메모리 디바이스의 제2 레지스터로부터 상기 메모리 디바이스의 상기 메모리 셀들의 어레이에 기록되는 동안 상기 메모리 디바이스의 제1 레지스터로부터 상기 데이터의 제1 세트를 판독하는 단계; 및
    판독된 상기 데이터의 제1 세트를 상기 제1 레지스터에 기록된 데이터와 비교하는 단계를 포함하고,
    상기 제2 레지스터는 상기 메모리 셀들의 어레이와 상기 제1 레지스터 사이의 상기 메모리 디바이스의 데이터 경로에 위치하는, 방법.
  4. 청구항 3에 있어서, 상기 메모리 셀들의 어레이에 상기 데이터의 제2 세트를 기록하는 것은:
    상기 제1 레지스터에 상기 데이터의 제2 세트를 로딩하는 단계;
    상기 제1 레지스터로부터 상기 제2 레지스터로 상기 데이터의 제2 세트를 전달하는 단계;
    상기 제1 레지스터를 삭제하는 단계; 및
    상기 제1 레지스터를 삭제한 후에 상기 제1 레지스터로 상기 데이터의 제1 세트를 로딩하는 단계를 포함하는, 방법.
  5. 메모리 디바이스에 있어서의 데이터 경로 무결성을 검증하는 방법으로서:
    상기 메모리 디바이스의 어레이로부터 상기 메모리 디바이스의 페이지 레지스터로 부분적으로 프로그래밍된 데이터의 제1 세트를 판독하는 단계;
    상기 메모리 디바이스의 캐시 레지스터로 상기 부분적으로 프로그래밍된 데이터의 제1 세트를 로딩하는 단계;
    상기 어레이로부터 상기 페이지 레지스터에 데이터의 제2 세트를 판독하는 동안 상기 부분적으로 프로그래밍된 데이터의 제1 세트를 포함하지 않는 상기 캐시 레지스터의 일부분에 테스트 데이터의 부분적인 세트를 기록하는 단계;
    상기 어레이로부터 상기 페이지 레지스터에 상기 데이터의 제2 세트를 상기 판독하는 동안 상기 캐시 레지스터로부터 상기 테스트 데이터의 부분적인 세트를 판독하는 단계; 및
    상기 캐시 레지스터로부터 판독된 상기 테스트 데이터의 부분적인 세트를 원래의 상기 테스트 데이터의 부분적인 세트와 비교하는 단계를 포함하는, 방법.
  6. 청구항 5에 있어서, 데이터 경로 무결성을 검증하는 것은 어레이 판독 동작 동안 수행되는, 방법.
  7. 청구항 1, 3 또는 5 중 어느 한 항에 있어서, 데이터 경로 무결성을 검증하는 것은 상기 메모리 디바이스의 어레이 동작 동안 디버그 모드(debug mode)에서 수행되는, 방법.
  8. 청구항 1, 3 또는 5 중 어느 한 항에 있어서,
    상기 데이터의 제1 세트를 로딩하기 전에 디버그 모드에 진입하는 단계를 더 포함하는, 방법.
  9. 청구항 8에 있어서, 데이터 경로 무결성을 검증하기 위한 커맨드들은 단지 상기 디버그 모드에서 이용가능한, 방법.
  10. 청구항 8에 있어서, 상기 비교하는 단계 후에 상기 디버그 모드를 종료하는 단계를 더 포함하는, 방법.
  11. 청구항 5에 있어서, 상기 캐시 레지스터로부터 판독된 상기 데이터는 상기 캐시 레지스터에 기록된 상기 테스트 데이터를 포함하는, 방법.
  12. 청구항 5에 있어서, 상기 데이터의 제2 세트를 상기 판독하는 동안 상기 캐시 레지스터를 삭제하는 단계를 더 포함하는, 방법.
  13. 청구항 12에 있어서, 상기 캐시 레지스터로부터 판독된 상기 데이터는 상기 캐시 레지스터의 임의의 부분으로부터 오는, 방법.
  14. 청구항 12에 있어서, 테스트 데이터의 부분적인 세트를 기록하는 단계는 상기 캐시 레지스터의 임의의 부분에 기록하는 단계를 포함하는, 방법.
  15. 메모리 디바이스에 있어서의 데이터 경로 무결성을 검증하는 방법으로서:
    상기 메모리 디바이스의 메모리 셀들의 어레이로부터 데이터의 세트를 판독하는 동안 상기 메모리 디바이스의 부분적으로 완전한 제1 레지스터의 프로그래밍되지 않은 부분에 테스트 데이터의 세트를 기록하는 단계;
    상기 데이터의 세트가 상기 메모리 셀들의 어레이로부터 판독되는 동안 상기 제1 레지스터로부터 상기 테스트 데이터의 세트를 판독하는 단계; 및
    판독된 상기 테스트 데이터의 세트를 원래의 상기 테스트 데이터의 세트와 비교하는 단계를 포함하는, 방법.
  16. 메모리 디바이스로서:
    메모리 셀들의 어레이;
    데이터 경로;
    상기 데이터 경로에 위치하는 제1 레지스터;
    상기 메모리 셀들의 어레이와 상기 제1 레지스터 사이의 상기 데이터 경로에 위치하는 제2 레지스터; 및
    상기 메모리 디바이스에 있어서 데이터 경로 무결성을 검증하도록 구성되는 메모리 제어 회로로서, 상기 메모리 셀들의 어레이에 데이터의 제1 세트를 미리 프로그래밍하지 않고 데이터의 제2 세트가 상기 제2 레지스터로부터 상기 메모리 셀들의 어레이에 기록되는 동안 상기 제1 레지스터로부터 상기 데이터의 제1 세트를 판독하고, 판독된 상기 데이터의 제1 세트를 상기 제1 레지스터에 기록된 데이터와 비교하도록 구성되는, 상기 메모리 제어 회로
    를 포함하는, 메모리 디바이스.
  17. 청구항 16에 있어서, 상기 메모리 제어 회로는, 상기 메모리 디바이스의 복수의 입력/출력 연결들로부터 상기 제1 레지스터에 상기 데이터의 제1 세트를 로딩함으로써 상기 데이터의 제1 세트를 판독하고; 상기 복수의 입력/출력 연결들로부터 상기 제1 레지스터에 상기 데이터의 제2 세트를 로딩하고, 상기 제1 레지스터로부터 상기 제2 레지스터로 상기 데이터의 제2 세트를 전달하고, 상기 제1 레지스터를 삭제하고, 상기 제1 레지스터를 삭제한 후에 상기 제1 레지스터에 상기 데이터의 제1 세트를 로딩함으로써 상기 메모리 셀들의 어레이에 상기 데이터의 제2 세트를 기록하도록 더 구성되는, 메모리 디바이스.
  18. 청구항 16에 있어서, 상기 메모리 제어 회로는 상기 메모리 디바이스의 어레이 동작 동안 디버그 모드에서 데이터 경로 무결성을 검증하도록 더 구성되는, 메모리 디바이스.
  19. 청구항 17에 있어서, 상기 데이터 경로는 상기 메모리 셀들의 어레이와 상기 메모리 디바이스의 복수의 입력/출력 연결들 사이에 물리적 연결을 포함하는, 메모리 디바이스.
  20. 청구항 17에 있어서, 상기 제1 레지스터는 상기 메모리 셀들의 어레이에 동작가능하게 연결되고, 상기 제2 레지스터는 상기 제1 레지스터에 동작가능하게 연결되며, 상기 메모리 디바이스는:
    복수의 입력/출력 연결들을 더 포함하고;
    상기 데이터 경로는 상기 메모리 셀들의 어레이와 상기 복수의 입력/출력 연결들 사이에 연결되는, 메모리 디바이스.
  21. 청구항 20에 있어서, 상기 메모리 제어 회로는 상기 메모리 셀들의 어레이로부터 데이터의 세트를 판독하는 동안 상기 메모리 디바이스의 부분적으로 완전한 제1 레지스터의 프로그래밍되지 않은 부분에 테스트 데이터의 세트를 기록하고, 상기 데이터의 세트가 상기 메모리 셀들의 어레이로부터 판독되는 동안 상기 제1 레지스터로부터 상기 테스트 데이터의 세트를 판독하고, 판독된 상기 테스트 데이터의 세트를 원래의 상기 테스트 데이터의 세트와 비교하도록 더 구성되는, 메모리 디바이스.
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