KR100866137B1 - 스택 패키지 - Google Patents

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Abstract

스택 패키지는, 다수의 본딩 패드를 구비하고 각 본딩 패드 상에 제1범프가 형성된 반도체 칩과, 상기 각 제1범프와 대응하는 위치에 각각 제1접속 패드가 형성되고 일측 가장자리에 상기 각 제1접속 패드와 개별 연결되게 제2접속 패드가 형성되며 타측 가장자리에 더미 패드가 형성된 FPC(Flexible Printed Circuits Board)와, 상기 FPC가 안착되는 홈을 구비하고 상기 FPC의 각 제2접속 패드와 각각 연결되는 다수의 관통전극이 형성된 더미 실리콘 웨이퍼를 포함하는 적어도 둘 이상의 단위 패키지가 수직으로 이격해서 스택되고, 상기 스택된 단위 패키지들 사이에서 상측 단위 패키지의 관통전극들과 하측 단위 패키지의 제2접속 패드들을 개별적으로 각각 연결시키도록 다수의 제2범프가 개제되며, 상기 스택된 단위 패키지들 사이에서 상측 단위 패키지를 지지하도록 하측 단위 패키지의 더미 패드 상에 제3범프가 개재된 것을 특징으로 한다.

Description

스택 패키지{Stack package}
도 1a 및 도 1b는 종래 스택 패키지를 설명하기 위해 도시한 단면도.
도 2는 본 발명의 실시예에 따른 스택패키지를 도시한 단면도.
도 3은 본 발명의 실시예에 따른 스택 패키지를 구현하기 위한 단위 패키지를 설명하기 위하여 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명*
200 : 반도체 칩 202 : 본딩 패드
208 : 제1범프 209 : 접착 부재
210 : 더미 실리콘 웨이퍼 216 : FPC
218 : 관통전극 220a : 제2범프
220b : 제3범프 222a : 상측 단위 패키지
222a : 하측 단위 패키지 226a : 제1접속 패드
226b : 제2접속 패드 226c : 더미 패드
H : 홈
본 발명은 스택패키지에 관한 것으로서, 보다 상세하게는, FPC(Flexible Printed Circuit board) 및 더미 실리콘 웨이퍼를 사용하여 빠른 신호 전달의 구현 및 크기를 줄일 수 스택 패키지에 관한 것이다.
전기·전자 제품이 고성능화되고 전자기기들이 경박단소화됨에 따라 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 문제로 대두되고 있다. 또한, 컴퓨터의 경우 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 반도체 소자의 용량은 증대되지만, 패키지는 소형화되는 경향으로 연구되고 있어 한정된 크기의 기판에 더 많은 수의 반도체 칩 또는 패키지를 실장하기 위한 여러 가지 기술들이 제안·연구되고 있다.
이러한 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 즉, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등의 고난도의 기술과 많은 개발 시간을 필요로 함으로써 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩, 또는 반도체 패키지를 수직으로 적층한 것으로서, 스택 패키지는 메모리 용량 증대와 실장 밀도 및 실장 면적 사용의 효율성 측면 및 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있고 대량 생산이 가능하다는 잇점이 있기 때문에, 이러한 스택 패키지에 대한 연구 및 개발이 가속화되고 있다.
도 1a 및 도 1b는 종래 스택 패키지를 설명하기 위해 도시한 단면도이다.
도시된 바와 같이, 종래 스택 패키지는 2개 이상의 반도체 칩 또는 반도체 패키지가 기판 상에 수직적으로 적층되어 있고, 각 적층된 반도체 칩 또는 반도체 패키지들과 기판은 금속 와이어 또는 연결 부재에 의해 상호 전기적으로 연결되어 있다.
이러한 스택 패키지는 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있고 대량 생산이 가능하다는 등의 잇점이 있는 반면, 적층되는 반도체 칩 또는 반도체 패키지의 수 및 크기 증가에 따라 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
도 1a를 참조하면, 다수의 반도체 칩(100a, 100b, 100c)이 기판(104)에 접착제(107)를 매개로 적층된 스택 패키지의 경우, 적층되는 반도체 칩의 수가 증가할수록 상기 반도체 칩들(100a, 100b, 100c)의 본딩 패드(102)들과 기판(104)의 접속 패드(106)들 간의 전기적인 연결을 위한 금속 와이어(108)의 수가 증가하고, 증가된 금속 와이어(108)들 간의 간섭을 피하기 위해 기판(104)에 연결되는 금속 와이어(108)를 수평적으로 또는 수직적으로 형성하기 때문에 금속 와이어(108)들 간의 공간이 증가하여 스택 패키지의 크기가 증가한다.
그리고, 본딩 와이어의 스윕(Sweep) 현상 등에 의하여 전기적인 쇼트가 발생할 수 있으며, 긴 본딩 와이어의 길이로 인하여 신호의 전달이 느려지고, 소요 전력이 증가되어 전기적 특성이 나빠진다.
도 1b를 참조하면, 다수의 본딩 패드(102)들에 범프(108)들이 형성된 반도체 칩들(100a, 100b, 100c, 100d)이 전도성 막(112)이 형성된 더미 실리콘 웨이퍼(110)에 부착되어 있고, 상기 전도성 막(112)이 형성된 더미 실리콘 웨이퍼(110)들은 상기 적층된 반도체 칩들(100a, 100b, 100c, 100d)의 공간을 확보하기 위하여 전기적 연결 부재(114)를 매개로 기판(104)에 부착되어 있다.
그러나, 반도체 칩들 간을 연결 및 적층을 더미 실리콘 웨이퍼를 이용하여 형성한 스택 패키지의 경우, 추가적인 전기적 연결 수단과 복잡한 패턴 형성 및 재배열이 요구되고, 핸들링(Handling) 및 충격에 취약하다.
본 발명은 FPC(Flexible Printed Circuit board) 및 더미 실리콘 웨이퍼를 사용하여 빠른 신호 전달의 구현 및 크기를 줄일 수 스택 패키지를 제공한다.
본 발명에 따른 스택 패키지는, 다수의 본딩 패드를 구비하고 각 본딩 패드 상에 제1범프가 형성된 반도체 칩과, 상기 각 제1범프와 대응하는 위치에 각각 제1접속 패드가 형성되고 일측 가장자리에 상기 각 제1접속 패드와 개별 연결되게 제2접속 패드가 형성되며 타측 가장자리에 더미 패드가 형성된 FPC(Flexible Printed Circuits Board)와, 상기 FPC가 안착되는 홈을 구비하고 상기 FPC의 각 제2접속 패드와 각각 연결되는 다수의 관통전극이 형성된 더미 실리콘 웨이퍼를 포함하는 적어도 둘 이상의 단위 패키지가 수직으로 이격해서 스택되고, 상기 스택된 단위 패키지들 사이에서 상측 단위 패키지의 관통전극들과 하측 단위 패키지의 제2접속 패드들을 개별적으로 각각 연결시키도록 다수의 제2범프가 개제되며, 상기 스택된 단위 패키지들 사이에서 상측 단위 패키지를 지지하도록 하측 단위 패키지의 더미 패드 상에 제3범프가 개재된 것을 특징으로 한다.
상기 본딩 패드는 재배선된 것을 특징으로 한다.
상기 재배선은 구리(Cu) 또는 금(Au)으로 이루어진 것을 특징으로 한다.
상기 제1접속 패드는 상기 제2접속 패드와 회로 패턴으로 연결된 것을 특징으로 한다.
상기 FPC는 상기 더미 실리콘 웨이퍼의 상면에 접착 부재를 매개로 부착된 것을 특징으로 한다.
상기 관통전극은 구리(Cu) 또는 금(Au)으로 이루어진 것을 특징으로 한다.
상기 제2 및 제3범프는 동일한 크기를 가지고, 상기 반도체 칩의 두께보다 두꺼운 수직 두께를 갖는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
본 발명은 다수의 접속 패드를 구비한 FPC(Flexible Printed Circuits Board)와 더미 실리콘 웨이퍼를 사용하여 경박단소하고 빠른 신호 전달의 구현이 가능한 스택 패키지를 제공한다.
자세하게, 본 발명은 공지된 방법으로 재배선되고 상기 재배선된 본딩 패드 상에 제1범프를 구비한 반도체 칩과, 상기 반도체 칩이 부착되고 일측에 TSV(Through Silicon Via) 형성 기술을 이용하여 내부를 관통하는 관통전극이 형성된 더미 실리콘 웨이퍼 및 상기 반도체 칩의 제1범프와 더미 실리콘 웨이퍼의 관통전극을 전기적으로 연결하는 다수의 접속 패드를 구비한 FPC로 구성된 적어도 2개 이상의 단위 패키지를 형성한다.
그리고, 상기 단위 패키지들 중 상부에 위치하는 단위 패키지의 관통전극과 하부에 위치하는 단위 패키지에 구비된 FPC의 접속 패드를 제2범프를 이용하여 전기적으로 연결하고, 상기 범프의 타측에 상기 상부에 위치하는 단위패키지를 지지하기 위한 제3범프를 형성하여 스택 패키지를 구현한다.
따라서, 종래 금속 와이어를 사용하는 스택 패키지에 비해 전기적인 연결 길이를 짧게 하여 패키지의 크기를 줄일 수 있고, 빠른 신호 전달을 구현할 수 있다.
그리고, 더미 실리콘 웨이퍼를 사용함으로써, 그리고, 반도체 칩과 실리콘의 열팽창 계수 차이가 크기 않아 패키지의 휨(Warpage)를 최소화할 수 있음으로써 스택 패키지의 구조적 신뢰성을 향상시킬 수 있다.
여기서, 상기 FPC(Flexible Printed Circuits Board)는 연성 회로 기판이라고 불리며, 동박의 정밀 에칭으로 형성된 회로를 절연특성이나 내열성이 뛰어난 폴리이미드 필름을 사용하여 샌드위치 구조로 형성한 기판으로서, 전자제품이 소형화 및 경량화가 되면서 개발된 전자부품으로 유연성, 굴곡성, 내약품성 및 내열성이 우수하고 작업성이 뛰어나 대부분의 전자제품에 핵심부품으로 사용된다.
도 2는 본 발명의 실시예에 따른 스택패키지를 도시한 단면도이고, 도 3은 본 발명의 실시예에 따른 스택 패키지를 구현하기 위한 단위 패키지를 설명하기 위 하여 도시한 도면이다.
도 2 및 도 3을 참조하면, 본 발명에 따른 스택 패키지는 적어도 2개 이상의 단위 패키지가 범프를 매개로 적층되어 형성된다.
여기서, 상기 단위 패키지(222a, 222b)는 공지된 방법으로 재배선된 다수의 본딩 패드(202) 및 상기 본딩 패드들(202)에 형성된 제1범프(208)를 구비한 반도체 칩(200)이 TSV(Through Silicon Via) 형성 기술로 일측에 내부를 관통하는 다수의 관통전극(218)을 구비한 더미 실리콘 웨이퍼(210)의 상면에 다수의 접속 패드 (226a, 226b)를 구비한 FPC(Flexible Printed Circuits Board : 216)를 매개로 전기적으로 연결되어 구성된다.
이때, 상기 반도체 칩(200)의 재배선 및 상기 더미 실리콘 웨이퍼(210)의 관통전극(218)은 구리(Cu) 또는 금(Au)을 사용한 도금 공정으로 형성되고, 상기 더미 실리콘 웨이퍼(210)의 상면에는 상기 FPC(216)의 면적보다 넓은 면적의 홈(H)이 형성되어 있으며, 상기 홈(H) 내에는 상기 FPC(216)가 접착 부재(209)를 매개로 부착된다.
그리고, 상기 FPC(216)에는 상면에 상기 반도체 칩(200)의 본딩 패드(202)에 형성된 제1범프(208)와 대응하는 위치에 상기 반도체 칩(200)과의 전기적인 연결을 위한 제1접속 패드(226a)가 구비되어 있고, 상기 본딩 패드(202)에 형성된 제1범프(208)가 상기 FPC(216)에 구비된 제1접속 패드(226a)에 부착됨으로써 전기적으로 연결된다.
또한, 상기 FPC(216)에는 상기 제1접속 패드(226a)와 이격된 위치, 즉, 상기 FPC(216)의 일측 가장자리 부분의 상기 더미 실리콘 웨이퍼(210)의 관통전극(218)과 대응하는 위치에 상기 제1접속 패드(226a) 및 회로 패턴(228)으로 개별 연결되고 상기 관통전극(218)들과 전기적으로 연결되는 제2접속 패드(226b)가 구비되어 있으며, 상기 FPC(216)의 타측 가장자리 부분에는 더미 패드(226c)가 형성되어 있다. 따라서, 상기 반도체 칩(200)과 상기 더미 실리콘 웨이퍼(210)의 관통전극(218)과 전기적으로 연결된다.
한편, 상술한 상기 2개 이상의 단위 패키지(222a, 222b)를 적층하여 형성된 스택 패키지는 상부에 위치하는 상측 단위 패키지(222a)의 관통전극(218)과 상기 상측 단위 패키지의 하부에 위치하는 하측 단위 패키지(222b)의 제2접속 패드(222b) 간을 제2범프(220a)를 사용해 전기적으로 연결하고, 상기 제2범프(220a)의 타측에 상기 제2범프(220a)와 동일한 크기를 가지는 제3범프(220b)를 상기 더미 패드(2Z26c)에 상에 형성하여 상기 상측 단위 패키지(222a)를 물리적으로 지지하여 형성된다.
그리고, 상술한 바와 동일한 구조의 단위 패키지를 제2 및 제3범프를 매개로 다수 적층하여 스택 패키지가 구현된다.
여기서, 상기 제2 및 제3범프(220a)는 상기 제1범프(208)보다 수직적으로 두께운 두께를 가지며, 상기 제2 및 제3범프(220a)는 상기 반도체 칩(200)의 두께보다 수직적으로 두께운 두께를 가진다.
따라서, 본 발명에 따른 스택 패키지는 금속 와이어가 아닌 범프를 사용하여 전기적으로 연결함으로써 전기적인 연결 길이를 짧게 하여 패키지의 크기를 줄일 수 있고, 빠른 신호 전달을 구현할 수 있다.
그리고, 반도체 칩과 열팽창 계수 차이가 크기 않은 더미 실리콘 웨이퍼를 사용하여 스택 패키지를 형성함으로써, 스택 패키지의 휨(Warpage)을 를 최소화할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 칩과, 반도체 칩이 실장되고 내부를 관통하는 관통전극이 형성된 더미 실리콘 웨이퍼와 반도체 칩 및 더미 실리콘 웨이퍼를 전기적으로 연결하는 FPC로 구성된 적어도 2개 이상의 단위 패키지와 상기 단위 패키지들 간을 전기적 및 물리적으로 연결하는 범프로 스택 패키지를 구현한다.
따라서, 종래 금속 와이어를 사용하는 스택 패키지에 비해 전기적인 연결 길이를 짧게 하여 패키지의 크기를 줄일 수 있고, 빠른 신호 전달을 구현할 수 있다.
그리고, 더미 실리콘 웨이퍼를 사용함으로써, 그리고, 반도체 칩과 실리콘의 열팽창 계수 차이가 크기 않아 패키지의 휨(Warpage)를 최소화할 수 있음으로써 스택 패키지의 구조적 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 다수의 본딩 패드를 구비하고 각 본딩 패드 상에 제1범프가 형성된 반도체 칩과, 상기 각 제1범프와 대응하는 위치에 각각 제1접속 패드가 형성되고 일측 가장자리에 상기 각 제1접속 패드와 개별 연결되게 제2접속 패드가 형성되며 타측 가장자리에 더미 패드가 형성된 FPC(Flexible Printed Circuits Board)와, 상기 FPC가 안착되는 홈을 구비하고 상기 FPC의 각 제2접속 패드와 각각 연결되는 다수의 관통전극이 형성된 더미 실리콘 웨이퍼를 포함하는 적어도 둘 이상의 단위 패키지가 수직으로 이격해서 스택되고,
    상기 스택된 단위 패키지들 사이에서 상측 단위 패키지의 관통전극들과 하측 단위 패키지의 제2접속 패드들을 개별적으로 각각 연결시키도록 다수의 제2범프가 개제되며,
    상기 스택된 단위 패키지들 사이에서 상측 단위 패키지를 지지하도록 하측 단위 패키지의 더미 패드 상에 제3범프가 개재된 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 본딩 패드는 재배선된 것을 특징으로 하는 스택 패키지.
  3. 제 2 항에 있어서,
    상기 재배선은 구리(Cu) 또는 금(Au)으로 이루어진 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 제1접속 패드는 상기 제2접속 패드와 회로 패턴으로 연결된 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 FPC는 상기 더미 실리콘 웨이퍼의 상면에 접착 부재를 매개로 부착된 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 관통전극은 구리(Cu) 또는 금(Au)으로 이루어진 것을 특징으로 하는 스택 패키지.
  7. 제 1 항에 있어서,
    상기 제2 및 제3범프는 동일한 크기를 가지고, 상기 반도체 칩의 두께보다 두꺼운 수직 두께를 갖는 것을 특징으로 하는 스택 패키지.
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CN113314472A (zh) * 2021-04-20 2021-08-27 中国科学院声学研究所 一种基于fpc基板的系统级芯片

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
일본공개특허공보 특개평8-236694(1996.09.13)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150155209A1 (en) * 2013-12-04 2015-06-04 United Microelectronics Corp. Method for generating die identification by measuring whether circuit is established in a package structure
US9196549B2 (en) * 2013-12-04 2015-11-24 United Microelectronics Corp. Method for generating die identification by measuring whether circuit is established in a package structure

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