CN215451404U - 一种三维异质集成的可编程芯片结构 - Google Patents

Abstract

本申请涉及集成芯片技术领域，尤其涉及一种三维异质集成的可编程芯片结构。该可编程芯片结构中，第一芯片中设有第一金属层；第一芯片与第二芯片之间第一芯片一侧的三维异质集成表面上设有第一三维异质集成键合点；第一三维异质集成键合点与第一金属层互连；第二芯片中设有第二金属层；第一芯片与第二芯片之间第二芯片一侧的三维异质集成表面上设有第二三维异质集成键合点；第二三维异质集成键合点与第二金属层互连；第一三维异质集成键合点与第二三维异质集成键合点相接触互连为三维异质集成结构。本申请利用三维异质集成技术，通过半导体金属制程工艺，实现芯片间的层叠互连，在降低可编程芯片结构工作功耗的同时提高了其访问带宽。

Description

一种三维异质集成的可编程芯片结构

技术领域

本申请涉及集成芯片技术领域，尤其涉及一种三维异质集成的可编程芯片结构。

背景技术

现有的SIP(System In a Package，系统级封装)和MCM(Multichip Module，多芯片模块)等封装工艺中，需要将芯片与其它电路邦定(bonding)到基板(substrate)或硅中介层(interposer)上，通过硅通孔(Through Silicon Via，TSV)互连，形成2.5D封装，实现芯片与其它电路的规模性互连。

FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)芯片或含eFPGA(Embedded Field Programmable Gate Array，嵌入式现场可编程逻辑门阵列)模块的芯片等可编程芯片结构具有布线资源丰富、可重复编程和集成度高以及投资较低的特点，在数字电路设计领域得到了广泛的应用。目前，FPGA的规模从几万逻辑单元(LE)发展到百万逻辑单元，然而FPGA与其它电路的互连，却受现有封装的限制，互连规模始终停留在一千量级，大大限制了FPGA芯片或含eFPGA模块的芯片在大容量存储应用场景下的访问带宽和工作功耗。

因此，如何提高可编程芯片结构的访问带宽并降低其工作功耗，是目前亟需解决的技术问题。

实用新型内容

本申请实施例通过提供一种三维异质集成的可编程芯片结构，以提高可编程芯片结构的访问带宽并降低其工作功耗。

为实现以上目的，本申请提供以下方案：

第一方面，本申请实施例提供了一种三维异质集成的可编程芯片结构，所述可编程芯片结构，包括：所述多层芯片中的芯片包括：FPGA芯片、含eFPGA模块的芯片和存储芯片中的一种或多种；

所述多层芯片设有相邻的第一芯片和第二芯片；

所述第一芯片中设有第一金属层；所述第一芯片与所述第二芯片之间所述第一芯片一侧的三维异质集成表面上设有第一三维异质集成键合点；所述第一三维异质集成键合点与所述第一金属层互连；

所述第二芯片中设有第二金属层；所述第一芯片与所述第二芯片之间所述第二芯片一侧的三维异质集成表面上设有第二三维异质集成键合点；所述第二三维异质集成键合点与所述第二金属层互连；

所述第一三维异质集成键合点与所述第二三维异质集成键合点相接触互连为三维异质集成结构。

在一种可能的实施例中，所述第一芯片中所述第一金属层上设有第一介质层和第一三维异质集成键合层；其中，所述第一三维异质集成键合点位于所述第一三维异质集成键合层的表面上；

所述第二芯片中所述第二金属层上设有第二介质层和第二三维异质集成键合层；其中，所述第二三维异质集成键合点位于所述第二三维异质集成键合层的表面上。

在一种可能的实施例中，所述多层芯片中第三芯片设置在所述第一芯片上方，且与所述第一芯片相邻设置；

所述第一芯片中还设有第三金属层；所述第一芯片的衬底的底面上还设有第三介质层和第三三维异质集成键合层；所述第三三维异质集成键合层的表面设有第三三维异质集成键合点；所述第三金属层分别互连所述第三三维异质集成键合点和所述第一金属层；

所述第三芯片中设有第四金属层；所述第一芯片与所述第三芯片之间所述第三芯片一侧的三维异质集成表面上设有第四三维异质集成键合点；所述第四三维异质集成键合点与所述第四金属层互连；

所述第三三维异质集成键合点与所述第四三维异质集成键合点相接触互连。

在一种可能的实施例中，所述第一三维异质集成键合点设置在所述第一芯片的衬底的底面的三维异质集成表面上；

所述第二芯片中所述第二金属层上设有第二介质层和第二三维异质集成键合层；其中，所述第二三维异质集成键合点位于所述第二三维异质集成键合层的表面上。

在一种可能的实施例中，所述第一三维异质集成键合点设置在所述第一芯片的衬底的底面的三维异质集成表面上；

所述第二三维异质集成键合点设置在所述第二芯片的衬底的底面的三维异质集成表面上。

在一种可能的实施例中，所述多层芯片中第三芯片设置在所述第一芯片上方，且与所述第一芯片相邻设置；

所述第一芯片中还设有第三金属层；所述第三金属层沿远离所述第一芯片的衬底方向上还设有第三介质层和第三三维异质集成键合层；所述第三三维异质集成键合层的表面设有第三三维异质集成键合点；所述第三金属层分别互连所述第三三维异质集成键合点和所述第一金属层；

所述第三芯片中设有第四金属层；所述第一芯片与所述第三芯片之间所述第三芯片一侧的三维异质集成表面上设有第四三维异质集成键合点；所述第四三维异质集成键合点与所述第四金属层互连；

所述第三三维异质集成键合点与所述第四三维异质集成键合点相接触互连。

在一种可能的实施例中，所述第一芯片中设有第一信号输出端；所述第二芯片中设有第一信号输入端；

所述第一芯片的公共接地端通过所述三维异质集成结构互连所述第二芯片的公共接地端，形成所述多层芯片的公共接地端；

所述第一信号输出端通过所述三维异质集成结构互连所述第一信号输入端。

在一种可能的实施例中，所述第一芯片中设有第一电平转换电路和第二电平转换电路；

所述第一芯片中所述第一信号输出端经所述第一电平转换电路互连所述第二电平转换电路的输入端；所述第二电平转换电路的输出端通过所述三维异质集成结构互连所述第一信号输入端；

所述第一电平转换电路的第一参考电压端互连所述第一芯片的内核电压端；所述第一电平转换电路的第二参考电压端互连所述多层芯片的公共接地端；

所述第二电平转换电路的第一参考电压端经所述三维异质集成结构互连所述第二芯片的内核电压端；所述第二电平转换电路的第二参考电压端互连所述多层芯片的公共接地端。

在一种可能的实施例中，所述第二芯片中设有第一电平转换电路和第二电平转换电路；

所述第一信号输出端经所述三维异质集成结构互连第一电平转换电路的输入端；所述第一电平转换电路的输出端通过所述第二电平转换电路互连所述第一信号输入端；

所述第一电平转换电路的第一参考电压端经所述三维异质集成结构互连所述第一芯片的内核电压端；所述第一电平转换电路的第二参考电压端经所述三维异质集成结构互连所述多层芯片的公共接地端；

所述第二电平转换电路的第一参考电压端互连所述第二芯片的内核电压端；所述第二电平转换电路的第二参考电压端互连所述多层芯片的公共接地端。

在一种可能的实施例中，所述多层芯片中设有相邻的第四芯片与第五芯片；

所述第四芯片中设有第一金属网络和第二金属网络；所述第五芯片中设有第三金属网络；

所述第四芯片与所述第五芯片之间所述第四芯片一侧的三维异质集成表面上设置有第五三维异质集成键合点和第六三维异质集成键合点；其中，所述第五三维异质集成键合点互连所述第一金属网络；所述第六三维异质集成键合点互连所述第二金属网络；

所述第四芯片与所述第五芯片之间所述第五芯片一侧的三维异质集成表面上设置有第七三维异质集成键合点和第八三维异质集成键合点；其中，所述第七三维异质集成键合点和所述第八三维异质集成键合点均互连所述第三金属网络；所述第七三维异质集成键合点接触互连所述第五三维异质集成键合点；所述第八三维异质集成键合点接触互连所述第六三维异质集成键合点。

在一种可能的实施例中，所述FPGA芯片包括FPGA晶粒和/或FPGA晶圆；

所述含eFPGA模块的芯片包括含eFPGA模块的晶粒和/或含eFPGA模块的晶圆；

所述存储芯片包括存储晶粒和/或存储晶圆。

本申请与现有技术相比，具有如下的优点和有益效果：

本申请可编程芯片结构中多个芯片层叠连接为多层芯片，相邻的第一芯片和第二芯片之间采用三维异质集成键合连接，实现第一芯片和第二芯片之间的互连。本申请利用三维异质集成技术，通过半导体金属制程工艺，实现芯片间的层叠互连，使得芯片间互连线物理及电气参数遵循半导体制程工艺特征，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度；同时，三维异质集成互连技术的不通过传统IO结构，且互连距离较短，降低了芯片之间的通讯功耗；进而提高了集成芯片的集成度和互连频率，并降低了互连功耗，以此在降低可编程芯片结构工作功耗的同时提高了其访问带宽。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本申请实施例提供一种三维异质集成的可编程芯片结构的结构示意图；

图2为本申请实施例提供的第一种双层芯片的层叠连接结构的结构示意图；

图3为本申请实施例提供的第二种双层芯片的层叠连接结构的结构示意图；

图4为本申请实施例提供的第三种双层芯片的层叠连接结构的结构示意图；

图5为本申请实施例提供的一种三层芯片的层叠连接结构的结构示意图；

图6为本申请实施例提供的把逻辑电平转换电路设置在第一芯片时逻辑电平转换电路的连接示意图；

图7为本申请实施例提供的一种电平转换电路的连接示意图；

图8为本申请实施例提供的把逻辑电平转换电路设置在第二芯片时逻辑电平转换电路的连接示意图；

图9为本申请实施例提供的一种层叠芯片结构的金属层布线方案的结构示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

如图1所示为本申请实施例提供的一种三维异质集成的可编程芯片结构的结构示意图，该可编程芯片结构，包括：层叠连接的多层芯片100。

示例性的，多层芯片包括多层晶粒或多层晶圆中的至少一种。容易理解的是，本实用新型实施例中提到的芯片可以是以晶圆或者晶粒的形态存在的产品。芯片可以为晶粒(die或者chip)、晶圆(wafer)中至少一种，但不以此为限，也可以是本领域技术人员所能想到的任何替换。其中，晶圆是指制作硅半导体电路所用的硅晶片，芯片或晶粒是指将上述制作有半导体电路的晶圆进行分割后的硅晶片。本实用新型的具体实施例中以芯片为例进行介绍。

该多层芯片100至少包括两个芯片，该多层芯片中任一芯片为FPGA(FieldProgrammable Gate Array，现场可编程逻辑门阵列)芯片或含eFPGA(Embedded FieldProgrammable Gate Array，嵌入式现场可编程逻辑门阵列)模块的芯片。

当然，每个芯片均可以是FPGA芯片、含eFPGA模块的芯片(也是包含将FPGA作为嵌入模块的芯片，后文统称为FPGA芯片)、存储(Memory)芯片、中央处理器(CentralProcessing Unit，CPU)、数字信号处理芯片(Digital Signal Processing，DSP)、图形处理器(Graphics Processing Unit，GPU)和知识产权核心模组(Intellectual Propertycore，IP核)等计算和存储单元中的任一种或任意多种的组合。

存储芯片则可以采用多种类型的存储器技术，包括但不仅限于随机存取存储器(Random Access Memory，RAM)、闪存(Flash)、电阻存储器(RRAM或ReRAM)、磁阻存储器(MRAM)、铁电存储器(FeRAM)、氧化物电阻存储器(OxRAM)、电桥存储器(CBRAM)、相变存储器(PCM)、自旋转移力矩存储器(STT-MRAM)或电可擦除存储器(EEPROM)等中的任一种或任意多种的组合。

具体的，FPGA芯片包括FPGA晶粒和/或FPGA晶圆；含eFPGA模块的芯片包括含eFPGA模块的晶粒和/或含eFPGA模块的晶圆；存储芯片包括存储晶粒和/或存储晶圆。

具体的，FPGA芯片可以包括FPGA的逻辑电路、供电电路、电平转换电路和信号处理电路等部分；含eFPGA模块的芯片可以包括eFPGA的逻辑电路、供电电路、电平转换电路和信号处理电路等部分；存储芯片可以包括存储器阵列、存储控制器、供电电路和电平转换电路等部分。

各个芯片可以采用相同工艺结构和/或类型的芯片，也可以采用不同工艺结构和/或类型的芯片，这里不加以限制。

本实施例中，多个芯片依次层叠连接，以提高整体集成度，和/或实现具体的功能。芯片的总数，即为多层芯片100层叠的层数，这里不对多层芯片100层叠的层数加以限制。

该多层芯片100中设有相邻设置的第一芯片210和第二芯片220。第一芯片210可以是多层芯片100中任一层芯片，第二芯片220则是多层芯片100中与第一芯片210相邻的任一芯片。本实施例中，第一芯片210和第二芯片220“相邻”可以理解为，第一芯片210和第二芯片220“相层叠接触和/或互连连接”。

本实施例中，第一芯片210和第二芯片220为成组设置，当然如果多层芯片中包含有两组第一芯片210和第二芯片220，第一组中的第一芯片210可以为第二组中的第二芯片220。

第一芯片210中设有第一金属层211，第一金属层211的材料可以为铜、铝或金，这里不加以限制。第一芯片210中相关电路可以接于第一金属层211中。

第一芯片210与第二芯片220之间第一芯片210一侧的三维异质集成表面上设有第一三维异质集成键合点212；第一三维异质集成键合点212与第一金属层211互连。

第一三维异质集成键合点212包含有若干个互连结合点，这些互连结合点的集合，共同用来实现信号的跨芯片互连功能。

第二芯片220中设有第二金属层221，第二金属层221的材料可以为铜、铝或金，这里不加以限制。第一芯片210中相关电路可以接于第二金属层221中。

第一芯片210与第二芯片220之间第二芯片220一侧的三维异质集成表面上设有第二三维异质集成键合点222；第二三维异质集成键合点222与第二金属层221互连。

第二三维异质集成键合点222包含有若干个互连结合点，这些互连结合点的集合，共同用来实现信号的跨芯片互连功能。

第一三维异质集成键合点212与第二三维异质集成键合点222相接触互连为三维异质集成结构。

具体的，第一三维异质集成键合点212中的互连结合点可以与第二三维异质集成键合点222中对应的互连结合点互连，实现第一三维异质集成键合点212与第二三维异质集成键合点222相接触互连。

当然，多层芯片100中可以存在多组第一芯片210和第二芯片220，以此实现三层以及三层以上的层叠芯片结构。

本实施例利用三维异质集成技术，通过半导体金属制程工艺，实现芯片间的层叠互连，使得芯片间互连线物理及电气参数遵循半导体制程工艺特征，减少了孔、互连线和IO结构的使用，从而增加芯片间的互连密度和互连速度；同时，三维异质集成互连技术的不通过传统IO结构，且互连距离较短，降低了芯片之间的互连功耗；提高了集成芯片的集成度，以此在降低可编程芯片结构工作功耗的同时提高了其访问带宽。

这里，本实施例以多层芯片100中的一组第一芯片210和第二芯片220为例，提供三种双层芯片的层叠连接结构，在实际应用中，可以根据这三种双层芯片的层叠连接结构进行组合，构建出多层芯片100。

在本实施例中，第一芯片210可以为FPGA芯片，第二芯片220可以为存储芯片；通过三维异质集成互连技术，将FPGA芯片和存储芯片之间建立高密度金属层跨芯片直接互连，建立FPGA芯片与存储芯片之间的跨芯片高带宽存储访问，相较现有技术FPGA芯片通过IO接口和/或IO电路互连外部存储芯片，在三维异质集成的可编程芯片结构内实现FPGA芯片和存储芯片存储访问，降低了FPGA芯片用于互连外部存储芯片的IO接口开销，并显著增加了存储访问带宽、降低了存储访问能耗，提高了存储访问容量。

如图2所述为本申请实施例提供的第一种双层芯片的层叠连接结构的结构示意图，该层叠连接结构属于一种面对面(F2F)互连结构，其中：

第一芯片210中第一金属层211上设有第一介质层213和第一三维异质集成键合层214；其中，第一三维异质集成键合点212位于第一三维异质集成键合层214的表面上；

第二芯片220中第二金属层221上设有第二介质层223和第二三维异质集成键合层224；其中，第二三维异质集成键合点222位于第二三维异质集成键合层224的表面上。

由于该层叠连接结构属于面对面互连结构，第一金属层211可以为第一芯片210的顶层金属层，第二金属层221可以为第二芯片220的顶层金属层。

制备工艺流程：

1、在第一芯片210远离其衬底一侧制备第一金属层211，在第二芯片220远离其衬底一侧制备第二金属层221。

第一芯片210和第二芯片220的三维集成工艺可以灵活选择，例如三维集成的FPGA芯片可以采用铜金属互连工艺芯片，三维集成的存储芯片可以采用铜或铝等金属互连工艺芯片。

2、利用后道工序(Back End Of Line，BEOL)，在第一金属层211上制备第一介质层213和第一三维异质集成键合层214，并在第一三维异质集成键合层214上制备出第一三维异质集成键合点212；利用后道工序，在第二金属层221上制备第二介质层223和第二三维异质集成键合层224，并在第二三维异质集成键合层224上制备出第二三维异质集成键合点222。

具体的，第一三维异质集成键合点212可以采用铜工艺三维异质集成键合点，并通过金属层间过孔与第一金属层211互连；第二三维异质集成键合点222可以采用铜工艺三维异质集成键合点，并通过金属层间过孔与第二金属层221互连。

3、将第一芯片210与第二芯片220的三维异质集成键合层对齐键合，实现第一芯片210与第二芯片220的三维异质键合互连。

如图3所述为本申请实施例提供的第二种双层芯片的层叠连接结构的结构示意图，该层叠连接结构属于一种面对背(F2B)互连结构(图3从下往上看即为一种面对背互连结构)或背对面(B2F)互连结构(图3从上往下看即为一种背对面互连结构)，其中：

第一三维异质集成键合点212设置在第一芯片210的衬底的底面上的三维异质集成表面上。

具体的，第一芯片210的衬底的底面上设置有介质层，该介质层上设置有三维异质集成键合层，该第一三维异质集成键合点212设置在该三维异质集成键合层。

第二芯片220中第二金属层221上设有第二介质层223和第二三维异质集成键合层224；其中，第二三维异质集成键合点222位于第二三维异质集成键合层224的表面上。

由于该层叠连接结构属于面对背互连结构，第一金属层211可以为第一芯片210的一层内部金属层，第二金属层221可以为第二芯片220的一层内部金属层。

制备工艺流程：

1、第一金属层211为第一芯片210的内部金属层，在第二芯片220远离其衬底一侧制备第二金属层221。

第一芯片210和第二芯片220的三维集成工艺可以灵活选择，例如三维集成的FPGA芯片可以采用铜金属互连工艺芯片，三维集成的存储芯片可以采用铜或铝等金属互连工艺芯片。

2、利用后道工序(Back End Of Line，BEOL)，利用TSV(Through Silicon Via，硅通孔)技术在第一芯片210的减薄衬底202上开孔及绝缘处理，之后通过该TSV孔制备第一三维异质集成键合点212，并与第一金属层211互连；利用后道工序，在第二金属层221上制备第二介质层223和第二三维异质集成键合层224，并在第二三维异质集成键合层224上制备出第二三维异质集成键合点222。

具体的，第一三维异质集成键合点212可以采用铜工艺三维异质集成键合点，并通过TSV孔与第一金属层211互连；第二三维异质集成键合点222可以采用铜工艺三维异质集成键合点，并通过金属层间过孔与第二金属层221互连。

3、将第一芯片210与第二芯片220的三维异质集成键合层对齐键合，实现第一芯片210与第二芯片220的三维异质键合互连。

如图4所述为本申请实施例提供的第三种双层芯片的层叠连接结构的结构示意图，该层叠连接结构属于一种背对背(B2B)互连结构，其中：

第一三维异质集成键合点212设置在第一芯片210的衬底的底面上的三维异质集成表面上；

具体的，第一芯片210的衬底的底面上设置有介质层，该介质层上设置于有三维异质集成键合层，该第一三维异质集成键合点212设置在该三维异质集成键合层。

第二三维异质集成键合点222设置在第二芯片220的衬底的底面上的三维异质集成表面上；

具体的，第二芯片220的衬底的底面上设置有介质层，该介质层上设置于有三维异质集成键合层，该第二三维异质集成键合点222设置在该三维异质集成键合层。

由于该层叠连接结构属于背对背互连结构，第一金属层211可以为第一芯片210的内部金属层，第二金属层221可以为第二芯片220的内部金属层。

制备工艺流程：

1、第一金属层211为第一芯片210中靠近其衬底的内部金属层，第二金属层221为第二芯片220中靠近其衬底的内部金属层。

第一芯片210和第二芯片220的三维集成工艺可以灵活选择，例如三维集成的FPGA芯片可以采用铜金属互连工艺芯片，三维集成的存储芯片可以采用铜或铝等金属互连工艺芯片。

2、在后道工序中，利用TSV技术在第一芯片210的减薄衬底上开孔及绝缘处理，之后通过该TSV孔制备第一三维异质集成键合点212，并与第一金属层211互连；在后道工序中，利用TSV技术在第二芯片220的减薄衬底上开孔及绝缘处理，之后通过该TSV孔制备第二三维异质集成键合点222，并与第一金属层211互连。

具体的，第一三维异质集成键合点212可以采用铜工艺三维异质集成键合点，并通过TSV孔与第一金属层211互连；第二三维异质集成键合点222可以采用铜工艺三维异质集成键合点，并通过TSV孔与第二金属层221互连。

3、将第一芯片210与第二芯片220的三维异质集成键合层对齐键合，实现第一芯片210与第二芯片220的三维异质键合互连。

在实际应用中，面对面(F2F)互连通常具备独立使用的最佳效果，面对背(F2B)、背对面(B2F)和背对背(B2B)互连也是有效方法，并且是构成多于两层的三维异质集成可编程芯片结构的基础制备方法。

由于本实施例中，第一芯片210和第二芯片220为成组设置，多层芯片100中可以包含有多组第一芯片210和第二芯片220，而一组中的第一芯片210可以为另一组中的第二芯片220。

每组第一芯片210和第二芯片220可以采用上文所述三种双层芯片的层叠连接结构中的任一种，实现三层芯片及三层以上芯片的层叠连接结构。

本实施例以第三芯片230层叠在由第一芯片210和第二芯片220组成的面对面(F2F)互连的双层芯片的层叠连接结构为例，说明三层芯片的层叠连接结构的具体结构和制备方法。

如图5所述为本申请实施例提供的一种三层芯片的层叠连接结构的结构示意图，该层叠连接结构中，第一芯片210位于第三芯片230与第二芯片220之间，第一芯片210首先与第二芯片220形成双层芯片结构，之后第三芯片230在层叠连接在该双层芯片结构上，形成三层芯片结构。

该层叠连接结构中，第一芯片210和第二芯片220首先构建为上文的面对面互连结构，在此基础上：

第一芯片210中还设有第三金属层215；第一芯片210的衬底的底面上还设有第三介质层216和第三三维异质集成键合层217；第三三维异质集成键合层217的表面设有第三三维异质集成键合点218；第三金属层215分别互连第三三维异质集成键合点218和第一金属层211；

第三芯片230中设有第四金属层231；第一芯片210与第三芯片230之间第三芯片230一侧的三维异质集成表面上设有第四三维异质集成键合点232；第四三维异质集成键合点232与第四金属层231互连；

第三三维异质集成键合点218与第四三维异质集成键合点232通过三维异质集成键合互连。

该层叠连接结构中，将第一芯片210和第二芯片220的组合对应图2的面对面互连结构，将这个组合看做一个整体，第三芯片230与第一芯片210和第二芯片220的组合之间形成面对背(从上往下看)互连；其中，第三芯片230可以理解为对应图3中第二芯片220，第一芯片210和第二芯片220的组合可以理解为对应图3中第一芯片210。另外，第三芯片230与第一芯片210除了可以采用图5所示面对背互连，还可以采用上文图4所示的背对背互连结构。

若第三芯片230与第一芯片210采用上文如图4所示的背对背互连结构，则第三金属层231可以为第三芯片230的内部金属层，第三金属层215为第一芯片210的内部金属层。

这里以第三芯片230与第一芯片210采用上文的面对背互连结构为例，说明其制备工艺流程：

1、利用上文所述方案，制备出包含第一芯片210和第二芯片220的面对面(F2F)互连的层叠连接结构，并将这个组合视为一个整体。

2、在第三芯片230远离其衬底一侧制备第三金属层231。

第三芯片230的三维集成工艺可以灵活选择，例如三维集成的FPGA芯片可以采用铜金属连接工艺芯片，三维集成的存储芯片可以采用铜或铝等金属连接工艺芯片。

3、利用后道工序，在第三金属层上制备对应介质层和对应三维异质集成键合层，并在该对应三维异质集成键合层上制备出第四三维异质集成键合点232；将第一芯片210的衬底减薄，在该衬底上制备第三介质层216；在后道工序中，利用TSV技术在第一芯片210的减薄衬底上开孔及绝缘处理，之后通过该TSV孔制备第三三维异质集成键合层217，形成第三三维异质集成键合点218和第三金属层215的互连。

4、翻转第三芯片230，并与双层芯片结构相对齐贴合，进行三维异质键合互连。将第三芯片230下层与第一芯片210上层的三维异质集成键合层对齐键合，实现第三芯片230与第一芯片210的三维异质键合互连，最终实现第一芯片210、第二芯片220和第三芯片230的三维异质键合互连。

当然，还可以根据上文方案，继续在三层芯片结构上叠加芯片，形成四层以及四层以上的多层芯片100，具体在此不予以赘述。

当然，上文所述面对背(F2B)互连结构背对背(B2B)互连结构也可采用这种方式，来构建出三层芯片的层叠连接结构。

具体的：

第一芯片中还设有第三金属层215；第三金属层215沿远离第一芯片的衬底方向上还设有第三介质层216和第三三维异质集成键合层217；第三三维异质集成键合层217的表面设有第三三维异质集成键合点218；第三金属层215分别互连第三三维异质集成键合点218和第一金属层211；

第三芯片230中设有第四金属层231；第一芯片210与第三芯片230之间第三芯片230一侧的三维异质集成表面上设有第四三维异质集成键合点232；第四三维异质集成键合点232与第四金属层231互连；

第三三维异质集成键合点218与第四三维异质集成键合点232相接触互连。

其制备工艺流程与图5所示的三层芯片的层叠连接结构的制备工艺流程相似，在此不予以赘述。

实际应用中，多层芯片100中的任一相邻两层芯片之间均可根据设计需要，灵活采用上文所述三种双层芯片的层叠连接结构中的任一种，从而完成多层芯片100的设计及制备，满足不同场景下对不同芯片的制备要求。

在多层芯片100中设置至少一层FPGA芯片和至少一层存储芯片，通过三维异质集成，形成FPGA芯片到存储芯片的高密度三维异质集成互连，其中存储芯片为独立芯片，支持大容量存储，同时芯片间互连线物理及电气参数遵循半导体制程工艺特征，形成了FPGA芯片到存储芯片的大带宽(通常访存位宽总和为几千到几百万位)、低功耗存储访问数据通道。克服了现有技术中FPGA芯片对外部大容量外部存储器之间存储访问的有限带宽(通常访存位宽为几十位)的存储墙。

在上述多层芯片100中，相邻芯片之间通过三维异质集成互连，逐层建立芯片内高密度金属层互连，多层芯片100中的构成芯片被设计和封装在同一个三维芯片内，无需现有技术中的IO电路所提供的驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、静电防护ESD和浪涌保护电路等功能，不用通过现有技术的IO接口和/或IO电路互连，而直接建立跨芯片高密度金属层互连。因此减少FPGA芯片IO结构的使用，增加FPGA芯片和存储芯片的互连密度和互连速度；同时，三维异质集成互连因不通过传统IO结构，且互连距离较短，降低了芯片之间的通讯功耗；进而提高了多层芯片的集成度以及FPGA芯片和存储芯片互连频率，并降低了互连功耗。由此FPGA芯片上广泛互连可编程资源的可编程路由网络跨芯片延伸至存储芯片上的大容量存储阵列，并形成广泛互连，实现可编程资源以高带宽、可编程的方式，对存储芯片上的大容量存储阵列的三维异质集成的存储访问。多层芯片同时兼具外部存储器的大容量，以及类似FPGA芯片上通过可编程路由网络互连存储单元BRAM(现有技术，容量小)的，大位宽、高带宽的关键优势。从根本上突破了现有技术FPGA芯片扩展大规模存储器的IO数量瓶颈、访存带宽瓶颈和访存功耗瓶颈。

若第一芯片210与第二芯片220的内核工作电压相同，那么第一芯片210中的第一信号输出端可以直接通过第一三维异质集成键合点212与第二三维异质集成键合点222组成的三维异质集成结构互连第二芯片220中的第一信号输入端；第一芯片的公共接地端通过三维异质集成结构互连第二芯片的公共接地端，形成多层芯片的公共接地端VSS端，由此之间通过三维异质集成，建立第一芯片210与第二芯片220之间的金属层互连

若第一芯片210与第二芯片220的内核工作电压不相同，那么第一信号输出端和第二信号输出端之间的信号互连则需要进行逻辑电平转换。

实际应用中，可以选择把逻辑电平转换电路设置在第一芯片210上或第二芯片220上。

如图6所示为本实施例提供的把逻辑电平转换电路设置在第一芯片210时逻辑电平转换电路的连接示意图，第一芯片210的有源区中设有第一电平转换电路和第二电平转换电路。

第一电平转换电路和第二电平转换电路均属于一种电平转换电路，如图7所示为本实施例提供的一种电平转换电路的连接示意图，其中PMOS1和NMOS1构成第一电平转换电路，PMOS2和NMOS2构成第二电平转换电路；第一电平转换电路的输入端分别连接PMOS1和NMOS1的栅极，第二电平转换电路的输出端分别连接PMOS2的第二通路端和NMOS2的第一通路端；PMOS1的第二通路端、NMOS1的第一通路端、PMOS2和NMOS2的栅极互连，视为第一电平转换电路的输出端和/或第二电平转换电路的输入端；PMOS1的第一通路端连接第一芯片210的内核电压端(VINT_210)，NMOS1的第二通路端连接多层芯片100的公共接地端(VSS)；PMOS2的第一通路端连接第二芯片220的内核电压端(VINT_220)，NMOS2的第二通路端连接多层芯片100的公共接地端(VSS)。

当然，第一电平转换电路和第二电平转换电路还可以使用其它电平转换电路，在此不予以限制。

第一芯片210中第一信号输出端经第一电平转换电路互连第二电平转换电路的输入端；第二电平转换电路的输出端通过三维异质集成结构互连第一信号输入端；

第一电平转换电路的第一参考电压端互连第一芯片210的内核电压端(VINT_210)；第一电平转换电路的第二参考电压端互连多层芯片100的公共接地端(VSS)；

第二电平转换电路的第一参考电压端经三维异质集成结构互连第二芯片220的内核电压端(VINT_220)；第二电平转换电路的第二参考电压端互连多层芯片100的公共接地端(VSS)。

当然，可以根据实际需要选择在第一信号输出端、第一电平转换电路的输入端、第一电平转换电路的输出端、第二电平转换电路的输入端、第二电平转换电路的输出端和第一信号输入端之间全部设置、部分设置或不设置缓冲器。

在上述逻辑电平转换电路中，第二芯片220的内核电压端(VINT_220)与公共接地端(VSS)，通过三维异质集成，连接至第一芯片210中，为第二电平转换电路提供电压参考；利用第一芯片210和第二芯片220之间的三维异质集成结构，可以实现第一芯片210到第二芯片220的信号互连；第一芯片210到第二芯片220的互连信号，经过第一电平转换电路和第二电平转换电路跨芯片连接至第二芯片220，并进入第二芯片220的电平互连范围。

如图8所示为本实施例提供的把逻辑电平转换电路设置在第二芯片220时逻辑电平转换电路的连接示意图，第二芯片220中设有第一电平转换电路和第二电平转换电路。

第一信号输出端经三维异质集成结构互连第一电平转换电路的输入端；第一电平转换电路的输出端通过第二电平转换电路互连第一信号输入端；

第一电平转换电路的第一参考电压端经三维异质集成结构互连第一芯片210的内核电压端(VINT_210)；第一电平转换电路的第二参考电压端经三维异质集成结构互连多层芯片100的公共接地端(VSS)；

第二电平转换电路的第一参考电压端，通过三维异质集成，互连第二芯片220的内核电压端(VINT_220)；第二电平转换电路的第二参考电压端，通过三维异质集成，互连多层芯片100的公共接地端(VSS)。

当然，可以根据实际需要选择在第一信号输出端、第一电平转换电路的输入端、第一电平转换电路的输出端、第二电平转换电路的输入端、第二电平转换电路的输出端和第一信号输入端之间全部设置、部分设置或不设置缓冲器。

在上述逻辑电平转换电路中，第一芯片210的内核电压端(VINT_210)与公共接地端(VSS)连接至第二芯片220中，为第一电平转换电路提供电压参考；利用第一芯片210和第二芯片220之间的三维异质集成结构，可以实现第一芯片210到第二芯片220的信号互连；第一芯片210到第二芯片220的互连信号，经过第一电平转换电路和第二电平转换电路实现跨芯片连接至第二芯片220，并进入第二芯片220的电平互连范围。

本实施例中相邻的两个芯片内核工作电压确定，采用端对端直连，或者逻辑电平转换电路连接，可以省略传统的IO保护和IO电压选择电路，进一步增加芯片间的互连密度和互连速度，提高集成芯片的集成度。

这里，本实施例还提供了一种新的多层芯片100的金属层布线方案，以在不同场景下实现不同的功能，如图9所示为本申请实施例提供的一种多层芯片的金属层布线方案的结构示意图。

本实施例的多层芯片100中还设有相邻的第四芯片240与第五芯片250。

第四芯片240和第五芯片250，可以为上文中第一芯片210和第二芯片220，还可以是多层芯片100中其它相邻的芯片，具体不予以限制。

第四芯片240中设有第一金属网络(即金属层网络)241和第二金属网络242；第一金属网络241和第二金属网络242可以位于第四芯片240中的同一顶层金属层或内部金属层中，第一金属网络241和第二金属网络242需要建立互连。

第五芯片250中设有第三金属网络251；第三金属网络251可以位于第五芯片250的内部金属层中。

例如当第四芯片240中的金属层资源，不足以在第四芯片240中完成第一金属网络241和第二金属网络242时；或省略在第四芯片240中实现第一金属网络241和和第二金属网络242互连，并产生例如回收第四芯片240中关键布线资源等有益效果时，本实用新型不做限定，可通过第五芯片250中第三金属网络251借助三维异质集成互连，实现对第四芯片240中第一金属网络241和第二金属网络242的互连。

第四芯片240与第五芯片250之间第四芯片240一侧的三维异质集成表面上设置有第五三维异质集成键合点243和第六三维异质集成键合点244；其中，第五三维异质集成键合点243互连第一金属网络241；第六三维异质集成键合点244互连第二金属网络242。

第四芯片240与第五芯片250之间第五芯片250一侧的三维异质集成表面上设置有第七三维异质集成键合点252和第八三维异质集成键合点253；其中，第七三维异质集成键合点252和第八三维异质集成键合点253均互连第三金属网络251；第七三维异质集成键合点252互连第五三维异质集成键合点243；第八三维异质集成键合点253互连第六三维异质集成键合点244。

这里以类似上文的面对面互连结构为例，说明其制备工艺流程：

1、在第四芯片240远离其衬底一侧制备第一金属网络241和第二金属网络243，在第五芯片250远离其衬底一侧制备第三金属网络251。

第四芯片240和第五芯片250的三维集成工艺可以灵活选择，例如三维集成的FPGA芯片可以采用铜金属互连工艺芯片，三维集成的存储芯片可以采用铜或铝等金属互连工艺芯片。

2、利用后道工序，在第四芯片240的顶层金属层上制备介质层和三维异质集成键合层，并在该三维异质集成键合层上制备出第五三维异质集成键合点243和第六三维异质集成键合点244；利用后道工序，在第五芯片250的第三金属网络251上制备介质层和三维异质集成键合层，并在该三维异质集成键合层上制备出第七三维异质集成键合点252和第八三维异质集成键合点253。具体的，第五三维异质集成键合点243可以采用铜工艺三维异质集成键合点，并通过金属层间过孔互连第一金属网络241；第六三维异质集成键合点244可以采用铜工艺三维异质集成键合点，并通过金属层间过孔互连第二金属网络242；第五三维异质集成键合点252和第六三维异质集成键合点253均可以采用铜工艺三维异质集成键合点，并通过金属层间过孔与，第三金属网络251互连。

完成本步骤后，第七三维异质集成键合点252和第八三维异质集成键合点253均互连第三金属网络251；第七三维异质集成键合点252互连第五三维异质集成键合点243，进而与第一金属网络241互连；第八三维异质集成键合点253互连第六三维异质集成键合点244，进而与第二金属网络242互连。

3、第四芯片240与第五芯片250的三维异质集成键合层对齐键合，实现第四芯片240与第五芯片250的三维异质键合互连；进而实现通过第五芯片250中第三金属网络251借助三维异质集成互连，实现对第四芯片240中第一金属网络241和第二金属网络242的互连。当然，这里以面对面(F2F)互连结构实现第四芯片240与第五芯片250中第一金属网络241和第二金属网络242的互连，还可以采用与上文所述面对背(F2B)互连结构、背对面(B2F)互连结构或背对背(B2B)互连结构类似的结构，实现第四芯片240与第五芯片250中第一金属网络241和第二金属网络242的互连，具体过程在此不予以赘述。

第四芯片240与第五芯片250之间的上述互连结构，将与第四芯片240相邻的第五芯片250引入进来，在第五芯片250里边制备了第三金属网络251，通过三维异质集成技术，实现了第一金属网络241和第二金属网络242在第五芯片250中的互连。

这种全新的金属层导电连接结构，可以存在以下优点：

1、该金属层导电连接结构属于跨die(芯片)实现，虽然功能等效于在一个die内完成的金属连接结构，且该金属层导电连接结构需要利用三维异质集成键合结构，产生额外工艺开销，但是这个开销并不是这个需求独立产生的，而是结合三维异质集成优势过程中产生的附加收益，且有助于减小单die金属层，从整体上看依旧可以减少多层芯片100的工艺成本。

2、若第四芯片240的工艺较第五芯片250的工艺先进，该金属层导电连接结构可以用第五芯片250中较低工艺的第五金属层251替代第四芯片240中较高工艺的金属层，能够有效降低工艺成本。

3、若第五芯片250的工艺较第四芯片240的工艺先进，该金属层导电连接结构可以用第五芯片250中较高工艺的第五金属层251替代第四芯片240中较低工艺的金属层，有助于补充较低工艺的第五芯片250中金属连接密度，提高多层芯片100的整体集成度。

4、若第四芯片240的金属连接密度相对于第五芯片250的金属连接密度较高，该金属层导电连接结构可以用第五芯片250中第五金属层251替代第四芯片240中的金属层，有助于降低第四芯片240的金属连接密度，提高第五芯片250中的金属连接密度，优化多层芯片100的整体金属连接密度。

5、若第四芯片240的金属连接密度和第五芯片250的金属连接密度均不高，该金属层导电连接结构可以用第五芯片250中第五金属层251替代第四芯片240中的金属层，能够减少一个金属层，有助于降低整体成本。

上述结构中可以包括以下一种或多种结构组合：

1、多层芯片包括多层晶粒或多层晶圆中的至少一种；

2、可编程芯片结构也可以包括可编程晶粒或可编程晶圆中的至少一种；

3、存储芯片包括存储晶粒或存储晶圆中的至少一种；

4、存FPGA片包括FPGA晶粒或FPGA晶圆中的至少一种；

5、存含eFPGA模块的片包括含eFPGA模块的晶粒或含eFPGA模块的晶圆中的至少一种；

6、第一芯片包括第一晶粒或第一晶圆中的至少一种；

7、第二芯片包括第二晶粒或第二晶圆中的至少一种；

8、第三芯片包括第三晶粒或第三晶圆中的至少一种；

9、第四芯片包括第四晶粒或第四晶圆中的至少一种；

10、第五芯片包括第五晶粒或第五晶圆中的至少一种。

若可编程芯片结构采用晶圆结构，在该晶圆结构进行制备时，还可以依据上文多层芯片100的工艺流程，以晶圆(wafer)为单位进行制备，以及进行三维异质集成。

在该晶圆结构进行制备时，还可以依据上文多层芯片100的工艺流程，部分以晶圆(wafer)为单位进行制备，以及进行三维异质集成，具体有两种方法：先将部分晶圆层进行三维异质集成后，形成中间产品，再将其余晶圆层与中间产品进行上述迭代，直至完成制备；或先将部分晶圆层进行三维异质集成后，形成中间产品，后将中间产品切割成晶粒(die)，与其它功能晶粒进行晶粒对晶粒的三维异质集成，完成制备。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

本申请实施例的可编程芯片结构中多个芯片层叠连接为多层芯片，相邻的第一芯片和第二芯片之间采用三维异质集成键合连接，实现第一芯片和第二芯片之间的互连。本申请利用三维异质集成技术，通过半导体金属制程工艺，实现芯片间的层叠互连，使得芯片间互连线物理及电气参数遵循半导体制程工艺特征，减少了孔、互连线和IO结构的使用，增加芯片间的互连密度和互连速度；同时，三维异质集成互连技术的不通过传统IO结构，且互连距离较短，降低了芯片之间的通讯功耗；进而提高了集成芯片的集成度和互连频率，并降低了互连功耗，以此在降低其工作功耗的同时提高了可编程芯片结构的访问带宽。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种三维异质集成的可编程芯片结构，其特征在于，所述可编程芯片结构，包括：层叠连接的多层芯片；所述多层芯片中的芯片包括：FPGA芯片、含eFPGA模块的芯片和存储芯片中的一种或多种；

所述多层芯片设有相邻的第一芯片和第二芯片；

所述第一芯片中设有第一金属层；所述第一芯片与所述第二芯片之间所述第一芯片一侧的三维异质集成表面上设有第一三维异质集成键合点；所述第一三维异质集成键合点与所述第一金属层互连；

所述第二芯片中设有第二金属层；所述第一芯片与所述第二芯片之间所述第二芯片一侧的三维异质集成表面上设有第二三维异质集成键合点；所述第二三维异质集成键合点与所述第二金属层互连；

所述第一三维异质集成键合点与所述第二三维异质集成键合点相接触互连为三维异质集成结构。

2.根据权利要求1所述的可编程芯片结构，其特征在于，所述第一芯片中所述第一金属层上设有第一介质层和第一三维异质集成键合层；其中，所述第一三维异质集成键合点位于所述第一三维异质集成键合层的表面上；

所述第二芯片中所述第二金属层上设有第二介质层和第二三维异质集成键合层；其中，所述第二三维异质集成键合点位于所述第二三维异质集成键合层的表面上。

3.根据权利要求2所述的可编程芯片结构，其特征在于，所述多层芯片中第三芯片设置在所述第一芯片上方，且与所述第一芯片相邻设置；

所述第一芯片中还设有第三金属层；所述第一芯片的衬底的底面上还设有第三介质层和第三三维异质集成键合层；所述第三三维异质集成键合层的表面设有第三三维异质集成键合点；所述第三金属层分别互连所述第三三维异质集成键合点和所述第一金属层；

所述第三芯片中设有第四金属层；所述第一芯片与所述第三芯片之间所述第三芯片一侧的三维异质集成表面上设有第四三维异质集成键合点；所述第四三维异质集成键合点与所述第四金属层互连；

所述第三三维异质集成键合点与所述第四三维异质集成键合点相接触互连。

4.根据权利要求1所述的可编程芯片结构，其特征在于，所述第一三维异质集成键合点设置在所述第一芯片的衬底的底面的三维异质集成表面上；

所述第二芯片中所述第二金属层上设有第二介质层和第二三维异质集成键合层；其中，所述第二三维异质集成键合点位于所述第二三维异质集成键合层的表面上。

5.根据权利要求1所述的可编程芯片结构，其特征在于，所述第一三维异质集成键合点设置在所述第一芯片的衬底的底面的三维异质集成表面上；

所述第二三维异质集成键合点设置在所述第二芯片的衬底的底面的三维异质集成表面上。

6.根据权利要求4或5所述的可编程芯片结构，其特征在于，所述多层芯片中第三芯片设置在所述第一芯片上方，且与所述第一芯片相邻设置；

所述第一芯片中还设有第三金属层；所述第三金属层沿远离所述第一芯片的衬底方向上还设有第三介质层和第三三维异质集成键合层；所述第三三维异质集成键合层的表面设有第三三维异质集成键合点；所述第三金属层分别互连所述第三三维异质集成键合点和所述第一金属层；

所述第三芯片中设有第四金属层；所述第一芯片与所述第三芯片之间所述第三芯片一侧的三维异质集成表面上设有第四三维异质集成键合点；所述第四三维异质集成键合点与所述第四金属层互连；

所述第三三维异质集成键合点与所述第四三维异质集成键合点相接触互连。

7.根据权利要求1至5任一所述的可编程芯片结构，其特征在于，所述第一芯片中设有第一信号输出端；所述第二芯片中设有第一信号输入端；

所述第一芯片的公共接地端通过所述三维异质集成结构互连所述第二芯片的公共接地端，形成所述多层芯片的公共接地端；

所述第一信号输出端通过所述三维异质集成结构互连所述第一信号输入端。

8.根据权利要求7所述的可编程芯片结构，其特征在于，所述第一芯片中设有第一电平转换电路和第二电平转换电路；

所述第一芯片中所述第一信号输出端经所述第一电平转换电路互连所述第二电平转换电路的输入端；所述第二电平转换电路的输出端通过所述三维异质集成结构互连所述第一信号输入端；

所述第一电平转换电路的第一参考电压端互连所述第一芯片的内核电压端；所述第一电平转换电路的第二参考电压端互连所述多层芯片的公共接地端；

所述第二电平转换电路的第一参考电压端经所述三维异质集成结构互连所述第二芯片的内核电压端；所述第二电平转换电路的第二参考电压端互连所述多层芯片的公共接地端。

9.根据权利要求7所述的可编程芯片结构，其特征在于，所述第二芯片中设有第一电平转换电路和第二电平转换电路；

所述第一信号输出端经所述三维异质集成结构互连第一电平转换电路的输入端；所述第一电平转换电路的输出端通过所述第二电平转换电路互连所述第一信号输入端；

所述第一电平转换电路的第一参考电压端经所述三维异质集成结构互连所述第一芯片的内核电压端；所述第一电平转换电路的第二参考电压端经所述三维异质集成结构互连所述多层芯片的公共接地端；

所述第二电平转换电路的第一参考电压端互连所述第二芯片的内核电压端；所述第二电平转换电路的第二参考电压端互连所述多层芯片的公共接地端。

10.根据权利要求1至5任一所述的可编程芯片结构，其特征在于，所述多层芯片中设有相邻的第四芯片与第五芯片；

所述第四芯片中设有第一金属网络和第二金属网络；所述第五芯片中设有第三金属网络；

所述第四芯片与所述第五芯片之间所述第四芯片一侧的三维异质集成表面上设置有第五三维异质集成键合点和第六三维异质集成键合点；其中，所述第五三维异质集成键合点互连所述第一金属网络；所述第六三维异质集成键合点互连所述第二金属网络；

所述第四芯片与所述第五芯片之间所述第五芯片一侧的三维异质集成表面上设置有第七三维异质集成键合点和第八三维异质集成键合点；其中，所述第七三维异质集成键合点和所述第八三维异质集成键合点均互连所述第三金属网络；所述第七三维异质集成键合点互连所述第五三维异质集成键合点；所述第八三维异质集成键合点互连所述第六三维异质集成键合点。

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