JP2003014819A - 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 - Google Patents
半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法Info
- Publication number
- JP2003014819A JP2003014819A JP2001201950A JP2001201950A JP2003014819A JP 2003014819 A JP2003014819 A JP 2003014819A JP 2001201950 A JP2001201950 A JP 2001201950A JP 2001201950 A JP2001201950 A JP 2001201950A JP 2003014819 A JP2003014819 A JP 2003014819A
- Authority
- JP
- Japan
- Prior art keywords
- test
- chip
- wiring
- scan
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
- G01R31/318538—Topological or mechanical aspects
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C2029/3202—Scan chain
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 共通の半導体配線基板上に複数のチップＩＰ
を搭載して構成され、各種テストの容易化を図るための
半導体デバイス，テスト方法，実装方法を提供する。 【解決手段】 シリコン配線基板２０上に、チップＩ
Ｐ，２１，２２が搭載可能となっている。シリコン配線
基板２０上には、フリップフロップ２３を接続して構成
されるバウンダリスキャンテスト用回路３０が構成され
ている。そして、フリップフロップ２３は、配線２４に
接続されて、配線２４の接続状態をテストするように構
成されている。また、ＩＰＯＳデバイス全体又は各チッ
プＩＰは、チップＩＰの内部回路のスキャンテスト、Ｂ
ＩＳＴなどを容易に行なうための構成を有することもで
きる。
を搭載して構成され、各種テストの容易化を図るための
半導体デバイス，テスト方法，実装方法を提供する。 【解決手段】 シリコン配線基板２０上に、チップＩ
Ｐ，２１，２２が搭載可能となっている。シリコン配線
基板２０上には、フリップフロップ２３を接続して構成
されるバウンダリスキャンテスト用回路３０が構成され
ている。そして、フリップフロップ２３は、配線２４に
接続されて、配線２４の接続状態をテストするように構
成されている。また、ＩＰＯＳデバイス全体又は各チッ
プＩＰは、チップＩＰの内部回路のスキャンテスト、Ｂ
ＩＳＴなどを容易に行なうための構成を有することもで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、配線層が設けられ
た半導体配線基板上に各種チップＩＰを搭載してなる半
導体デバイス，その評価方法及びその機能設定方法に関
する。
た半導体配線基板上に各種チップＩＰを搭載してなる半
導体デバイス，その評価方法及びその機能設定方法に関
する。
【０００２】
【従来の技術】近年、複数のＬＳＩを共通の基板上に形
成したシステムＬＳＩという概念が提起されており、シ
ステムＬＳＩの設計手法としても各種の提案がなされて
いる。特に、システムＬＳＩの利点は、ＤＲＡＭなどの
メモリや、ロジックＬＳＩや、高周波回路などのアナロ
グ回路を１つの半導体装置内に収納して、多種，多機能
の半導体装置を極めて高集積化して実現することができ
ることである。
成したシステムＬＳＩという概念が提起されており、シ
ステムＬＳＩの設計手法としても各種の提案がなされて
いる。特に、システムＬＳＩの利点は、ＤＲＡＭなどの
メモリや、ロジックＬＳＩや、高周波回路などのアナロ
グ回路を１つの半導体装置内に収納して、多種，多機能
の半導体装置を極めて高集積化して実現することができ
ることである。
【０００３】その場合、各ＬＳＩが正常に構成されてい
るかどうかを判定するためのテスト方法として、例え
ば、ＢＩＳＴ（Built In Self Test）や、スキャンテス
ト，バウンダリスキャンテストなどが知られている。
るかどうかを判定するためのテスト方法として、例え
ば、ＢＩＳＴ（Built In Self Test）や、スキャンテス
ト，バウンダリスキャンテストなどが知られている。
【０００４】図２４は、従来の一般的なＢＩＳＴ（Buil
t In Self Test）方式を説明するためのブロック回路図
である。同図に示すように、ＬＳＩ路内には、ＢＩＳＴ
のための手段として、テストパターンを生成するための
パターン発生器と、結果圧縮器と、制御回路とが設けら
れている。そして、制御回路は、ＳＴＡＲＴ信号に応
じ、パターン発生器でテストパターンを生成させて、こ
の生成されたテストパターンをテスト対象（ＤＵＴ）で
ある論理回路に入力させ、テスト対象から出力されたテ
スト信号を結果圧縮器で取得して外部に出力する。そし
て、外部機器（テスター）でテスト対象である論理回路
が正常に動作しているかどうかを判定するのである。こ
のテスト方式によると、テスターでパターンを生成しな
くても自動的にテストを行なうことができる。そして、
この方式の利点は、ピン数が少なくて済むこと、テスタ
ーの負荷が非常に小さいこと、などである。
t In Self Test）方式を説明するためのブロック回路図
である。同図に示すように、ＬＳＩ路内には、ＢＩＳＴ
のための手段として、テストパターンを生成するための
パターン発生器と、結果圧縮器と、制御回路とが設けら
れている。そして、制御回路は、ＳＴＡＲＴ信号に応
じ、パターン発生器でテストパターンを生成させて、こ
の生成されたテストパターンをテスト対象（ＤＵＴ）で
ある論理回路に入力させ、テスト対象から出力されたテ
スト信号を結果圧縮器で取得して外部に出力する。そし
て、外部機器（テスター）でテスト対象である論理回路
が正常に動作しているかどうかを判定するのである。こ
のテスト方式によると、テスターでパターンを生成しな
くても自動的にテストを行なうことができる。そして、
この方式の利点は、ピン数が少なくて済むこと、テスタ
ーの負荷が非常に小さいこと、などである。
【０００５】図２５は、一般的なバウンダリスキャンテ
スト用回路を概略的に示すブロック回路図である。同図
に示すように、バウンダリスキャンテスト用回路は、Ｌ
ＳＩの外部端子に付設されたフリップフロップ（ＦＦ）
を、入力テスト端子（ＴＤＩ）から出力テスト端子（Ｔ
ＤＯ）まで順次接続してなるスキャンチェーンを備えて
おり、スキャンチェーンにテストパターンを入力して、
１つのＬＳＩ−Ａと隣接するＬＳＩ−Ｂとの間における
配線の接続が正常か否かを判定するのに用いられる。
スト用回路を概略的に示すブロック回路図である。同図
に示すように、バウンダリスキャンテスト用回路は、Ｌ
ＳＩの外部端子に付設されたフリップフロップ（ＦＦ）
を、入力テスト端子（ＴＤＩ）から出力テスト端子（Ｔ
ＤＯ）まで順次接続してなるスキャンチェーンを備えて
おり、スキャンチェーンにテストパターンを入力して、
１つのＬＳＩ−Ａと隣接するＬＳＩ−Ｂとの間における
配線の接続が正常か否かを判定するのに用いられる。
【０００６】図２６は、一般的なスキャンテストに用い
られるスキャンチェーンの構成例を示すブロック回路図
である。スキャンイン方式では、一般的には、外部から
スキャンチェーンテストパターンを与え、テスト対象か
ら出力されるデータはそのまま外部に出力する。つま
り、内部回路のスキャンテストの場合には、図２４に示
す構成において、テストパターン発生器や結果圧縮器な
どが存在しないのが一般的である。ただし、ＢＩＳＴの
実現のための手段として、スキャンインを利用すること
はあり得る。
られるスキャンチェーンの構成例を示すブロック回路図
である。スキャンイン方式では、一般的には、外部から
スキャンチェーンテストパターンを与え、テスト対象か
ら出力されるデータはそのまま外部に出力する。つま
り、内部回路のスキャンテストの場合には、図２４に示
す構成において、テストパターン発生器や結果圧縮器な
どが存在しないのが一般的である。ただし、ＢＩＳＴの
実現のための手段として、スキャンインを利用すること
はあり得る。
【０００７】なお、図２７は、バウンダリスキャンテス
ト用回路や、内部回路のスキャンテスト用のスキャンチ
ェーンなどに配置されるフリップフロップの構成例を示
す図である。
ト用回路や、内部回路のスキャンテスト用のスキャンチ
ェーンなどに配置されるフリップフロップの構成例を示
す図である。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
システムＬＳＩは、現実にデバイスを形成する上で以下
のような問題に直面している。
システムＬＳＩは、現実にデバイスを形成する上で以下
のような問題に直面している。
【０００９】第１の問題は、デバイスの製造コストの低
減が困難であることである。これは、システムＬＳＩの
開発コストが多大になることと、製造歩留まりがそれほ
ど高くならないことに起因する。
減が困難であることである。これは、システムＬＳＩの
開発コストが多大になることと、製造歩留まりがそれほ
ど高くならないことに起因する。
【００１０】第２の問題は、配線遅延が非常に大きくな
ることである。一般に、シュリンク則に従うとデバイス
の高さも低減することになるが、そうすると配線の断面
積が小さくなるにつれてＲＣ（Ｒは抵抗，Ｃは寄生容
量）によって規定される配線遅延が増大する。つまり、
配線遅延に関する限り、微細化による利益よりも不利益
が増大することになる。これを解決する１つの手段とし
て、配線中のバッファを設けることがあるが、バッファ
を設けるとデバイスの占有面積や消費電力が増大すると
いう別の不利益を招く。
ることである。一般に、シュリンク則に従うとデバイス
の高さも低減することになるが、そうすると配線の断面
積が小さくなるにつれてＲＣ（Ｒは抵抗，Ｃは寄生容
量）によって規定される配線遅延が増大する。つまり、
配線遅延に関する限り、微細化による利益よりも不利益
が増大することになる。これを解決する１つの手段とし
て、配線中のバッファを設けることがあるが、バッファ
を設けるとデバイスの占有面積や消費電力が増大すると
いう別の不利益を招く。
【００１１】第３の問題は、ノイズの低減が困難となる
点である。電源電圧が低下すると電流が増大することに
なるが、その電流の増大に応じたノイズの増大を抑制す
るのが困難となる。シュリンク割合の３乗から６乗に比
例してＳＮ比が悪化することから、微細化によるノイズ
の増大が避けられないからである。つまり、電源インピ
ーダンスを如何に抑制するかがポイントである。
点である。電源電圧が低下すると電流が増大することに
なるが、その電流の増大に応じたノイズの増大を抑制す
るのが困難となる。シュリンク割合の３乗から６乗に比
例してＳＮ比が悪化することから、微細化によるノイズ
の増大が避けられないからである。つまり、電源インピ
ーダンスを如何に抑制するかがポイントである。
【００１２】そこで、配線の断面積を大きく確保しつ
つ、多種，多機能のデバイスを内蔵した半導体デバイス
を実現するための１つの手段として、配線層を有する半
導体配線基板例えばシリコン配線基板上に、各種の素子
を集積したチップＩＰを搭載することにより、少品種，
多量生産に適した半導体デバイスを実現することが考え
られる。
つ、多種，多機能のデバイスを内蔵した半導体デバイス
を実現するための１つの手段として、配線層を有する半
導体配線基板例えばシリコン配線基板上に、各種の素子
を集積したチップＩＰを搭載することにより、少品種，
多量生産に適した半導体デバイスを実現することが考え
られる。
【００１３】しかるに、このようなチップＩＰを配線基
板上に搭載してからチップＩＰ内のＬＳＩなどの検査を
行なう手段がまだ確立されていない。上述のように、従
来のテスト方式として、ＢＩＳＴ方式や、スキャンテス
ト，バウンダリスキャンテストなどがあるが、これらの
テスト方式をＩＰＯＳデバイスに適用すると、チップＩ
Ｐ内のＬＳＩの単体テストをチップＩＰの実装後に行な
うとテスト時間が膨大になる、チップＩＰが搭載される
前の配線基板には信号を受ける素子がないので配線の良
否を判定することができない、などの不具合がある。
板上に搭載してからチップＩＰ内のＬＳＩなどの検査を
行なう手段がまだ確立されていない。上述のように、従
来のテスト方式として、ＢＩＳＴ方式や、スキャンテス
ト，バウンダリスキャンテストなどがあるが、これらの
テスト方式をＩＰＯＳデバイスに適用すると、チップＩ
Ｐ内のＬＳＩの単体テストをチップＩＰの実装後に行な
うとテスト時間が膨大になる、チップＩＰが搭載される
前の配線基板には信号を受ける素子がないので配線の良
否を判定することができない、などの不具合がある。
【００１４】本発明の目的は、共通の半導体配線基板の
上に、ＩＰとして設計資産となりうるチップＩＰを搭載
しつつ、各部の検査を容易にするための半導体デバイス
及びその検査方法の提供を図ることにある。
上に、ＩＰとして設計資産となりうるチップＩＰを搭載
しつつ、各部の検査を容易にするための半導体デバイス
及びその検査方法の提供を図ることにある。
【００１５】
【課題を解決するための手段】本発明の第１の半導体デ
バイスは、半導体基板と該半導体基板上に形成された複
数の配線とを有し、上記複数の配線に接続される複数の
チップＩＰを搭載するための半導体配線基板と、上記配
線の上に設けられた絶縁層と、上記半導体配線基板の上
記絶縁層上に設けられた複数の半導体素子からなり、上
記複数の配線に個別に接続されるバウンダリスキャンテ
スト用回路とを備えている。
バイスは、半導体基板と該半導体基板上に形成された複
数の配線とを有し、上記複数の配線に接続される複数の
チップＩＰを搭載するための半導体配線基板と、上記配
線の上に設けられた絶縁層と、上記半導体配線基板の上
記絶縁層上に設けられた複数の半導体素子からなり、上
記複数の配線に個別に接続されるバウンダリスキャンテ
スト用回路とを備えている。
【００１６】これにより、チップＩＰがまだ搭載されて
いない状態で、半導体配線基板中の配線層の良否を確認
することが可能になる。
いない状態で、半導体配線基板中の配線層の良否を確認
することが可能になる。
【００１７】上記バウンダリスキャンテスト用回路は、
ＴＦＴにより構成されていることにより、半導体配線基
板の最上層にバウンダリスキャンテスト用回路を設ける
ことが可能になる。
ＴＦＴにより構成されていることにより、半導体配線基
板の最上層にバウンダリスキャンテスト用回路を設ける
ことが可能になる。
【００１８】本発明の第２の半導体デバイスは、半導体
基板と該半導体基板上に形成された複数の配線とを有
し、上記複数の配線に接続される複数のチップＩＰを搭
載するための半導体配線基板と、上記各チップＩＰを搭
載しようとする領域ごとに設けられ、上記半導体配線基
板の上記半導体基板を活性領域として含む複数の半導体
素子からなり、上記複数の配線に個別に接続されるバウ
ンダリスキャンテスト用回路とを備えている。
基板と該半導体基板上に形成された複数の配線とを有
し、上記複数の配線に接続される複数のチップＩＰを搭
載するための半導体配線基板と、上記各チップＩＰを搭
載しようとする領域ごとに設けられ、上記半導体配線基
板の上記半導体基板を活性領域として含む複数の半導体
素子からなり、上記複数の配線に個別に接続されるバウ
ンダリスキャンテスト用回路とを備えている。
【００１９】これにより、バウンダリスキャンテスト用
回路をチップＩＰ搭載領域の下方に設けることができる
ので、全体の面積が低減される。
回路をチップＩＰ搭載領域の下方に設けることができる
ので、全体の面積が低減される。
【００２０】本発明の第３の半導体デバイスは、半導体
基板と該半導体基板上に形成された複数の配線とを有
し、上記複数の配線に接続される複数のチップＩＰを搭
載するための半導体配線基板と、上記配線の上に設けら
れた絶縁層と、上記半導体配線基板上に格子状に設けら
れ、上記複数の配線に個別に接続されるチップＩＰのテ
スト用パッドとを備えている。
基板と該半導体基板上に形成された複数の配線とを有
し、上記複数の配線に接続される複数のチップＩＰを搭
載するための半導体配線基板と、上記配線の上に設けら
れた絶縁層と、上記半導体配線基板上に格子状に設けら
れ、上記複数の配線に個別に接続されるチップＩＰのテ
スト用パッドとを備えている。
【００２１】これにより、半導体配線基板上にチップＩ
Ｐが実装された後に単体テストが可能になる。
Ｐが実装された後に単体テストが可能になる。
【００２２】上記テスト用パッドは、半導体配線基板上
の全面に格子状に設けられていることにより、任意の大
きさのチップＩＰに対応する半導体配線基板を備えた半
導体デバイスが得られる。
の全面に格子状に設けられていることにより、任意の大
きさのチップＩＰに対応する半導体配線基板を備えた半
導体デバイスが得られる。
【００２３】本発明の第４の半導体デバイスは、半導体
基板と該半導体基板上に形成された複数の配線とを有
し、上記複数の配線に接続される複数のチップＩＰを搭
載するための半導体配線基板と、上記半導体配線基板上
に設けられ、上記複数の配線に個別に接続されるチップ
ＩＰのテスト用パッドとを備え、上記テスト用パッド
は、テスト時のみ電源用パッドとして機能する。
基板と該半導体基板上に形成された複数の配線とを有
し、上記複数の配線に接続される複数のチップＩＰを搭
載するための半導体配線基板と、上記半導体配線基板上
に設けられ、上記複数の配線に個別に接続されるチップ
ＩＰのテスト用パッドとを備え、上記テスト用パッド
は、テスト時のみ電源用パッドとして機能する。
【００２４】これにより、テスト時は消費電力を考慮し
ないので回路全体が一気に動作すると、通常動作時には
消費電力が小さくなるように設定されているので、ＩＰ
ＯＳデバイスでＩＰをすべてテストするとテスト時に電
力が不足するおそれがある。そこで、本発明により、テ
スト時のみ電源を供給することで、電力不足を解消する
ことができる。
ないので回路全体が一気に動作すると、通常動作時には
消費電力が小さくなるように設定されているので、ＩＰ
ＯＳデバイスでＩＰをすべてテストするとテスト時に電
力が不足するおそれがある。そこで、本発明により、テ
スト時のみ電源を供給することで、電力不足を解消する
ことができる。
【００２５】本発明の第５の半導体デバイスは、複数の
チップＩＰを搭載するための半導体基板と、上記半導体
基板上に設けられた複数のテスト専用配線とを備えてい
る。
チップＩＰを搭載するための半導体基板と、上記半導体
基板上に設けられた複数のテスト専用配線とを備えてい
る。
【００２６】これにより、配線の形成領域に余裕がある
半導体配線基板を利用して、テストが容易化設計された
半導体デバイスが得られる。
半導体配線基板を利用して、テストが容易化設計された
半導体デバイスが得られる。
【００２７】上記半導体配線基板の上に設けられたチッ
プＩＰのテスト用パッドをさらに備え、上記テスト専用
配線が上記テスト用パッドに接続されていることが好ま
しい。
プＩＰのテスト用パッドをさらに備え、上記テスト専用
配線が上記テスト用パッドに接続されていることが好ま
しい。
【００２８】上記半導体基板上には、各々複数の配線層
と絶縁層とを交互に重ねてなる多層配線層が設けられて
おり、上記テスト専用配線は、上記多層配線層の中の最
上層よりも下方の層に設けられていることにより、配線
がパッドの下方を通ってもよいので、格子状のパッドを
設けた場合にも、適用が可能である。
と絶縁層とを交互に重ねてなる多層配線層が設けられて
おり、上記テスト専用配線は、上記多層配線層の中の最
上層よりも下方の層に設けられていることにより、配線
がパッドの下方を通ってもよいので、格子状のパッドを
設けた場合にも、適用が可能である。
【００２９】上記テスト専用配線は、平面視において互
いに交差する２つの相異なる配線層に設けられ、上記２
つの配線層間の交差する部位において、上記テストパッ
ドと上記２つの配線層との間には、絶縁層の破壊により
導体部が形成可能に構成されていることにより、任意の
配線経路を形成することが可能になる。
いに交差する２つの相異なる配線層に設けられ、上記２
つの配線層間の交差する部位において、上記テストパッ
ドと上記２つの配線層との間には、絶縁層の破壊により
導体部が形成可能に構成されていることにより、任意の
配線経路を形成することが可能になる。
【００３０】本発明の第６の半導体デバイスは、配線層
を有する半導体配線基板と、上記半導体配線基板上に貼
り合わせにより搭載された複数のチップＩＰと、上記各
チップＩＰ内に設けられたバウンダリスキャンテスト用
回路と、上記各チップＩＰ内に設けられ、上記バウンダ
リスキャンテスト用回路と同時に動作することが可能に
構成された内部スキャンテスト用スキャンチェーンとを
備えている。
を有する半導体配線基板と、上記半導体配線基板上に貼
り合わせにより搭載された複数のチップＩＰと、上記各
チップＩＰ内に設けられたバウンダリスキャンテスト用
回路と、上記各チップＩＰ内に設けられ、上記バウンダ
リスキャンテスト用回路と同時に動作することが可能に
構成された内部スキャンテスト用スキャンチェーンとを
備えている。
【００３１】このように、配線基板の配線に接続される
スキャンインとスキャンアウトとを設けると、バウンダ
リスキャンテストの動作とは無関係にスキャンインを行
なうことができ、テスト時間を短縮することができる。
特に、ＩＰＯＳデバイスにおいては、内部テスト専用配
線を設けることが容易なので、このようなテスト回路を
容易に設けることができる。
スキャンインとスキャンアウトとを設けると、バウンダ
リスキャンテストの動作とは無関係にスキャンインを行
なうことができ、テスト時間を短縮することができる。
特に、ＩＰＯＳデバイスにおいては、内部テスト専用配
線を設けることが容易なので、このようなテスト回路を
容易に設けることができる。
【００３２】上記内部スキャンチェーンに接続されるス
キャン信号用端子のうち少なくともいずれか１つは、バ
ウンダリスキャンテスト用回路とは別に設けられた専用
端子である。
キャン信号用端子のうち少なくともいずれか１つは、バ
ウンダリスキャンテスト用回路とは別に設けられた専用
端子である。
【００３３】これにより、配線基板の内部テスト専用配
線に接続されるスキャンインとスキャンアウトとを設け
ると、バウンダリスキャンテストの動作とは無関係にス
キャンインを行なうことができ、テスト時間を短縮する
ことができる。
線に接続されるスキャンインとスキャンアウトとを設け
ると、バウンダリスキャンテストの動作とは無関係にス
キャンインを行なうことができ、テスト時間を短縮する
ことができる。
【００３４】上記複数のチップＩＰのバウンダリスキャ
ンテスト用回路のチップ内チェーンは、上記チップＩＰ
内において上記内部スキャンチェーンとしても機能する
ように構成されており、上記チップＩＰ内には、上記バ
ウンダリスキャンテスト用回路の入力側端部及び出力側
端部からそれぞれ分岐する入力側分岐配線及び出力側分
岐配線が設けられており、上記内部スキャンチェーンの
スキャンイン端子は上記入力側分岐配線に接続され、上
記内部スキャンチェーンのスキャンアウト端子は上記出
力側分岐配線に接続されており、上記チップ内チェーン
への入力を上記バウンダリスキャンテスト用回路の信号
と上記入力側分岐配線からの信号とに切り換え可能に構
成されていることにより、バウンダリスキャンテストと
内部回路のスキャンテストとを迅速に行なうことができ
る。
ンテスト用回路のチップ内チェーンは、上記チップＩＰ
内において上記内部スキャンチェーンとしても機能する
ように構成されており、上記チップＩＰ内には、上記バ
ウンダリスキャンテスト用回路の入力側端部及び出力側
端部からそれぞれ分岐する入力側分岐配線及び出力側分
岐配線が設けられており、上記内部スキャンチェーンの
スキャンイン端子は上記入力側分岐配線に接続され、上
記内部スキャンチェーンのスキャンアウト端子は上記出
力側分岐配線に接続されており、上記チップ内チェーン
への入力を上記バウンダリスキャンテスト用回路の信号
と上記入力側分岐配線からの信号とに切り換え可能に構
成されていることにより、バウンダリスキャンテストと
内部回路のスキャンテストとを迅速に行なうことができ
る。
【００３５】本発明の第７のデバイスは、配線層を有す
る半導体配線基板と、上記半導体配線基板上に貼り合わ
せにより搭載された複数のチップＩＰと、上記各チップ
ＩＰ内に設けられたバウンダリスキャンテスト用回路
と、上記半導体配線基板の配線層に設けられた少なくと
も２つのテスト専用配線と、上記各チップＩＰ内の上記
バウンダリスキャンテスト用回路に接続され、上記２つ
のテスト専用配線にそれぞれ接続されるバウンダリスキ
ャンテスト用の入力端子及び出力端子とを備えている。
る半導体配線基板と、上記半導体配線基板上に貼り合わ
せにより搭載された複数のチップＩＰと、上記各チップ
ＩＰ内に設けられたバウンダリスキャンテスト用回路
と、上記半導体配線基板の配線層に設けられた少なくと
も２つのテスト専用配線と、上記各チップＩＰ内の上記
バウンダリスキャンテスト用回路に接続され、上記２つ
のテスト専用配線にそれぞれ接続されるバウンダリスキ
ャンテスト用の入力端子及び出力端子とを備えている。
【００３６】これにより、バウンダリスキャンテスト用
テストパターンの供給を各チップＩＰ別に行なうことが
できるので、テスト時間の短縮を図ることができる。
テストパターンの供給を各チップＩＰ別に行なうことが
できるので、テスト時間の短縮を図ることができる。
【００３７】上記複数のチップＩＰ内のバウンダリスキ
ャンテスト用回路は、上記チップＩＰの内部スキャンテ
スト用回路としても機能するように構成されており、上
記チップＩＰ内には、上記バウンダリスキャンテスト用
回路の入力側端部及び出力側端部からそれぞれ分岐する
入力側分岐配線及び出力側分岐配線が設けられており、
上記入力側分岐配線に接続され、内部スキャンテスト用
信号を入力するためのスキャンイン端子と、上記出力側
分岐配線に接続され、スキャンテスト結果を出力するた
めのスキャンアウト端子と、上記チップ内チェーンへの
入力を上記バウンダリスキャンテスト用回路の信号と上
記分岐配線からの信号とに切り換え可能に構成されてい
ることにより、ＢＳＴとＢＩＳＴとでチェーン長さを切
り換えてテスト時間を短縮することが可能になる。
ャンテスト用回路は、上記チップＩＰの内部スキャンテ
スト用回路としても機能するように構成されており、上
記チップＩＰ内には、上記バウンダリスキャンテスト用
回路の入力側端部及び出力側端部からそれぞれ分岐する
入力側分岐配線及び出力側分岐配線が設けられており、
上記入力側分岐配線に接続され、内部スキャンテスト用
信号を入力するためのスキャンイン端子と、上記出力側
分岐配線に接続され、スキャンテスト結果を出力するた
めのスキャンアウト端子と、上記チップ内チェーンへの
入力を上記バウンダリスキャンテスト用回路の信号と上
記分岐配線からの信号とに切り換え可能に構成されてい
ることにより、ＢＳＴとＢＩＳＴとでチェーン長さを切
り換えてテスト時間を短縮することが可能になる。
【００３８】上記複数のチップＩＰのバウンダリスキャ
ンテスト用回路は上記内部スキャンチェーンと一体化さ
れており、上記半導体配線基板の配線層に設けられ、上
記各チップＩＰの内部スキャンチェーンに制御信号を供
給するための第１の専用配線と、上記各チップＩＰの上
記内部スキャンチェーンの信号を出力するための第２の
専用配線とをさらに備え、上記各チップＩＰの上記内部
スキャンチェーンへのスキャンイン端子は、上記第１の
専用配線に接続され、上記各チップＩＰの上記内部スキ
ャンチェーンのスキャンアウト端子は、上記第２の専用
配線に接続されていることにより、全体チェーンを構成
することなく、全体構造を簡素にすることができる、特
にＩＰＯＳデバイスに適した構造となる。
ンテスト用回路は上記内部スキャンチェーンと一体化さ
れており、上記半導体配線基板の配線層に設けられ、上
記各チップＩＰの内部スキャンチェーンに制御信号を供
給するための第１の専用配線と、上記各チップＩＰの上
記内部スキャンチェーンの信号を出力するための第２の
専用配線とをさらに備え、上記各チップＩＰの上記内部
スキャンチェーンへのスキャンイン端子は、上記第１の
専用配線に接続され、上記各チップＩＰの上記内部スキ
ャンチェーンのスキャンアウト端子は、上記第２の専用
配線に接続されていることにより、全体チェーンを構成
することなく、全体構造を簡素にすることができる、特
にＩＰＯＳデバイスに適した構造となる。
【００３９】本発明の第１の半導体デバイスのテスト方
法は、バウンダリスキャンテスト機能とＢＩＳＴ（Buil
t In Self Test）機能とを有する論理回路を備えた半導
体デバイスのテスト方法において、上記論理回路のバウ
ンダリスキャンテスト機能にＢＩＬＢＯ（Built-In Log
ic Block Observer ）機能を組み込んでおいて、上記論
理回路に対してバウンダリスキャンテストとＢＩＳＴ
（Built In Self Test）とを行なう方法である。
法は、バウンダリスキャンテスト機能とＢＩＳＴ（Buil
t In Self Test）機能とを有する論理回路を備えた半導
体デバイスのテスト方法において、上記論理回路のバウ
ンダリスキャンテスト機能にＢＩＬＢＯ（Built-In Log
ic Block Observer ）機能を組み込んでおいて、上記論
理回路に対してバウンダリスキャンテストとＢＩＳＴ
（Built In Self Test）とを行なう方法である。
【００４０】この方法により、従来検査が困難であった
外部端子の周辺部分のＢＩＬＢＯテストが可能になる。
外部端子の周辺部分のＢＩＬＢＯテストが可能になる。
【００４１】本発明の第２の半導体デバイスのテスト方
法は、バウンダリスキャンテスト機能とＢＩＳＴ（Buil
t In Self Test）機能とを有する論理回路を備えた半導
体デバイスのテスト方法において、上記論理回路にＢＩ
ＬＢＯ（Built-In Logic Block Observer ）機能を組み
込んでおいて、上記論理回路に対して、バウンダリスキ
ャンテスト用信号としてＬＦＳＲ信号を与えかつバウン
ダリスキャンテストの結果を圧縮することにより、バウ
ンダリスキャンテストとＢＩＳＴとを行なう方法であ
る。
法は、バウンダリスキャンテスト機能とＢＩＳＴ（Buil
t In Self Test）機能とを有する論理回路を備えた半導
体デバイスのテスト方法において、上記論理回路にＢＩ
ＬＢＯ（Built-In Logic Block Observer ）機能を組み
込んでおいて、上記論理回路に対して、バウンダリスキ
ャンテスト用信号としてＬＦＳＲ信号を与えかつバウン
ダリスキャンテストの結果を圧縮することにより、バウ
ンダリスキャンテストとＢＩＳＴとを行なう方法であ
る。
【００４２】この方法により、外部端子の周辺部分のＢ
ＩＬＢＯテストが可能になる。
ＩＬＢＯテストが可能になる。
【００４３】本発明の第８の半導体デバイスは、配線層
を有する半導体配線基板と、上記半導体配線基板上に貼
り合わせにより搭載された複数のチップＩＰと、上記各
チップＩＰ内に設けられ複数のスキャンイン端子と同数
のスキャンアウト端子とを有するスキャンテスト用回路
と、上記半導体配線基板の配線層に設けられ、上記各チ
ップＩＰのスキャンテスト用回路に制御信号を供給する
ための上記スキャンイン端子と同数のテスト専用配線と
を備え、上記各チップＩＰの上記スキャンテスト用回路
の各スキャンイン端子は、上記各テスト専用配線にそれ
ぞれ接続されている。
を有する半導体配線基板と、上記半導体配線基板上に貼
り合わせにより搭載された複数のチップＩＰと、上記各
チップＩＰ内に設けられ複数のスキャンイン端子と同数
のスキャンアウト端子とを有するスキャンテスト用回路
と、上記半導体配線基板の配線層に設けられ、上記各チ
ップＩＰのスキャンテスト用回路に制御信号を供給する
ための上記スキャンイン端子と同数のテスト専用配線と
を備え、上記各チップＩＰの上記スキャンテスト用回路
の各スキャンイン端子は、上記各テスト専用配線にそれ
ぞれ接続されている。
【００４４】これにより、各チップＩＰの内部回路のス
キャンテストを各チップＩＰ毎に行なうことが可能にな
り、スキャンテスト時間の短縮を図ることができる。
キャンテストを各チップＩＰ毎に行なうことが可能にな
り、スキャンテスト時間の短縮を図ることができる。
【００４５】上記スキャンイン端子に接続され、上記ス
キャンイン端子への入力をスキャンテスト以外のモード
時には固定値とするためのゲートをさらに備えることに
より、テスト対象以外のチップＩＰの作動を阻止して、
消費電力の低減を図ることができる。
キャンイン端子への入力をスキャンテスト以外のモード
時には固定値とするためのゲートをさらに備えることに
より、テスト対象以外のチップＩＰの作動を阻止して、
消費電力の低減を図ることができる。
【００４６】本発明の第９の半導体デバイスは、配線層
を有する半導体配線基板と、上記半導体配線基板上に貼
り合わせにより搭載された複数のチップＩＰと、上記各
チップＩＰ内に設けられ複数のスキャンイン端子と同数
のスキャンアウト端子とを有するスキャンテスト用回路
と、上記半導体配線基板の配線層に設けられ、上記各チ
ップＩＰのスキャンテスト用回路に制御信号を供給する
ための上記スキャンアウト端子と同数のテスト専用配線
とを備え、上記各チップＩＰの上記スキャンテスト用回
路の各スキャンアウト端子は、上記各テスト専用配線に
それぞれ接続されている。
を有する半導体配線基板と、上記半導体配線基板上に貼
り合わせにより搭載された複数のチップＩＰと、上記各
チップＩＰ内に設けられ複数のスキャンイン端子と同数
のスキャンアウト端子とを有するスキャンテスト用回路
と、上記半導体配線基板の配線層に設けられ、上記各チ
ップＩＰのスキャンテスト用回路に制御信号を供給する
ための上記スキャンアウト端子と同数のテスト専用配線
とを備え、上記各チップＩＰの上記スキャンテスト用回
路の各スキャンアウト端子は、上記各テスト専用配線に
それぞれ接続されている。
【００４７】これにより、上記スキャンアウト端子に接
続され、スキャンテストモード時以外にはハイインピー
ダンスとなるゲートをさらに備えていることにより、テ
スト専用配線に各チップＩＰからのテスト出力が混在す
るのが防止される。
続され、スキャンテストモード時以外にはハイインピー
ダンスとなるゲートをさらに備えていることにより、テ
スト専用配線に各チップＩＰからのテスト出力が混在す
るのが防止される。
【００４８】本発明の第９の半導体デバイスは、配線層
を有する半導体配線基板と、上記半導体配線基板上に貼
り合わせにより搭載された複数のチップＩＰと、上記各
チップＩＰ内に設けられ複数のスキャンイン端子と同数
のスキャンアウト端子とを有するスキャンテスト用回路
と、上記半導体配線基板の配線層に設けられ、上記各チ
ップＩＰのスキャンテスト用回路にクロック信号を供給
するためのクロック専用配線とを備え、上記各チップＩ
Ｐの上記スキャンテスト用回路の各クロック端子は、上
記クロック専用配線に接続されている。
を有する半導体配線基板と、上記半導体配線基板上に貼
り合わせにより搭載された複数のチップＩＰと、上記各
チップＩＰ内に設けられ複数のスキャンイン端子と同数
のスキャンアウト端子とを有するスキャンテスト用回路
と、上記半導体配線基板の配線層に設けられ、上記各チ
ップＩＰのスキャンテスト用回路にクロック信号を供給
するためのクロック専用配線とを備え、上記各チップＩ
Ｐの上記スキャンテスト用回路の各クロック端子は、上
記クロック専用配線に接続されている。
【００４９】これにより、各チップＩＰを共通のクロッ
ク専用配線に接続することにより、各チップＩＰ内の回
路を小さなクロックスキューで互いに同期させて作動さ
せることが可能になる。
ク専用配線に接続することにより、各チップＩＰ内の回
路を小さなクロックスキューで互いに同期させて作動さ
せることが可能になる。
【００５０】本発明の第１０の半導体デバイスは、半導
体基板と該半導体基板上に形成された配線層とを有する
半導体配線基板と、上記半導体配線基板上に貼り合わせ
により搭載された複数のチップＩＰと、上記半導体配線
基板に設けられ、上記各チップＩＰ内の回路のテストを
制御するためのテスト制御器とを備えている。
体基板と該半導体基板上に形成された配線層とを有する
半導体配線基板と、上記半導体配線基板上に貼り合わせ
により搭載された複数のチップＩＰと、上記半導体配線
基板に設けられ、上記各チップＩＰ内の回路のテストを
制御するためのテスト制御器とを備えている。
【００５１】これにより、テスト制御器を用いて半導体
デバイス中の各チップＩＰに対して各種のテストを容易
に行なうことができる。
デバイス中の各チップＩＰに対して各種のテストを容易
に行なうことができる。
【００５２】上記テスト制御器は、上記半導体基板を活
性領域とする半導体素子により構成されていてもよい
し、チップＩＰとして上記半導体配線基板上に設けられ
ていてもよい。
性領域とする半導体素子により構成されていてもよい
し、チップＩＰとして上記半導体配線基板上に設けられ
ていてもよい。
【００５３】上記テスト制御器は、上記複数のチップＩ
Ｐのうちいずれか１つのチップＩＰ内の回路の単体テス
トをスキャン方式で行なう際に、上記１つのチップＩＰ
に隣接する別のチップＩＰ内の回路のバウンダリスキャ
ンテスト用回路が存在するときは、上記１つのチップＩ
Ｐ内の回路の内部スキャンチェーンからテストパターン
を供給するとともに、上記バウンダリスキャンテスト用
回路接続テスト動作を行なわせて、上記１つのチップＩ
Ｐ内の回路のテストと、上記１つのチップＩＰと上記別
のチップＩＰとの間の配線のテストとを同時に行なうこ
とにより、隣接するチップＩＰのバウンダリスキャンテ
スト用回路を利用して、当該チップＩＰ内の内部回路の
良否と、当該チップＩＰ−隣接するチップＩＰ間を接続
する配線の接続状態の良否とを同時に判定することがで
きる。
Ｐのうちいずれか１つのチップＩＰ内の回路の単体テス
トをスキャン方式で行なう際に、上記１つのチップＩＰ
に隣接する別のチップＩＰ内の回路のバウンダリスキャ
ンテスト用回路が存在するときは、上記１つのチップＩ
Ｐ内の回路の内部スキャンチェーンからテストパターン
を供給するとともに、上記バウンダリスキャンテスト用
回路接続テスト動作を行なわせて、上記１つのチップＩ
Ｐ内の回路のテストと、上記１つのチップＩＰと上記別
のチップＩＰとの間の配線のテストとを同時に行なうこ
とにより、隣接するチップＩＰのバウンダリスキャンテ
スト用回路を利用して、当該チップＩＰ内の内部回路の
良否と、当該チップＩＰ−隣接するチップＩＰ間を接続
する配線の接続状態の良否とを同時に判定することがで
きる。
【００５４】上記各チップＩＰの回路はＬＦＳＲ（Line
ar Feedback Shift Resistor）機能とＭＩＳＲ（Multip
le Input Signature Resistor ）機能とＢＩＳＴ機能と
を有しており、上記テスト制御器は、上記各チップＩＰ
の回路のスキャンイン端子にＬＦＳＲからの信号を供給
し、上記各チップＩＰの回路のスキャンアウト端子から
の信号をＭＩＳＲに取り込むことにより、各チップＩＰ
のＢＩＳＴに必要な諸機能を１つのチップＩＰ内に共有
化して、集中的に制御することができる。すなわち、各
チップＩＰの回路の削減を図ることができる。
ar Feedback Shift Resistor）機能とＭＩＳＲ（Multip
le Input Signature Resistor ）機能とＢＩＳＴ機能と
を有しており、上記テスト制御器は、上記各チップＩＰ
の回路のスキャンイン端子にＬＦＳＲからの信号を供給
し、上記各チップＩＰの回路のスキャンアウト端子から
の信号をＭＩＳＲに取り込むことにより、各チップＩＰ
のＢＩＳＴに必要な諸機能を１つのチップＩＰ内に共有
化して、集中的に制御することができる。すなわち、各
チップＩＰの回路の削減を図ることができる。
【００５５】上記各チップＩＰへの電源電圧を管理する
機能をさらに備え、上記テスト制御器は、上記複数のチ
ップＩＰのうちテストを行なうチップＩＰ内の回路にの
み電源電圧を供給し、他のチップＩＰへの電源電圧の供
給を停止することにより、テスト時の消費電力の削減を
図り、ひいては、テスト時における各チップＩＰ中の素
子の誤作動を防止することができる。
機能をさらに備え、上記テスト制御器は、上記複数のチ
ップＩＰのうちテストを行なうチップＩＰ内の回路にの
み電源電圧を供給し、他のチップＩＰへの電源電圧の供
給を停止することにより、テスト時の消費電力の削減を
図り、ひいては、テスト時における各チップＩＰ中の素
子の誤作動を防止することができる。
【００５６】本発明の第１１の半導体デバイスは、配線
層を有する半導体配線基板に貼り合わせにより、複数の
チップＩＰを搭載するステップ（ａ）と、上記複数のチ
ップＩＰの良否判定のテストを行なうステップ（ｂ）
と、上記複数のチップＩＰのうち上記ステップ（ｂ）で
不良と判定されたチップＩＰを、同じ種類の別のチップ
ＩＰと置き換えて良否判定を行なうステップ（ｃ）とを
含み、上記ステップ（ｃ）の処理を、当該チップＩＰが
良品と判定されるまで繰り返す方法である。
層を有する半導体配線基板に貼り合わせにより、複数の
チップＩＰを搭載するステップ（ａ）と、上記複数のチ
ップＩＰの良否判定のテストを行なうステップ（ｂ）
と、上記複数のチップＩＰのうち上記ステップ（ｂ）で
不良と判定されたチップＩＰを、同じ種類の別のチップ
ＩＰと置き換えて良否判定を行なうステップ（ｃ）とを
含み、上記ステップ（ｃ）の処理を、当該チップＩＰが
良品と判定されるまで繰り返す方法である。
【００５７】この方法により、ＩＰＯＳデバイスの信頼
性を確保しつつ、実装の容易化を図ることができる。
性を確保しつつ、実装の容易化を図ることができる。
【００５８】
【発明の実施の形態】−本発明の前提となる基本的な構
造− そこで、本発明では、配線の断面積を大きく確保しつ
つ、多種，多機能のデバイスを内蔵した半導体装置を実
現するための１つの手段として、配線層を有する半導体
配線基板例えばシリコン配線基板（Ｓｕｐｅｒ−Ｓｕ
ｂ）上に、各種デバイスを内蔵したチップＩＰを搭載す
る構成を採る。そして、各チップＩＰ内に設けられる回
路（ＩＣ）は半導体装置の設計上ＩＰ(Intellectual Pr
operty）として扱うことができ、各種ＩＰを半導体配線
基板上に貼り合わせたものと考えることができる。つま
り、半導体デバイス全体は、“ＩＰ Ｏｎ Ｓｕｐｅｒ
−Ｓｕｂ”であるので、本明細書の実施形態において
は、シリコン配線基板とＩＰ群とを備えた半導体デバイ
ス全体を“ＩＰＯＳデバイス”と記載する。
造− そこで、本発明では、配線の断面積を大きく確保しつ
つ、多種，多機能のデバイスを内蔵した半導体装置を実
現するための１つの手段として、配線層を有する半導体
配線基板例えばシリコン配線基板（Ｓｕｐｅｒ−Ｓｕ
ｂ）上に、各種デバイスを内蔵したチップＩＰを搭載す
る構成を採る。そして、各チップＩＰ内に設けられる回
路（ＩＣ）は半導体装置の設計上ＩＰ(Intellectual Pr
operty）として扱うことができ、各種ＩＰを半導体配線
基板上に貼り合わせたものと考えることができる。つま
り、半導体デバイス全体は、“ＩＰ Ｏｎ Ｓｕｐｅｒ
−Ｓｕｂ”であるので、本明細書の実施形態において
は、シリコン配線基板とＩＰ群とを備えた半導体デバイ
ス全体を“ＩＰＯＳデバイス”と記載する。
【００５９】図１（ａ），（ｂ），（ｃ）は、ＩＰ（チ
ップＩＰ）群を搭載するための配線基板となるシリコン
配線基板の平面図、シリコン配線基板上に搭載されるＩ
Ｐ群の例を示す平面図、及びシリコン配線基板の断面図
である。図１（ａ），（ｂ）に示すように、シリコン配
線基板１０上には各種ＩＰを搭載するための複数の領域
が設けられており、、各領域には、例えば、ＤＣ／ＡＣ
−ＩＰ，Analog−ＩＰ，Logic −ＩＰ，ＣＰＵ−ＩＰ，
ＤＳＰ−ＩＰ，Flash メモリ−ＩＰ，ＳＲＡＭ−ＩＰ，
ＤＲＡＭ−ＩＰ，Ｉ／Ｏ−ＩＰなどの各種ＩＰ群がチッ
プＩＰとして搭載可能となっている。図１（ｃ）に示す
ように、シリコン配線基板１０は、シリコン基板１１
と、シリコン基板１０上に絶縁膜（図示せず）を挟んで
設けられたグランドプレーン１２と、グランドプレーン
１２の上に層間絶縁膜を挟んで設けられた第１配線層１
３と、第１配線層１３の上に層間絶縁膜を挟んで設けら
れた第２配線層１４と、第２配線層１４の上にパッシベ
ーション膜を挟んで設けられたパッド１５とを備えてい
る。パッド１５，各配線層１３，１４及びグランドプレ
ーン１２間は、それぞれコンタクト（図示せず）を介し
て所望の部位で互いに接続されている。そして、各ＩＰ
は、パッド１５上に貼り付けられて、各ＩＰが配線層１
３，１４により互いにあるいはグランドプレーン１２に
電気的に接続される構造となっている。
ップＩＰ）群を搭載するための配線基板となるシリコン
配線基板の平面図、シリコン配線基板上に搭載されるＩ
Ｐ群の例を示す平面図、及びシリコン配線基板の断面図
である。図１（ａ），（ｂ）に示すように、シリコン配
線基板１０上には各種ＩＰを搭載するための複数の領域
が設けられており、、各領域には、例えば、ＤＣ／ＡＣ
−ＩＰ，Analog−ＩＰ，Logic −ＩＰ，ＣＰＵ−ＩＰ，
ＤＳＰ−ＩＰ，Flash メモリ−ＩＰ，ＳＲＡＭ−ＩＰ，
ＤＲＡＭ−ＩＰ，Ｉ／Ｏ−ＩＰなどの各種ＩＰ群がチッ
プＩＰとして搭載可能となっている。図１（ｃ）に示す
ように、シリコン配線基板１０は、シリコン基板１１
と、シリコン基板１０上に絶縁膜（図示せず）を挟んで
設けられたグランドプレーン１２と、グランドプレーン
１２の上に層間絶縁膜を挟んで設けられた第１配線層１
３と、第１配線層１３の上に層間絶縁膜を挟んで設けら
れた第２配線層１４と、第２配線層１４の上にパッシベ
ーション膜を挟んで設けられたパッド１５とを備えてい
る。パッド１５，各配線層１３，１４及びグランドプレ
ーン１２間は、それぞれコンタクト（図示せず）を介し
て所望の部位で互いに接続されている。そして、各ＩＰ
は、パッド１５上に貼り付けられて、各ＩＰが配線層１
３，１４により互いにあるいはグランドプレーン１２に
電気的に接続される構造となっている。
【００６０】シリコン配線基板１０内の配線層１３，１
４の寸法の制約は緩やかであり、数μｍ幅の配線をも設
けることができるので、以下のような効果がある。経験
的に、今までの半導体集積回路装置の微細化が進展した
過程において、もっとも配線としての特性が良好であっ
た世代の寸法を有する配線を設けることが可能となる。
また、配線の電気インピーダンスを低減することができ
る。
４の寸法の制約は緩やかであり、数μｍ幅の配線をも設
けることができるので、以下のような効果がある。経験
的に、今までの半導体集積回路装置の微細化が進展した
過程において、もっとも配線としての特性が良好であっ
た世代の寸法を有する配線を設けることが可能となる。
また、配線の電気インピーダンスを低減することができ
る。
【００６１】そして、シリコン配線基板上のチップＩＰ
は多くの機能を有しているが、これに対しては２つの考
え方がある。１つは、できるだけ多くの機能を使用する
という考え方であり、もう１つは、使用する機能を制限
するという考え方である。つまり、ユーザの多様な要求
に応えるためには、多種の使用方法に対応できる構成を
有していることが好ましいが、反面、実際の使用に際し
てはいずれかの機能に限定する必要がある。つまり、こ
の２つの相反する要求を満足させることにより、ユーザ
の多様な要求に応えつつ、大量少品種に適したＩＰＯＳ
デバイスを構築することができるのである。そこで、多
種の機能を予め有しているＩＰＯＳデバイス内の機能を
選択，制限，設定するための手段が必要となる。つま
り、シリコン配線基板上のチップＩＰの機能の評価方
法，機能の選択方法，チップ上でのコンフィギュレーシ
ョンなどである。本発明では、このような諸手段に関す
る各実施形態について説明する。
は多くの機能を有しているが、これに対しては２つの考
え方がある。１つは、できるだけ多くの機能を使用する
という考え方であり、もう１つは、使用する機能を制限
するという考え方である。つまり、ユーザの多様な要求
に応えるためには、多種の使用方法に対応できる構成を
有していることが好ましいが、反面、実際の使用に際し
てはいずれかの機能に限定する必要がある。つまり、こ
の２つの相反する要求を満足させることにより、ユーザ
の多様な要求に応えつつ、大量少品種に適したＩＰＯＳ
デバイスを構築することができるのである。そこで、多
種の機能を予め有しているＩＰＯＳデバイス内の機能を
選択，制限，設定するための手段が必要となる。つま
り、シリコン配線基板上のチップＩＰの機能の評価方
法，機能の選択方法，チップ上でのコンフィギュレーシ
ョンなどである。本発明では、このような諸手段に関す
る各実施形態について説明する。
【００６２】（第１の実施形態）図２は、本実施形態の
シリコン配線基板上の回路構成を示すブロック回路図で
ある。シリコン配線基板２０には、チップＩＰのパッド
と拡散接合などによって接続されるパッド２５と、相異
なるＩＰの各パッド２５同士の間（２つのチップＩＰ２
１，２２間）を接続するための配線２４が形成されてい
る。そして、本実施形態の特徴は、各配線２４のうちチ
ップＩＰが搭載される領域（図中の破線で囲まれる領
域）の端部付近の下方にそれぞれフリップフロップ２３
が設けられている点である。つまり、各配線２４ごと
に、その両端に近い部位に各々２つずつのフリップフロ
ップ２３が設けられている。このフリップフロップ２３
の位置は、チップＩＰ２３にオーバーラップしていても
よいし、オーバーラップしていなくてもよい。そして、
各フリップフロップ２３を順次接続するスキャンチェー
ン３０が形成されている。このスキャンチェーン３０を
用いて、バウンダリスキャンテストを行なうことができ
る。バウンダリスキャンテストにもいろいろな種類があ
るが、例えば、テストパターンである信号（例えば、
“１００１１１１０１…”という信号を、例えばチップ
ＩＰ２１を搭載する領域の近くに設けられた各フリップ
フロップ２３からパッド２５を介して各配線に送り、配
線２４を経て次段のチップＩＰ２２の近くに設けられた
フリップフロップ２３からテスト信号を取り出して入力
したテストパターンとの比較によって、配線２４の断線
やショートなどを検出することができる。
シリコン配線基板上の回路構成を示すブロック回路図で
ある。シリコン配線基板２０には、チップＩＰのパッド
と拡散接合などによって接続されるパッド２５と、相異
なるＩＰの各パッド２５同士の間（２つのチップＩＰ２
１，２２間）を接続するための配線２４が形成されてい
る。そして、本実施形態の特徴は、各配線２４のうちチ
ップＩＰが搭載される領域（図中の破線で囲まれる領
域）の端部付近の下方にそれぞれフリップフロップ２３
が設けられている点である。つまり、各配線２４ごと
に、その両端に近い部位に各々２つずつのフリップフロ
ップ２３が設けられている。このフリップフロップ２３
の位置は、チップＩＰ２３にオーバーラップしていても
よいし、オーバーラップしていなくてもよい。そして、
各フリップフロップ２３を順次接続するスキャンチェー
ン３０が形成されている。このスキャンチェーン３０を
用いて、バウンダリスキャンテストを行なうことができ
る。バウンダリスキャンテストにもいろいろな種類があ
るが、例えば、テストパターンである信号（例えば、
“１００１１１１０１…”という信号を、例えばチップ
ＩＰ２１を搭載する領域の近くに設けられた各フリップ
フロップ２３からパッド２５を介して各配線に送り、配
線２４を経て次段のチップＩＰ２２の近くに設けられた
フリップフロップ２３からテスト信号を取り出して入力
したテストパターンとの比較によって、配線２４の断線
やショートなどを検出することができる。
【００６３】図３（ａ），（ｂ）は、フリップフロップ
をシリコン配線基板中のシリコン基板上に設けた場合
と、シリコン配線基板の上方に設けた場合との構成の例
を示す断面図及びブロック回路図である。
をシリコン配線基板中のシリコン基板上に設けた場合
と、シリコン配線基板の上方に設けた場合との構成の例
を示す断面図及びブロック回路図である。
【００６４】図３（ａ）に示す例では、シリコン基板２
０ａの上に絶縁層を挟んで複数の配線層が設けられた多
層の配線層２０ｂが設けられている。そして、フリップ
フロップ２３は、シリコン基板２０ａをソース・ドレイ
ン領域として利用する複数のＭＯＳトランジスタによっ
て構成されている。ＭＯＳトランジスタの組み合わせや
ＭＯＳトランジスタ間の接続関係は周知の構造を用いれ
ばよいので、ここでは図示を省略する。そして、各フリ
ップフロップ２３同士は、シリコン基板２０ａ上の配線
層のうちいずれかの配線層中に設けられた配線によって
接続されている。また、パッド２５間を接続する配線２
４は、例えば最上の配線層に設けられていて、パッド２
５と、破線で示すチップＩＰ２１，２２の外部接続端子
パッドとが互いに金属同士の拡散接合などを利用して互
いに接続されている。
０ａの上に絶縁層を挟んで複数の配線層が設けられた多
層の配線層２０ｂが設けられている。そして、フリップ
フロップ２３は、シリコン基板２０ａをソース・ドレイ
ン領域として利用する複数のＭＯＳトランジスタによっ
て構成されている。ＭＯＳトランジスタの組み合わせや
ＭＯＳトランジスタ間の接続関係は周知の構造を用いれ
ばよいので、ここでは図示を省略する。そして、各フリ
ップフロップ２３同士は、シリコン基板２０ａ上の配線
層のうちいずれかの配線層中に設けられた配線によって
接続されている。また、パッド２５間を接続する配線２
４は、例えば最上の配線層に設けられていて、パッド２
５と、破線で示すチップＩＰ２１，２２の外部接続端子
パッドとが互いに金属同士の拡散接合などを利用して互
いに接続されている。
【００６５】また、図３（ｂ）に示す例では、シリコン
配線基板の上にＴＦＴ（Thin FilmTransistor）によっ
て構成されたフリップフロップ２３が配置され、フリッ
プフロップ２３は配線２４にパッド２６を介して接続さ
れている。そして、シリコン配線基板上の配線によっ
て、各フリップフロップ２３及びパッド２６が接続され
てスキャンチェーン３０が構成されている。
配線基板の上にＴＦＴ（Thin FilmTransistor）によっ
て構成されたフリップフロップ２３が配置され、フリッ
プフロップ２３は配線２４にパッド２６を介して接続さ
れている。そして、シリコン配線基板上の配線によっ
て、各フリップフロップ２３及びパッド２６が接続され
てスキャンチェーン３０が構成されている。
【００６６】本実施形態によると、シリコン配線基板２
０が形成され、まだ、チップＩＰが搭載されていない時
点で、チップＩＰがなくても半導体配線基板中の配線の
良否を確認することが可能になる。すなわち、従来のバ
ウンダリスキャンテストでは、信号を受ける素子が論理
回路内に配置されているが、そのままではチップＩＰを
搭載してからバウンダリスキャンテストを行なうことに
なる。しかし、ＩＰＯＳデバイスのようにシリコン配線
基板（Super-Sub ）上に、各種のチップＩＰを需用者の
要求に応じて搭載するものでは、シリコン配線基板自体
の構造はできるだけ共通化を図り、注文に応じて搭載す
るチップＩＰの種類を選択するなどの柔軟性が望まれ
る。したがって、本実施形態により、シリコン配線基板
を形成した時点で、チップＩＰをシリコン配線基板上に
搭載することなく、シリコン配線基板中の配線層の配線
の良否をチェックすることが可能になり、すでに品質が
保証されているシリコン配線基板だけを多量に準備して
おくことが可能になる。
０が形成され、まだ、チップＩＰが搭載されていない時
点で、チップＩＰがなくても半導体配線基板中の配線の
良否を確認することが可能になる。すなわち、従来のバ
ウンダリスキャンテストでは、信号を受ける素子が論理
回路内に配置されているが、そのままではチップＩＰを
搭載してからバウンダリスキャンテストを行なうことに
なる。しかし、ＩＰＯＳデバイスのようにシリコン配線
基板（Super-Sub ）上に、各種のチップＩＰを需用者の
要求に応じて搭載するものでは、シリコン配線基板自体
の構造はできるだけ共通化を図り、注文に応じて搭載す
るチップＩＰの種類を選択するなどの柔軟性が望まれ
る。したがって、本実施形態により、シリコン配線基板
を形成した時点で、チップＩＰをシリコン配線基板上に
搭載することなく、シリコン配線基板中の配線層の配線
の良否をチェックすることが可能になり、すでに品質が
保証されているシリコン配線基板だけを多量に準備して
おくことが可能になる。
【００６７】（第２の実施形態）図４は、本実施形態の
ＩＰＯＳデバイスの構造を概略的に示す平面図である。
同図に示すように、本実施形態のＩＰＯＳデバイスは、
シリコン配線基板２０上において、ＩＰを搭載しようと
する領域ＲIPを除く領域にテストパッド３１が格子状に
配置されている。
ＩＰＯＳデバイスの構造を概略的に示す平面図である。
同図に示すように、本実施形態のＩＰＯＳデバイスは、
シリコン配線基板２０上において、ＩＰを搭載しようと
する領域ＲIPを除く領域にテストパッド３１が格子状に
配置されている。
【００６８】そして、シリコン配線基板２０の上にチッ
プＩＰを搭載した後は、このテストパッド３１のうち任
意のものを用いて、各チップＩＰのスキャンテストやＢ
ＩＳＴなどを行なうことが可能になっている。すなわ
ち、本実施形態により、チップ搭載領域ＲIPにどのよう
な種類のチップＩＰが搭載されても、その種類に応じた
テスト方法を適宜選択して行なうことが可能になる。そ
の場合、各テストパッド毎に用いるテスト用回路の種類
を代えておくことも可能である。
プＩＰを搭載した後は、このテストパッド３１のうち任
意のものを用いて、各チップＩＰのスキャンテストやＢ
ＩＳＴなどを行なうことが可能になっている。すなわ
ち、本実施形態により、チップ搭載領域ＲIPにどのよう
な種類のチップＩＰが搭載されても、その種類に応じた
テスト方法を適宜選択して行なうことが可能になる。そ
の場合、各テストパッド毎に用いるテスト用回路の種類
を代えておくことも可能である。
【００６９】図５は、本実施形態におけるテスト配線の
構造を概略的に示す平面図である。同図に示すように、
各テストパッド３１を外部端子３３に接続するためのテ
スト配線３２を縦横に設けることにより、多数のテスト
パッド３１の利用を確保することができる。
構造を概略的に示す平面図である。同図に示すように、
各テストパッド３１を外部端子３３に接続するためのテ
スト配線３２を縦横に設けることにより、多数のテスト
パッド３１の利用を確保することができる。
【００７０】また、図６（ａ），（ｂ）は、本実施形態
の変形例におけるＩＰＯＳデバイスの平面図及び断面図
である。この変形例においては、シリコン配線基板２０
の全面にテストパッド３６が格子状に設けられている。
そして、互いに平行に延びる多数のテスト配線３４と、
このテスト配線３４に交差するように延びる複数のテス
ト配線３５とが設けられている。また、各テスト配線３
４，３５と、テストパッド３６とは、ある交差部におい
ては、絶縁破壊によって形成されたプラグ３７ａ，３７
ｂにより互いに接続されている。なお、図６（ｂ）に示
す部位以外に、配線３４，３５間のみにプラグが形成さ
れている部位、テストパッド３６と配線３４との間だけ
がプラグ３７ａにより接続されている部位、テストパッ
ド３６と配線３５との間だけがプラグ３７ｂにより接続
されている部位、全くプラグが形成されていない部位な
どがある。これにより、チップＩＰの種類などに応じ
て、自由に配線経路を構成することができる。
の変形例におけるＩＰＯＳデバイスの平面図及び断面図
である。この変形例においては、シリコン配線基板２０
の全面にテストパッド３６が格子状に設けられている。
そして、互いに平行に延びる多数のテスト配線３４と、
このテスト配線３４に交差するように延びる複数のテス
ト配線３５とが設けられている。また、各テスト配線３
４，３５と、テストパッド３６とは、ある交差部におい
ては、絶縁破壊によって形成されたプラグ３７ａ，３７
ｂにより互いに接続されている。なお、図６（ｂ）に示
す部位以外に、配線３４，３５間のみにプラグが形成さ
れている部位、テストパッド３６と配線３４との間だけ
がプラグ３７ａにより接続されている部位、テストパッ
ド３６と配線３５との間だけがプラグ３７ｂにより接続
されている部位、全くプラグが形成されていない部位な
どがある。これにより、チップＩＰの種類などに応じ
て、自由に配線経路を構成することができる。
【００７１】また、本実施形態の変形例として、当初か
らプラグ３７ａ，３７ｂ，３７ｃの位置にヒューズ線か
らなるプラグを設けておいて、プラグを通電により切断
するか、そのまま残しておくことにより、テスト配線の
構造を所望の構造にすることができる。
らプラグ３７ａ，３７ｂ，３７ｃの位置にヒューズ線か
らなるプラグを設けておいて、プラグを通電により切断
するか、そのまま残しておくことにより、テスト配線の
構造を所望の構造にすることができる。
【００７２】（第３の実施形態）図７は、本実施形態に
おけるＩＰＯＳデバイスの平面図である。本実施形態に
おいては、シリコン配線基板２０の上に、多数のチップ
ＩＰ４３と、多数のテストパッド４１とが配置されてい
るが、本実施形態においては、テスト時のみ使用する電
源パッド４２が設けられている。
おけるＩＰＯＳデバイスの平面図である。本実施形態に
おいては、シリコン配線基板２０の上に、多数のチップ
ＩＰ４３と、多数のテストパッド４１とが配置されてい
るが、本実施形態においては、テスト時のみ使用する電
源パッド４２が設けられている。
【００７３】本実施形態では、テスト時のみ使用する追
加用の電源パッド４２を設けることにより、以下のよう
な効果を発揮することができる。すなわち、一般に、チ
ップＩＰは、実使用時にはすべてのチップＩＰ４３が同
時に動作すると消費電力が大きくなることを考慮して、
ある時刻には一部のチップＩＰのみが動作するような低
消費電力のための設計が可能である。このように、実使
用の動作時には消費電力が小さくなるように設定されて
いる状態であるのが一般的である。ところが、テスト時
には消費電力を考慮しないのでＩＰＯＳデバイス上のす
べてのチップＩＰ４３が一気に動作することがある。し
たがって、実使用時の消費電力に合わせてＩＰＯＳデバ
イス全体が設計されているので、ＩＰＯＳデバイス内の
すべてのチップＩＰをテスト動作させると、電力が不足
して誤動作を起こすおそれがある。そこで、本実施形態
では、テスト時のみ使用する電源パッド４２を設け、テ
スト時のみ追加の電源を供給することで、電力不足を解
消することができる。
加用の電源パッド４２を設けることにより、以下のよう
な効果を発揮することができる。すなわち、一般に、チ
ップＩＰは、実使用時にはすべてのチップＩＰ４３が同
時に動作すると消費電力が大きくなることを考慮して、
ある時刻には一部のチップＩＰのみが動作するような低
消費電力のための設計が可能である。このように、実使
用の動作時には消費電力が小さくなるように設定されて
いる状態であるのが一般的である。ところが、テスト時
には消費電力を考慮しないのでＩＰＯＳデバイス上のす
べてのチップＩＰ４３が一気に動作することがある。し
たがって、実使用時の消費電力に合わせてＩＰＯＳデバ
イス全体が設計されているので、ＩＰＯＳデバイス内の
すべてのチップＩＰをテスト動作させると、電力が不足
して誤動作を起こすおそれがある。そこで、本実施形態
では、テスト時のみ使用する電源パッド４２を設け、テ
スト時のみ追加の電源を供給することで、電力不足を解
消することができる。
【００７４】（第４の実施形態）次に、アイソレーショ
ンテストに関する第４の実施形態について説明する。ア
イソレーションテストとは、形態的には、テスト用のセ
レクタと配線とを設けるテストのことを言う。チップＩ
Ｐが単独である場合には、その外部接続端子から内部の
回路にフルアクセスできたのに、ＩＰＯＳデバイス内に
各チップＩＰが閉じこめられた状態になるとチップＩＰ
内の回路にアクセスすることが困難になる。そこで、シ
ステムＬＳＩなどの大規模集積回路装置においては、各
回路の間の信号線にセレクタを介在させて、このセレク
タの１つの入力部と外部接続端子とを接続する配線を設
けておいて、前段の回路からの出力信号と外部接続端子
からの信号とを切り換えて回路に入力させることで、各
回路の単体テストができるようにしている。
ンテストに関する第４の実施形態について説明する。ア
イソレーションテストとは、形態的には、テスト用のセ
レクタと配線とを設けるテストのことを言う。チップＩ
Ｐが単独である場合には、その外部接続端子から内部の
回路にフルアクセスできたのに、ＩＰＯＳデバイス内に
各チップＩＰが閉じこめられた状態になるとチップＩＰ
内の回路にアクセスすることが困難になる。そこで、シ
ステムＬＳＩなどの大規模集積回路装置においては、各
回路の間の信号線にセレクタを介在させて、このセレク
タの１つの入力部と外部接続端子とを接続する配線を設
けておいて、前段の回路からの出力信号と外部接続端子
からの信号とを切り換えて回路に入力させることで、各
回路の単体テストができるようにしている。
【００７５】図８は、本実施形態のＩＰＯＳデバイスの
平面図である。同図に示すように、本実施形態において
は、チップＩＰ−Ａ，チップＩＰ−Ｂ，チップＩＰ−
Ｃ，チップＩＰ−Ｄ，…における単体テストを行なうた
めに、各チップＩＰ同士の間の信号線にセレクタ４６を
介在させて、各テストパッド４５とセレクタ４６の入力
部とを接続する信号線を設けている。また、セレクタ４
６の入力切り換え用制御部とテストパッド４５とを接続
する信号線と、各チップＩＰからの出力信号線とテスト
パッド４６とを接続する信号線とが設けられている。つ
まり、テストパッド４５は、テスト信号（テストパター
ン）の入力用，テスト信号の取り出し用及びテスト制御
用に用いられている。
平面図である。同図に示すように、本実施形態において
は、チップＩＰ−Ａ，チップＩＰ−Ｂ，チップＩＰ−
Ｃ，チップＩＰ−Ｄ，…における単体テストを行なうた
めに、各チップＩＰ同士の間の信号線にセレクタ４６を
介在させて、各テストパッド４５とセレクタ４６の入力
部とを接続する信号線を設けている。また、セレクタ４
６の入力切り換え用制御部とテストパッド４５とを接続
する信号線と、各チップＩＰからの出力信号線とテスト
パッド４６とを接続する信号線とが設けられている。つ
まり、テストパッド４５は、テスト信号（テストパター
ン）の入力用，テスト信号の取り出し用及びテスト制御
用に用いられている。
【００７６】本実施形態により、各チップＩＰを単体で
デバイスの外部に取り出したのと同様に、各種のテスト
を行なうことができる。例えば、各セレクタからあるチ
ップＩＰ内の回路にテストパターンを入力させて、スキ
ャンテストを行なうことも可能である。
デバイスの外部に取り出したのと同様に、各種のテスト
を行なうことができる。例えば、各セレクタからあるチ
ップＩＰ内の回路にテストパターンを入力させて、スキ
ャンテストを行なうことも可能である。
【００７７】（第５の実施形態）次に、複数のチップＩ
Ｐを重ねて用いる場合におけるテストパッドの接続方法
に関する第５の実施形態について説明する。図９
（ａ），（ｂ）は、それぞれ本実施形態のチップＩＰ単
体，ＩＰＯＳデバイスの断面図である。
Ｐを重ねて用いる場合におけるテストパッドの接続方法
に関する第５の実施形態について説明する。図９
（ａ），（ｂ）は、それぞれ本実施形態のチップＩＰ単
体，ＩＰＯＳデバイスの断面図である。
【００７８】図９（ａ）に示すように、本実施形態にチ
ップＩＰの上面には第１のテストパッド５１が設けら
れ、下面には第２のテストパッド５２が設けられてい
る。図９（ａ）には、２つの第２のテストパッド５１と
１つの第２のテストパッドしか図示していないが、実際
には別の断面にもテストパッドが存在しており、各々多
数の第１のテストパッド５１と第２のテストパッド５２
とが設けられている。そして、第１のテストパッド５１
には、第２のテストパッド５２と配線５３を介して接続
されているものと、シリコン配線基板上のパッドに接続
されているものなどがある。
ップＩＰの上面には第１のテストパッド５１が設けら
れ、下面には第２のテストパッド５２が設けられてい
る。図９（ａ）には、２つの第２のテストパッド５１と
１つの第２のテストパッドしか図示していないが、実際
には別の断面にもテストパッドが存在しており、各々多
数の第１のテストパッド５１と第２のテストパッド５２
とが設けられている。そして、第１のテストパッド５１
には、第２のテストパッド５２と配線５３を介して接続
されているものと、シリコン配線基板上のパッドに接続
されているものなどがある。
【００７９】そして、図９（ｂ）に示すように、チップ
ＩＰ−Ａ，チップＩＰ−Ｂ，チップＩＰ−Ｃ及びチップ
ＩＰ−Ｄを積み重ねてシリコン配線基板５０の上に設置
する。このとき、最下段のチップＩＰ−Ａの第２のテス
トパッドは、プラグ５６を介してシリコン配線基板５０
中の配線層５５に接続されている。
ＩＰ−Ａ，チップＩＰ−Ｂ，チップＩＰ−Ｃ及びチップ
ＩＰ−Ｄを積み重ねてシリコン配線基板５０の上に設置
する。このとき、最下段のチップＩＰ−Ａの第２のテス
トパッドは、プラグ５６を介してシリコン配線基板５０
中の配線層５５に接続されている。
【００８０】（第６の実施形態）次に、各チップＩＰ単
体の各種テストに関する第６の実施形態について説明す
る。ＩＰＯＳデバイスに各チップＩＰを組み込んで実装
した後に、各チップＩＰ毎の単体テストを行なう場合、
チップＩＰのバウンダリスキャンテスト用回路を利用し
て内部回路の内部テストを行なうことも考えられる。し
かし、従来のバウンダリスキャンテスト用回路（例えば
図２５参照）を利用して、バウンダリスキャンテスト用
のテストパターンと内部テストのテストパターンとの双
方をスキャンさせると、膨大なテスト時間がかかってし
まう。そこで、本実施形態では、内部テストとバウンダ
リスキャンテストとを効率よく行なうための対策につい
て説明する。
体の各種テストに関する第６の実施形態について説明す
る。ＩＰＯＳデバイスに各チップＩＰを組み込んで実装
した後に、各チップＩＰ毎の単体テストを行なう場合、
チップＩＰのバウンダリスキャンテスト用回路を利用し
て内部回路の内部テストを行なうことも考えられる。し
かし、従来のバウンダリスキャンテスト用回路（例えば
図２５参照）を利用して、バウンダリスキャンテスト用
のテストパターンと内部テストのテストパターンとの双
方をスキャンさせると、膨大なテスト時間がかかってし
まう。そこで、本実施形態では、内部テストとバウンダ
リスキャンテストとを効率よく行なうための対策につい
て説明する。
【００８１】−第１の実施例−
図１０は、本実施形態の第１の実施例におけるＩＰＯＳ
デバイスの部分的な構成を示すブロック回路図である。
同図に示すように、本実施形態のＩＰＯＳデバイスにお
いては、シリコン配線基板上に、スキャンイン信号（テ
ストパターン）を伝達するための第１のテスト専用配線
６０と、スキャンイネーブル信号を伝達するための第２
のテスト専用配線６１と、内部テストの結果を出力する
ための第３のテスト専用配線６４とが、バウンダリスキ
ャンテスト用回路６７を構成する配線とは別に設けられ
ている。そして、チップＩＰには、第１のテスト専用配
線６０からの入力を受けるスキャンイン端子６２と、第
２のテスト専用配線６１からの入力を受けるスキャン制
御入力端子６３と、第３のテスト専用配線６４にスキャ
ンアウト信号を出力するための信号出力端子６５と、バ
ウンダリスキャンテスト用信号を当該チップＩＰに入力
させるための入力端子（ＴＤＩ）６６との間をフリップ
フロップ７１を介して接続するスキャンチェーン７２が
形成されている。このスキャンチェーンにより、チップ
ＩＰ内の内部回路（検査対象−ＤＵＴ）のスキャンテス
トを行なうように構成されている。そして、バウンダリ
スキャンテスト用回路６７には、バウンダリスキャンテ
スト用信号を当該チップＩＰから外部に出力させるため
の出力端子（ＴＤＯ）６８と、バウンダリスキャンテス
ト用回路６７内に設けられたＢＳＲ６９（キャンレジス
タ）とが設けられている。
デバイスの部分的な構成を示すブロック回路図である。
同図に示すように、本実施形態のＩＰＯＳデバイスにお
いては、シリコン配線基板上に、スキャンイン信号（テ
ストパターン）を伝達するための第１のテスト専用配線
６０と、スキャンイネーブル信号を伝達するための第２
のテスト専用配線６１と、内部テストの結果を出力する
ための第３のテスト専用配線６４とが、バウンダリスキ
ャンテスト用回路６７を構成する配線とは別に設けられ
ている。そして、チップＩＰには、第１のテスト専用配
線６０からの入力を受けるスキャンイン端子６２と、第
２のテスト専用配線６１からの入力を受けるスキャン制
御入力端子６３と、第３のテスト専用配線６４にスキャ
ンアウト信号を出力するための信号出力端子６５と、バ
ウンダリスキャンテスト用信号を当該チップＩＰに入力
させるための入力端子（ＴＤＩ）６６との間をフリップ
フロップ７１を介して接続するスキャンチェーン７２が
形成されている。このスキャンチェーンにより、チップ
ＩＰ内の内部回路（検査対象−ＤＵＴ）のスキャンテス
トを行なうように構成されている。そして、バウンダリ
スキャンテスト用回路６７には、バウンダリスキャンテ
スト用信号を当該チップＩＰから外部に出力させるため
の出力端子（ＴＤＯ）６８と、バウンダリスキャンテス
ト用回路６７内に設けられたＢＳＲ６９（キャンレジス
タ）とが設けられている。
【００８２】ここで、本実施形態においては、ＢＳＲと
は、例えば、図２３（ａ）又は（ｂ）に示すようなレジ
スタ機能を有するフリップフロップとセレクタとを組み
合わせた回路を意味し、バウンダリスキャンテスト用回
路のうち配線テスト行なっている配線からの信号を受け
る部位には、図２３（ａ）に示す構造が、配線にテスト
パターンを出力する部位には、図２３（ｂ）に示す構造
が用いられる。ただし、この例以外の多くの種類のＢＳ
Ｒがあり、いずれを用いてもよいものとする。
は、例えば、図２３（ａ）又は（ｂ）に示すようなレジ
スタ機能を有するフリップフロップとセレクタとを組み
合わせた回路を意味し、バウンダリスキャンテスト用回
路のうち配線テスト行なっている配線からの信号を受け
る部位には、図２３（ａ）に示す構造が、配線にテスト
パターンを出力する部位には、図２３（ｂ）に示す構造
が用いられる。ただし、この例以外の多くの種類のＢＳ
Ｒがあり、いずれを用いてもよいものとする。
【００８３】なお、本実施形態及び後述の各実施形態に
おいて、各チップＩＰのバウンダリスキャンテスト用回
路のフリップフロップやＢＳＲと、隣接するチップＩＰ
のバウンダリスキャンテスト用回路のフリップフロップ
やＢＳＲとは、それぞれ外部接続端子を介して互いに接
続されているが、特別な場合を除き、外部接続端子の図
示は省略されている。
おいて、各チップＩＰのバウンダリスキャンテスト用回
路のフリップフロップやＢＳＲと、隣接するチップＩＰ
のバウンダリスキャンテスト用回路のフリップフロップ
やＢＳＲとは、それぞれ外部接続端子を介して互いに接
続されているが、特別な場合を除き、外部接続端子の図
示は省略されている。
【００８４】本実施形態によると、配線基板の内部テス
ト専用配線に接続されるスキャンインとスキャンアウト
とを設けると、バウンダリスキャンテスト用回路６７の
一部を利用しながら、バウンダリスキャンテストの動作
とは無関係にスキャンインを行なうことができ、テスト
時間を短縮することができる。
ト専用配線に接続されるスキャンインとスキャンアウト
とを設けると、バウンダリスキャンテスト用回路６７の
一部を利用しながら、バウンダリスキャンテストの動作
とは無関係にスキャンインを行なうことができ、テスト
時間を短縮することができる。
【００８５】このようなテスト方式は、シリコン配線基
板の上に、内部テストのための専用配線６０，６１，６
４を設けることにより、可能となった。すなわち、従来
の半導体集積回路装置においては、配線のレイアウト上
の制約があまりにも大きいことから、テスト専用配線を
設けることは考えられない。一方、プリント配線基板上
に半導体チップを搭載したものでは、各半導体チップ毎
に外部端子が露出しているので、テスターなどを用いて
容易に内部テストができるため、このようなことを考慮
する必要もない。
板の上に、内部テストのための専用配線６０，６１，６
４を設けることにより、可能となった。すなわち、従来
の半導体集積回路装置においては、配線のレイアウト上
の制約があまりにも大きいことから、テスト専用配線を
設けることは考えられない。一方、プリント配線基板上
に半導体チップを搭載したものでは、各半導体チップ毎
に外部端子が露出しているので、テスターなどを用いて
容易に内部テストができるため、このようなことを考慮
する必要もない。
【００８６】−第２の実施例−
本実施例においては、図１０に示す構成において、ＢＳ
Ｒ６９は内部テストモードのときにも信号を出力するよ
うに構成されている。本実施例では、第１の実施例の効
果に加えて、スキャンアウト端子６５が不要になるとい
う利点がある。なお、ＢＳＲ６９から出力するスキャン
アウト信号に関してはレジスタに入ってもよい。
Ｒ６９は内部テストモードのときにも信号を出力するよ
うに構成されている。本実施例では、第１の実施例の効
果に加えて、スキャンアウト端子６５が不要になるとい
う利点がある。なお、ＢＳＲ６９から出力するスキャン
アウト信号に関してはレジスタに入ってもよい。
【００８７】第３の実施例−図１１は、第３の実施例に
おけるＩＰＯＳデバイスの部分的な構成を示すブロック
回路図である。同図に示すように、本実施例において
は、上記第２の実施例における第１，第２のテスト専用
配線６０，６１は設けずに、第３のテスト専用配線６４
のみが設けられている。そして、内部テスト用信号，ス
キャンイネーブル信号は、それぞれバウンダリスキャン
テスト用回路６７中のＢＳＲ６９ａ，６９ｂから入力さ
れる。
おけるＩＰＯＳデバイスの部分的な構成を示すブロック
回路図である。同図に示すように、本実施例において
は、上記第２の実施例における第１，第２のテスト専用
配線６０，６１は設けずに、第３のテスト専用配線６４
のみが設けられている。そして、内部テスト用信号，ス
キャンイネーブル信号は、それぞれバウンダリスキャン
テスト用回路６７中のＢＳＲ６９ａ，６９ｂから入力さ
れる。
【００８８】本実施例では、第１，第２の実施例に比べ
て、シリコン配線基板上のテスト専用配線を少なくする
ことができるという効果が得られる。ただし、テスト時
間は長くなるという不利益な点もある。
て、シリコン配線基板上のテスト専用配線を少なくする
ことができるという効果が得られる。ただし、テスト時
間は長くなるという不利益な点もある。
【００８９】−第４の実施例−
図１２は、第４の実施例におけるＩＰＯＳデバイスの部
分的な構成を示すブロック回路図である。同図に示すよ
うに、チップＩＰ−Ａ，チップＩＰ−Ｂ，チップＩＰ−
Ｃ，…間に亘るバウンダリスキャンテスト用回路（スキ
ャンチェーン）６７が設けられている。そして、各チッ
プＩＰ内には、バウンダリスキャンテスト用回路６７に
配置されるＢＳＲ６９と、チップＩＰ内へのバウンダリ
スキャンテスト信号を入力するための規格入力端子ＴＤ
Ｉと、チップＩＰ外へのバウンダリスキャンテスト信号
を出力するための規格出力端子ＴＤＯとが設けられてい
る。ここで、本実施形態の特徴は、内部テスト信号用の
テストパターンを入力するためのスキャンイン端子ＴＤ
Ｉ１と、内部テスト信号の結果を出力するためのスキャ
ンアウトＴＤＯ１とがそれぞれ設けられており、さら
に、規格入力端子ＴＤＩとスキャンイン端子ＴＤＩ１と
の信号のバウンダリスキャンテスト用回路（チップ内チ
ェーン）６７への入力を交替的に切り換えるためのセレ
クタ７５が設けられている点である。そして、スキャン
イン端子ＴＤＩ１とスキャンアウト端子ＴＤＯ１とは、
それぞれシリコン配線基板上の第１，第２のテスト専用
配線７６，７７に接続されている。なお、セレクタ７５
の制御信号（スキャンイネーブル）は、テスト専用配線
を介して入力されてもよいし、ＢＳＲ６９の１つを介し
て入力されてもよいものとする。つまり、チップＩＰの
内部回路（ＤＵＴ）のスキャンテストをバウンダリスキ
ャンテスト用回路６７を利用して行なうように構成され
ている。
分的な構成を示すブロック回路図である。同図に示すよ
うに、チップＩＰ−Ａ，チップＩＰ−Ｂ，チップＩＰ−
Ｃ，…間に亘るバウンダリスキャンテスト用回路（スキ
ャンチェーン）６７が設けられている。そして、各チッ
プＩＰ内には、バウンダリスキャンテスト用回路６７に
配置されるＢＳＲ６９と、チップＩＰ内へのバウンダリ
スキャンテスト信号を入力するための規格入力端子ＴＤ
Ｉと、チップＩＰ外へのバウンダリスキャンテスト信号
を出力するための規格出力端子ＴＤＯとが設けられてい
る。ここで、本実施形態の特徴は、内部テスト信号用の
テストパターンを入力するためのスキャンイン端子ＴＤ
Ｉ１と、内部テスト信号の結果を出力するためのスキャ
ンアウトＴＤＯ１とがそれぞれ設けられており、さら
に、規格入力端子ＴＤＩとスキャンイン端子ＴＤＩ１と
の信号のバウンダリスキャンテスト用回路（チップ内チ
ェーン）６７への入力を交替的に切り換えるためのセレ
クタ７５が設けられている点である。そして、スキャン
イン端子ＴＤＩ１とスキャンアウト端子ＴＤＯ１とは、
それぞれシリコン配線基板上の第１，第２のテスト専用
配線７６，７７に接続されている。なお、セレクタ７５
の制御信号（スキャンイネーブル）は、テスト専用配線
を介して入力されてもよいし、ＢＳＲ６９の１つを介し
て入力されてもよいものとする。つまり、チップＩＰの
内部回路（ＤＵＴ）のスキャンテストをバウンダリスキ
ャンテスト用回路６７を利用して行なうように構成され
ている。
【００９０】本実施形態によると、バウンダリスキャン
テスト用回路６７のチップ内チェーンの外側に、バウン
ダリスキャンテスト用回路６７から分岐する配線を設
け、内部回路のスキャンテスト用テストパターンの入
力，スキャンテスト結果の出力をこの分岐配線を介して
テスト専用配線を利用して行なうようにしている。した
がって、上述の第１の実施例と同様に、第１，第２のテ
スト専用配線７６，７７を利用して、内部テスト信号の
ためのテストパターンを効率よく入力させながら、バウ
ンダリスキャンテスト用回路６７を内部テストのために
利用することができる。
テスト用回路６７のチップ内チェーンの外側に、バウン
ダリスキャンテスト用回路６７から分岐する配線を設
け、内部回路のスキャンテスト用テストパターンの入
力，スキャンテスト結果の出力をこの分岐配線を介して
テスト専用配線を利用して行なうようにしている。した
がって、上述の第１の実施例と同様に、第１，第２のテ
スト専用配線７６，７７を利用して、内部テスト信号の
ためのテストパターンを効率よく入力させながら、バウ
ンダリスキャンテスト用回路６７を内部テストのために
利用することができる。
【００９１】−第５の実施例−
図１３は、第５の実施例におけるＩＰＯＳデバイスの部
分的な構成を示すブロック回路図である。同図に示すよ
うに、チップＩＰ−Ａ，チップＩＰ−Ｂ，チップＩＰ−
Ｃ，…間に亘るバウンダリスキャンテスト用回路（スキ
ャンチェーン）６７が設けられていない。そして、チッ
プＩＰ−Ａ，チップＩＰ−Ｂ，チップＩＰ−Ｃ，…内
に、個別に形成されたバウンダリスキャンテスト用回路
８０と、バウンダリスキャンテスト用回路８０に配置さ
れるＢＳＲ６９と、チップＩＰ内へのバウンダリスキャ
ンテスト信号を入力するための規格入力端子ＴＤＩと、
チップＩＰ外へのバウンダリスキャンテスト信号を出力
するための規格出力端子ＴＤＯと、内部テスト信号用の
テストパターンを入力するためのスキャンイン端子ＴＤ
Ｉ１と、内部テスト信号の結果を出力するためのスキャ
ンアウトＴＤＯ１と、規格入力端子ＴＤＩとスキャンイ
ン端子ＴＤＩ１との信号のバウンダリスキャンテスト用
回路（チップ内チェーン）８０への入力を交替的に切り
換えるためのセレクタ７５が設けられている。そして、
スキャンイン端子ＴＤＩ１とスキャンアウト端子ＴＤＯ
１とは、それぞれ第１，第２のテスト専用配線７６，７
７に接続され、規格入力端子ＴＤＩと規格出力端子ＴＤ
Ｏとは、それぞれ第３，第４のテスト専用配線７８，７
９に接続されている。そして、各チップＩＰから延びる
第１〜第４のテスト専用配線７６〜７９は、第１〜第４
の共通テスト専用配線７６ｘ〜７９ｘに接続されてい
る。本実施例においても、チップＩＰの内部回路（ＤＵ
Ｔ）のスキャンテストをバウンダリスキャンテスト用回
路８０を利用して行なうように構成されている。
分的な構成を示すブロック回路図である。同図に示すよ
うに、チップＩＰ−Ａ，チップＩＰ−Ｂ，チップＩＰ−
Ｃ，…間に亘るバウンダリスキャンテスト用回路（スキ
ャンチェーン）６７が設けられていない。そして、チッ
プＩＰ−Ａ，チップＩＰ−Ｂ，チップＩＰ−Ｃ，…内
に、個別に形成されたバウンダリスキャンテスト用回路
８０と、バウンダリスキャンテスト用回路８０に配置さ
れるＢＳＲ６９と、チップＩＰ内へのバウンダリスキャ
ンテスト信号を入力するための規格入力端子ＴＤＩと、
チップＩＰ外へのバウンダリスキャンテスト信号を出力
するための規格出力端子ＴＤＯと、内部テスト信号用の
テストパターンを入力するためのスキャンイン端子ＴＤ
Ｉ１と、内部テスト信号の結果を出力するためのスキャ
ンアウトＴＤＯ１と、規格入力端子ＴＤＩとスキャンイ
ン端子ＴＤＩ１との信号のバウンダリスキャンテスト用
回路（チップ内チェーン）８０への入力を交替的に切り
換えるためのセレクタ７５が設けられている。そして、
スキャンイン端子ＴＤＩ１とスキャンアウト端子ＴＤＯ
１とは、それぞれ第１，第２のテスト専用配線７６，７
７に接続され、規格入力端子ＴＤＩと規格出力端子ＴＤ
Ｏとは、それぞれ第３，第４のテスト専用配線７８，７
９に接続されている。そして、各チップＩＰから延びる
第１〜第４のテスト専用配線７６〜７９は、第１〜第４
の共通テスト専用配線７６ｘ〜７９ｘに接続されてい
る。本実施例においても、チップＩＰの内部回路（ＤＵ
Ｔ）のスキャンテストをバウンダリスキャンテスト用回
路８０を利用して行なうように構成されている。
【００９２】なお、本実施例においても、セレクタ７５
の制御信号（スキャンイネーブル）は、テスト専用配線
を介して入力されてもよいし、ＢＳＲ６９の１つを介し
て入力されてもよいものとする。
の制御信号（スキャンイネーブル）は、テスト専用配線
を介して入力されてもよいし、ＢＳＲ６９の１つを介し
て入力されてもよいものとする。
【００９３】本実施例によると、バウンダリスキャンテ
スト用回路が各チップＩＰ間に亘って直列に形成される
のではなく、第３，第４のテスト専用配線７８ｘ，７９
ｘを利用して、各チップＩＰごとに並列にバウンダリス
キャンテスト用回路８０が形成されるので、上記第４の
実施例の効果に加えて、バウンダリスキャンテスト用の
テストパターンを入力するための時間が大幅に短縮され
る。したがって、テスト時間の短縮効果を顕著に発揮す
ることができる。
スト用回路が各チップＩＰ間に亘って直列に形成される
のではなく、第３，第４のテスト専用配線７８ｘ，７９
ｘを利用して、各チップＩＰごとに並列にバウンダリス
キャンテスト用回路８０が形成されるので、上記第４の
実施例の効果に加えて、バウンダリスキャンテスト用の
テストパターンを入力するための時間が大幅に短縮され
る。したがって、テスト時間の短縮効果を顕著に発揮す
ることができる。
【００９４】（第７の実施形態）次に、ＢＩＳＴ方式の
テストに関する第７の実施形態について説明する。従来
の論理回路のテスト方法として、ＢＩＳＴがあることは
すでに説明したとおりである（図２４参照）。ここで、
従来のＢＩＳＴにおいては、検査対象（ＤＵＴ）が組み
合わせ回路である必要があるために、論理回路の外部接
続端子と検査対象との間に未テストの領域が存在すると
いう不具合があった。そこで、本実施形態においては、
このような不具合を解消するための対策について説明す
る。以下、本実施形態の各実施例について、本実施形態
をＩＰＯＳデバイスに適用した場合を例にとって説明す
るが、本実施形態は、斯かる実施例に限定されるもので
はなく、ＩＰＯＳデバイス以外のシステム，例えばプリ
ント配線基板上に半導体チップを搭載したものや３次元
デバイスなどにも適用することができる。
テストに関する第７の実施形態について説明する。従来
の論理回路のテスト方法として、ＢＩＳＴがあることは
すでに説明したとおりである（図２４参照）。ここで、
従来のＢＩＳＴにおいては、検査対象（ＤＵＴ）が組み
合わせ回路である必要があるために、論理回路の外部接
続端子と検査対象との間に未テストの領域が存在すると
いう不具合があった。そこで、本実施形態においては、
このような不具合を解消するための対策について説明す
る。以下、本実施形態の各実施例について、本実施形態
をＩＰＯＳデバイスに適用した場合を例にとって説明す
るが、本実施形態は、斯かる実施例に限定されるもので
はなく、ＩＰＯＳデバイス以外のシステム，例えばプリ
ント配線基板上に半導体チップを搭載したものや３次元
デバイスなどにも適用することができる。
【００９５】−第１の実施例−
図１４は、本実施形態の第１の実施例におけるＩＰＯＳ
デバイスの部分的な構成を示すブロック回路図である。
同図に示すように、チップＩＰ−Ａ，チップＩＰ−Ｂ，
チップＩＰ−Ｃ，…間に亘って形成されるバウンダリス
キャンテスト用回路と、各チップＩＰ内に形成されるＢ
ＩＳＴ用回路８１とが設けられている。バウンダリスキ
ャンテスト用回路８１にはＢＳＲ６９が配置され、ＢＩ
ＳＴ用回路８１にはフリップフロップ８２が配置されて
いる。ここで、本実施例においては、バウンダリスキャ
ンテスト用回路６７とＢＩＳＴ用回路８１とには、ＢＩ
ＬＢＯ機能が設けられている。ＢＩＬＢＯ（Built-In L
ogic Block Observer ）とは、ＢＩＳＴで必要な機能と
スキャン動作機能とを組み込んだものである。つまり、
ＢＩＳＴの疑似ランダムテストパターンを生成するＬＦ
ＳＲ（Linear Feedback Shift Resistor）機能と、テス
ト結果を圧縮する機能と、スキャン動作機能とを有する
回路のことをいう。また、各チップＩＰ内には、チップ
ＩＰ内へのバウンダリスキャンテスト信号を入力するた
めの規格入力端子ＴＤＩと、チップＩＰ外へのバウンダ
リスキャンテスト信号を出力するための規格出力端子Ｔ
ＤＯと、スキャンイン端子６２と、スキャンアウト端子
６５とが設けられている。
デバイスの部分的な構成を示すブロック回路図である。
同図に示すように、チップＩＰ−Ａ，チップＩＰ−Ｂ，
チップＩＰ−Ｃ，…間に亘って形成されるバウンダリス
キャンテスト用回路と、各チップＩＰ内に形成されるＢ
ＩＳＴ用回路８１とが設けられている。バウンダリスキ
ャンテスト用回路８１にはＢＳＲ６９が配置され、ＢＩ
ＳＴ用回路８１にはフリップフロップ８２が配置されて
いる。ここで、本実施例においては、バウンダリスキャ
ンテスト用回路６７とＢＩＳＴ用回路８１とには、ＢＩ
ＬＢＯ機能が設けられている。ＢＩＬＢＯ（Built-In L
ogic Block Observer ）とは、ＢＩＳＴで必要な機能と
スキャン動作機能とを組み込んだものである。つまり、
ＢＩＳＴの疑似ランダムテストパターンを生成するＬＦ
ＳＲ（Linear Feedback Shift Resistor）機能と、テス
ト結果を圧縮する機能と、スキャン動作機能とを有する
回路のことをいう。また、各チップＩＰ内には、チップ
ＩＰ内へのバウンダリスキャンテスト信号を入力するた
めの規格入力端子ＴＤＩと、チップＩＰ外へのバウンダ
リスキャンテスト信号を出力するための規格出力端子Ｔ
ＤＯと、スキャンイン端子６２と、スキャンアウト端子
６５とが設けられている。
【００９６】本実施例によると、バウンダリスキャンテ
スト用回路６７及びＢＩＳＴ用回路８１を利用して、Ｂ
ＩＳＴとバウンダリスキャンテストとを行なうことがで
きる。したがって、従来、ＢＩＳＴ用回路８１だけで
は、組み合わせ回路のテストしかできなかったのに対
し、本実施例により、組み合わせ回路と外部端子との間
に存在する周辺領域のＢＩＳＴを行なうことができるよ
うになった。よって、より高い信頼性を確保するための
テストを効率よく行なうことができる。
スト用回路６７及びＢＩＳＴ用回路８１を利用して、Ｂ
ＩＳＴとバウンダリスキャンテストとを行なうことがで
きる。したがって、従来、ＢＩＳＴ用回路８１だけで
は、組み合わせ回路のテストしかできなかったのに対
し、本実施例により、組み合わせ回路と外部端子との間
に存在する周辺領域のＢＩＳＴを行なうことができるよ
うになった。よって、より高い信頼性を確保するための
テストを効率よく行なうことができる。
【００９７】−第２の実施例−
図１５は、本実施形態の第２の実施例におけるＩＰＯＳ
デバイスの部分的な構成を示すブロック回路図である。
同図に示すように、チップＩＰ−Ａ，チップＩＰ−Ｂ，
チップＩＰ−Ｃ，…間に亘って形成されるバウンダリス
キャンテスト用回路６７と、各チップＩＰ内に形成され
るＢＩＳＴ用回路８１とが設けられている。そして、バ
ウンダリスキャンテスト用回路６７にはＢＳＲ６９が配
置され、ＢＩＳＴ用回路８１にはフリップフロップ９０
が配置されている。また、各チップＩＰ内には、チップ
ＩＰ内へのバウンダリスキャンテスト信号を入力するた
めの規格入力端子ＴＤＩと、チップＩＰ外へのバウンダ
リスキャンテスト信号を出力するための規格出力端子Ｔ
ＤＯとが設けられている。ここで、本実施例の特徴は、
ＢＩＳＴの疑似ランダムテストパターンを生成するＬＦ
ＳＲ（Linear Feedback Shift Resistor）回路９２と、
ＢＩＳＴの結果を圧縮するための圧縮器９３とが設けら
れており、さらに、規格入力端子ＴＤＩとＬＦＳＲ回路
９２の出力とのバウンダリスキャンテスト用回路６７へ
の入力を交替的に切り換えるためのセレクタ９５が設け
られている点である。なお、セレクタ９５の制御信号
（スキャンイネーブル）は、テスト専用配線を介して入
力されてもよいし、フリップフロップ９０の１つを介し
て入力されてもよいものとする。
デバイスの部分的な構成を示すブロック回路図である。
同図に示すように、チップＩＰ−Ａ，チップＩＰ−Ｂ，
チップＩＰ−Ｃ，…間に亘って形成されるバウンダリス
キャンテスト用回路６７と、各チップＩＰ内に形成され
るＢＩＳＴ用回路８１とが設けられている。そして、バ
ウンダリスキャンテスト用回路６７にはＢＳＲ６９が配
置され、ＢＩＳＴ用回路８１にはフリップフロップ９０
が配置されている。また、各チップＩＰ内には、チップ
ＩＰ内へのバウンダリスキャンテスト信号を入力するた
めの規格入力端子ＴＤＩと、チップＩＰ外へのバウンダ
リスキャンテスト信号を出力するための規格出力端子Ｔ
ＤＯとが設けられている。ここで、本実施例の特徴は、
ＢＩＳＴの疑似ランダムテストパターンを生成するＬＦ
ＳＲ（Linear Feedback Shift Resistor）回路９２と、
ＢＩＳＴの結果を圧縮するための圧縮器９３とが設けら
れており、さらに、規格入力端子ＴＤＩとＬＦＳＲ回路
９２の出力とのバウンダリスキャンテスト用回路６７へ
の入力を交替的に切り換えるためのセレクタ９５が設け
られている点である。なお、セレクタ９５の制御信号
（スキャンイネーブル）は、テスト専用配線を介して入
力されてもよいし、フリップフロップ９０の１つを介し
て入力されてもよいものとする。
【００９８】本実施例によっても、バウンダリスキャン
テスト用回路６７及びＢＩＳＴ用回路８１とを利用し
て、ＢＩＳＴとバウンダリスキャンテストとを行なうこ
とができる。したがって、従来、ＢＩＳＴ用回路８１だ
けでは、組み合わせ回路のテストしかできなかったのに
対し、本実施例では、組み合わせ回路と外部端子との間
に存在する周辺領域のＢＩＳＴを行なうことができるよ
うになった。よって、より高い信頼性を確保するための
テストを効率よく行なうことができる。
テスト用回路６７及びＢＩＳＴ用回路８１とを利用し
て、ＢＩＳＴとバウンダリスキャンテストとを行なうこ
とができる。したがって、従来、ＢＩＳＴ用回路８１だ
けでは、組み合わせ回路のテストしかできなかったのに
対し、本実施例では、組み合わせ回路と外部端子との間
に存在する周辺領域のＢＩＳＴを行なうことができるよ
うになった。よって、より高い信頼性を確保するための
テストを効率よく行なうことができる。
【００９９】上述のように、本実施形態のＢＩＳＴとバ
ウンダリスキャンテストとを、ＢＩＳＴ用回路とバウン
ダリスキャンテスト用回路とを利用して行なう方法は、
ＩＰＯＳデバイスに限定されるものではないが、本実施
形態をＩＰＯＳデバイスに適用することにより、以下の
ような特有の効果をも発揮することができる。
ウンダリスキャンテストとを、ＢＩＳＴ用回路とバウン
ダリスキャンテスト用回路とを利用して行なう方法は、
ＩＰＯＳデバイスに限定されるものではないが、本実施
形態をＩＰＯＳデバイスに適用することにより、以下の
ような特有の効果をも発揮することができる。
【０１００】すなわち、一般に、ＢＩＳＴは回路のテス
トを容易にできる技術である。そして、図１６に示すよ
うに、ＩＰＯＳデバイス内に、チップＩＰ−Ａ，チップ
ＩＰ−Ｂ，チップＩＰ−Ｃ，チップＩＰ−Ｄ，…が存在
する場合、シリコン配線基板上に設けた制御回路から、
各チップＩＰ毎にテスト開始命令Ｓstを出力した後しば
らく待機すると、各チップＩＰからテスト結果の合否が
テスト終了信号Ｓenとして制御回路に戻ってくるので、
各チップＩＰごとの単体テストが非常に容易に行なわれ
る。つまり、スキャンテストのように、テストパターン
の入力とテストパターンとテスト結果信号との比較を行
なう必要がないので、非常に単体テストが容易になるの
である。
トを容易にできる技術である。そして、図１６に示すよ
うに、ＩＰＯＳデバイス内に、チップＩＰ−Ａ，チップ
ＩＰ−Ｂ，チップＩＰ−Ｃ，チップＩＰ−Ｄ，…が存在
する場合、シリコン配線基板上に設けた制御回路から、
各チップＩＰ毎にテスト開始命令Ｓstを出力した後しば
らく待機すると、各チップＩＰからテスト結果の合否が
テスト終了信号Ｓenとして制御回路に戻ってくるので、
各チップＩＰごとの単体テストが非常に容易に行なわれ
る。つまり、スキャンテストのように、テストパターン
の入力とテストパターンとテスト結果信号との比較を行
なう必要がないので、非常に単体テストが容易になるの
である。
【０１０１】（第８の実施形態）次に、チップＩＰ単体
のテストをスキャンテスト方式で行なうための対策に関
する第８の実施形態について説明する。
のテストをスキャンテスト方式で行なうための対策に関
する第８の実施形態について説明する。
【０１０２】図１７（ａ），（ｂ）は、本実施形態にお
けるＩＰＯＳデバイスの部分的な構成を示す平面図及び
チップＩＰ内の回路の特徴部分を示す部分回路図であ
る。図１７（ａ）に示すように、本実施形態のＩＰＯＳ
デバイスにおいては、シリコン配線基板上に、各チップ
ＩＰ間領域及び各チップＩＰの存在領域を通過する連続
的に延びる第１，第２のテスト専用配線１０１，１０２
が設けられている。ここで、第１のテスト専用配線１０
１は、各チップＩＰ（チップＩＰ−Ａ，チップＩＰ−
Ｂ，…）にスキャンテスト用テストパターンを供給する
ための信号線であり、第２のテスト専用配線１０２は、
各チップＩＰからのスキャンテスト結果信号を取り出す
ための信号線である。そして、各チップＩＰには、第１
のテスト専用配線１０１に接続されるスキャンイン端子
１０３と、第２のテスト専用配線１０２に接続されるス
キャンアウト端子１０４と、共通のクロック配線からク
ロック信号を受けるクロック端子１０５とがそれぞれ設
けられている。
けるＩＰＯＳデバイスの部分的な構成を示す平面図及び
チップＩＰ内の回路の特徴部分を示す部分回路図であ
る。図１７（ａ）に示すように、本実施形態のＩＰＯＳ
デバイスにおいては、シリコン配線基板上に、各チップ
ＩＰ間領域及び各チップＩＰの存在領域を通過する連続
的に延びる第１，第２のテスト専用配線１０１，１０２
が設けられている。ここで、第１のテスト専用配線１０
１は、各チップＩＰ（チップＩＰ−Ａ，チップＩＰ−
Ｂ，…）にスキャンテスト用テストパターンを供給する
ための信号線であり、第２のテスト専用配線１０２は、
各チップＩＰからのスキャンテスト結果信号を取り出す
ための信号線である。そして、各チップＩＰには、第１
のテスト専用配線１０１に接続されるスキャンイン端子
１０３と、第２のテスト専用配線１０２に接続されるス
キャンアウト端子１０４と、共通のクロック配線からク
ロック信号を受けるクロック端子１０５とがそれぞれ設
けられている。
【０１０３】一方、図１７（ｂ）に示すように、各チッ
プＩＰ内には、テストモード信号を受けるテストモード
入力端子１０６と、テストモード入力端子１０６とスキ
ャンイン端子１０３とからの信号のＡＮＤ演算を行なう
ＡＮＤゲート１０７とが設けられている。すなわち、Ａ
ＮＤゲート１０７により、スキャンテストを行なうモー
ドのときには、スキャンイン端子からテストパターン中
のデータをチップＩＰ内に入力させ、それ以外のモード
のときは、固定値（例えば０）を出力するように構成さ
れている。
プＩＰ内には、テストモード信号を受けるテストモード
入力端子１０６と、テストモード入力端子１０６とスキ
ャンイン端子１０３とからの信号のＡＮＤ演算を行なう
ＡＮＤゲート１０７とが設けられている。すなわち、Ａ
ＮＤゲート１０７により、スキャンテストを行なうモー
ドのときには、スキャンイン端子からテストパターン中
のデータをチップＩＰ内に入力させ、それ以外のモード
のときは、固定値（例えば０）を出力するように構成さ
れている。
【０１０４】また、各チップＩＰ内のスキャンアウト端
子１０４の前段側には、スリーステートバッファ１０８
（ゲート）が設けられており、このスリーステートバッ
ファ１０８は、テストモード端子１０６からのテストモ
ード信号を制御信号として受け、スキャンテストを行な
うモードのときにスキャンテスト結果信号をスキャンア
ウト端子１０４に出力し、それ以外のモードのときには
ハイインピーダンス状態となるように構成されている。
子１０４の前段側には、スリーステートバッファ１０８
（ゲート）が設けられており、このスリーステートバッ
ファ１０８は、テストモード端子１０６からのテストモ
ード信号を制御信号として受け、スキャンテストを行な
うモードのときにスキャンテスト結果信号をスキャンア
ウト端子１０４に出力し、それ以外のモードのときには
ハイインピーダンス状態となるように構成されている。
【０１０５】本実施形態によると、ＡＮＤゲート１０７
により、スキャンテストを行なうモードのときには、ス
キャンイン端子からテストパターン中のデータをチップ
ＩＰ内に入力させるようにしているので、スキャンイン
信号を各チップＩＰに供給するための配線を共有化する
ことが可能となり、テスト専用配線の数を低減すること
ができる。一方、このようにスキャンイン信号の供給用
の配線を各チップＩＰ間で共有化すると、スキャンテス
トを行なわないチップＩＰまで動作することで、ＩＰＯ
Ｓデバイス全体の消費電力が大きくなるおそれがある
が、本実施形態においては、ＡＮＤゲート１０７によ
り、スキャンテストを行なうモード以外のモードのとき
は、固定値を出力するようにしているので、スキャンテ
ストを行なわないチップＩＰの動作を停止させることが
可能になり、消費電力の低減を図ることができる。
により、スキャンテストを行なうモードのときには、ス
キャンイン端子からテストパターン中のデータをチップ
ＩＰ内に入力させるようにしているので、スキャンイン
信号を各チップＩＰに供給するための配線を共有化する
ことが可能となり、テスト専用配線の数を低減すること
ができる。一方、このようにスキャンイン信号の供給用
の配線を各チップＩＰ間で共有化すると、スキャンテス
トを行なわないチップＩＰまで動作することで、ＩＰＯ
Ｓデバイス全体の消費電力が大きくなるおそれがある
が、本実施形態においては、ＡＮＤゲート１０７によ
り、スキャンテストを行なうモード以外のモードのとき
は、固定値を出力するようにしているので、スキャンテ
ストを行なわないチップＩＰの動作を停止させることが
可能になり、消費電力の低減を図ることができる。
【０１０６】また、スリーステートバッファ１０８（別
の種類のゲートデバイスでもよい）により、スキャンテ
ストを行なうモードのときにスキャンテスト結果信号を
スキャンアウト端子１０４に出力するようにしているの
で、スキャンアウト信号を各チップＩＰから取り出すた
めの配線を共有化することが可能となり、テスト専用配
線の数を低減することができる。一方、このようにスキ
ャンアウト信号取り出し用の配線を各チップＩＰ間で共
有化すると、複数のチップＩＰからの出力同士が衝突し
てしまうおそれがあるが、本実施形態においては、スリ
ステートバッファ１０８により、スキャンテストを行な
うモード以外のモードのときには、チップＩＰのスキャ
ンアウト端子１０４からの出力がハイインピーダンス状
態となるように構成されているので、第１のテスト専用
配線１０２における各チップＩＰからの出力信号の混在
を確実に防止することができる。
の種類のゲートデバイスでもよい）により、スキャンテ
ストを行なうモードのときにスキャンテスト結果信号を
スキャンアウト端子１０４に出力するようにしているの
で、スキャンアウト信号を各チップＩＰから取り出すた
めの配線を共有化することが可能となり、テスト専用配
線の数を低減することができる。一方、このようにスキ
ャンアウト信号取り出し用の配線を各チップＩＰ間で共
有化すると、複数のチップＩＰからの出力同士が衝突し
てしまうおそれがあるが、本実施形態においては、スリ
ステートバッファ１０８により、スキャンテストを行な
うモード以外のモードのときには、チップＩＰのスキャ
ンアウト端子１０４からの出力がハイインピーダンス状
態となるように構成されているので、第１のテスト専用
配線１０２における各チップＩＰからの出力信号の混在
を確実に防止することができる。
【０１０７】また、各チップＩＰを共通のクロック専用
配線に接続することにより、各チップＩＰ内の回路を、
小さなクロックスキューで互いに同期させて作動させる
ことが可能になる。
配線に接続することにより、各チップＩＰ内の回路を、
小さなクロックスキューで互いに同期させて作動させる
ことが可能になる。
【０１０８】（第９の実施形態）次に、チップレベルテ
ストに関する第９の実施形態について説明する。図１８
は、本実施形態におけるＩＰＯＳデバイスの基本的な構
成を概略的に示すブロック図である。同図に示すよう
に、本実施形態のＩＰＯＳデバイスは、チップＩＰとし
て設けられたテスト制御器を備えている。そして、テス
ト制御器は、シリコン配線基板上のチップＩＰ−Ａ，チ
ップＩＰ−Ｂ，…にテストの開始を指令し、各チップＩ
Ｐでのテストが終了すると、テスト結果を受け取って、
どのチップＩＰが不良であるかを告知する。以下、本実
施形態に関する各実施例について説明する。
ストに関する第９の実施形態について説明する。図１８
は、本実施形態におけるＩＰＯＳデバイスの基本的な構
成を概略的に示すブロック図である。同図に示すよう
に、本実施形態のＩＰＯＳデバイスは、チップＩＰとし
て設けられたテスト制御器を備えている。そして、テス
ト制御器は、シリコン配線基板上のチップＩＰ−Ａ，チ
ップＩＰ−Ｂ，…にテストの開始を指令し、各チップＩ
Ｐでのテストが終了すると、テスト結果を受け取って、
どのチップＩＰが不良であるかを告知する。以下、本実
施形態に関する各実施例について説明する。
【０１０９】−第１の実施例−
図１９は、本実施形態の第１の実施例におけるチップＩ
Ｐの構成を示すブロック回路図である。
Ｐの構成を示すブロック回路図である。
【０１１０】同図に示すように、本実施例のチップＩＰ
は、テスト制御器からのスキャンテストモード信号Ｓtm
を受けるための制御信号入力端子１１０と、スキャンイ
ネーブル信号Ｓseを受けるイネーブル入力端子１１１
と、スキャンイン信号Ｓinを受けるスキャンイン端子１
１２と、スキャンテストの結果を出力するためのスキャ
ンアウト端子１１３とを備えている。また、チップＩＰ
内へのバウンダリスキャンテスト信号を入力するための
規格入力端子ＴＤＩと、チップＩＰ外へのバウンダリス
キャンテスト信号を出力するための規格出力端子ＴＤＯ
と、内部テスト信号用のテストパターンを入力するため
のスキャンイン端子ＴＤＩ１と、内部テスト信号の結果
を出力するためのスキャンアウトＴＤＯ１とがそれぞれ
設けられている。そして、スキャンテストモード信号Ｓ
tmと、スキャンイネーブル信号ＳseとのＡＮＤ演算結果
を出力するＡＮＤ回路１１４と、テストモード信号Ｓtm
と、スキャンイン信号ＳinとのＡＮＤ演算結果を出力す
るＡＮＤ回路１１５とが設けられている。
は、テスト制御器からのスキャンテストモード信号Ｓtm
を受けるための制御信号入力端子１１０と、スキャンイ
ネーブル信号Ｓseを受けるイネーブル入力端子１１１
と、スキャンイン信号Ｓinを受けるスキャンイン端子１
１２と、スキャンテストの結果を出力するためのスキャ
ンアウト端子１１３とを備えている。また、チップＩＰ
内へのバウンダリスキャンテスト信号を入力するための
規格入力端子ＴＤＩと、チップＩＰ外へのバウンダリス
キャンテスト信号を出力するための規格出力端子ＴＤＯ
と、内部テスト信号用のテストパターンを入力するため
のスキャンイン端子ＴＤＩ１と、内部テスト信号の結果
を出力するためのスキャンアウトＴＤＯ１とがそれぞれ
設けられている。そして、スキャンテストモード信号Ｓ
tmと、スキャンイネーブル信号ＳseとのＡＮＤ演算結果
を出力するＡＮＤ回路１１４と、テストモード信号Ｓtm
と、スキャンイン信号ＳinとのＡＮＤ演算結果を出力す
るＡＮＤ回路１１５とが設けられている。
【０１１１】そして、ＡＮＤ回路１１５の出力は、スキ
ャンテスト用のスキャンチェーン１２０に配置された各
フリップフロップ１１６に順次伝達される一方、ＡＮＤ
演算器１１４の出力は、スキャンチェーン１２０内の各
フリップフロップ１１６に一斉に伝達される。つまり、
各チップＩＰの内部回路（ＤＵＴ）の単体テストをスキ
ャンで行なう場合、スキャンテストを行なう１つ又は複
数のチップＩＰに対して、スキャンテストモード信号Ｓ
tmを与える。各チップＩＰにおいては、スキャンイネー
ブル状態でスキャンモードテスト信号Ｓtmを受けたとき
には、直ちにスキャンイン信号Ｓin（テストパターン）
を取り込んで、スキャン動作を行なう。
ャンテスト用のスキャンチェーン１２０に配置された各
フリップフロップ１１６に順次伝達される一方、ＡＮＤ
演算器１１４の出力は、スキャンチェーン１２０内の各
フリップフロップ１１６に一斉に伝達される。つまり、
各チップＩＰの内部回路（ＤＵＴ）の単体テストをスキ
ャンで行なう場合、スキャンテストを行なう１つ又は複
数のチップＩＰに対して、スキャンテストモード信号Ｓ
tmを与える。各チップＩＰにおいては、スキャンイネー
ブル状態でスキャンモードテスト信号Ｓtmを受けたとき
には、直ちにスキャンイン信号Ｓin（テストパターン）
を取り込んで、スキャン動作を行なう。
【０１１２】なお、第６の実施形態の第４の実施例と同
様に、規格入力端子ＴＤＩとスキャンイン端子ＴＤＩ１
との信号のバウンダリスキャンテスト用回路１２１への
入力を交替的に切り換えて、いずれか一方を各ＢＳＲ１
１９が配置されたバウンダリスキャンテスト用回路１２
１に出力するためのセレクタ１１８が設けられている。
そして、このセレクタ１１８は、上記スキャンテストモ
ード信号Ｓtmを切り換え制御用信号として受けている。
つまり、本実施例においては、内部スキャンと同時にテ
ストしうるものであるEnhanced-BSTを用いたスキャンテ
ストを行なうように構成されているので、スキャンテス
トモード信号Ｓtmだけで、スキャンテストとバウンダリ
スキャンテストとを同時に行うように設計されている。
様に、規格入力端子ＴＤＩとスキャンイン端子ＴＤＩ１
との信号のバウンダリスキャンテスト用回路１２１への
入力を交替的に切り換えて、いずれか一方を各ＢＳＲ１
１９が配置されたバウンダリスキャンテスト用回路１２
１に出力するためのセレクタ１１８が設けられている。
そして、このセレクタ１１８は、上記スキャンテストモ
ード信号Ｓtmを切り換え制御用信号として受けている。
つまり、本実施例においては、内部スキャンと同時にテ
ストしうるものであるEnhanced-BSTを用いたスキャンテ
ストを行なうように構成されているので、スキャンテス
トモード信号Ｓtmだけで、スキャンテストとバウンダリ
スキャンテストとを同時に行うように設計されている。
【０１１３】−第２の実施例−
図２０は、本実施形態の第２の実施例におけるＩＰＯＳ
デバイスの構成を概略的に示すブロック回路図である。
本実施例においては、チップＩＰ−Ａには、スキャンイ
ン端子１１２とスキャンアウト端子１１３との間を多数
のフリップフロップ１１６を介して接続するスキャンチ
ェーン１２０が設けられている。ただし、チップＩＰ−
Ａには、バウンダリスキャンテスト用回路があってもよ
いし、バウンダリスキャンテスト用回路がなくてもよ
い。そして、隣接するチップＩＰ−Ｂには、規格入力端
子ＴＤＩと規格出力端子ＴＤＯとの間を多数のフリップ
フロップ１２４を介して接続するバウンダリスキャンテ
スト用回路１２１が設けられている。
デバイスの構成を概略的に示すブロック回路図である。
本実施例においては、チップＩＰ−Ａには、スキャンイ
ン端子１１２とスキャンアウト端子１１３との間を多数
のフリップフロップ１１６を介して接続するスキャンチ
ェーン１２０が設けられている。ただし、チップＩＰ−
Ａには、バウンダリスキャンテスト用回路があってもよ
いし、バウンダリスキャンテスト用回路がなくてもよ
い。そして、隣接するチップＩＰ−Ｂには、規格入力端
子ＴＤＩと規格出力端子ＴＤＯとの間を多数のフリップ
フロップ１２４を介して接続するバウンダリスキャンテ
スト用回路１２１が設けられている。
【０１１４】ここで、本実施例においては、チップＩＰ
−Ｂにバウンダリスキャンテスト用回路１２１が存在し
ている場合には、チップＩＰ−Ａのスキャンテストを行
なうモードのときに、チップＩＰ−Ｂのバウンダリスキ
ャンテスト用回路１２１のフリップフロップをバウンダ
リスキャンテストを行なうモードにさせる。そして、チ
ップＩＰ−Ａのスキャンチェーン１２０に入力したテス
トパターンと、チップＩＰ−Ｂのバウンダリスキャンテ
スト用回路１２１からのテスト結果のデータとを用い
て、チップＩＰ−Ａの内部回路（ＤＵＴ）のテストと各
チップＩＰ間の接続関係のテストとを同時に行なう。こ
の場合、もし、テスト結果がＮＧであった場合には、さ
らにチップ単体のテストを行なって配線の接続状態に不
良があるのかチップＩＰの内部回路に不良があるのかを
判定してもよい。
−Ｂにバウンダリスキャンテスト用回路１２１が存在し
ている場合には、チップＩＰ−Ａのスキャンテストを行
なうモードのときに、チップＩＰ−Ｂのバウンダリスキ
ャンテスト用回路１２１のフリップフロップをバウンダ
リスキャンテストを行なうモードにさせる。そして、チ
ップＩＰ−Ａのスキャンチェーン１２０に入力したテス
トパターンと、チップＩＰ−Ｂのバウンダリスキャンテ
スト用回路１２１からのテスト結果のデータとを用い
て、チップＩＰ−Ａの内部回路（ＤＵＴ）のテストと各
チップＩＰ間の接続関係のテストとを同時に行なう。こ
の場合、もし、テスト結果がＮＧであった場合には、さ
らにチップ単体のテストを行なって配線の接続状態に不
良があるのかチップＩＰの内部回路に不良があるのかを
判定してもよい。
【０１１５】すなわち、本実施例においては、１回のテ
ストにより、チップＩＰの内部回路のスキャンテスト
と、チップＩＰ間の配線の接続状態の良否のテストとを
同時に行なうことができる利点がある。
ストにより、チップＩＰの内部回路のスキャンテスト
と、チップＩＰ間の配線の接続状態の良否のテストとを
同時に行なうことができる利点がある。
【０１１６】−第３の実施例−
図２１は、本実施形態の第３の実施例におけるＩＰＯＳ
デバイスの全体構成を概略的に示すブロック回路図であ
る。同図に示すように、本実施例のＩＰＯＳデバイスに
おいて、シリコン配線基板の上には、テスト制御器１２
５と、ＬＦＳＲ回路１２６と並列タイプのシグネチャ解
析器であるＭＩＳＲ（Multiple Input Signature Resis
tor ）回路１２７とを備えてチップＩＰ−Ｘが配置され
ている。そして、シリコン配線基板上に配置されたチッ
プＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃ，ＩＰ−Ｄ，…のスキ
ャンイン端子１１２とスキャンアウト端子１１３とは、
チップＩＰ−Ｘ内の各回路１２５，１２６，１２７に対
して並列に接続されている。つまり、各チップＩＰのス
キャンチェーン１２０は、チップＩＰ−Ｘ内の各回路１
２５，１２６，１２７に並列に接続されている。ただ
し、各チップＩＰのスキャンチェーン１２０は、チップ
ＩＰ−Ｘ内の各回路１２５，１２６，１２７に直列に接
続されていてもよい。
デバイスの全体構成を概略的に示すブロック回路図であ
る。同図に示すように、本実施例のＩＰＯＳデバイスに
おいて、シリコン配線基板の上には、テスト制御器１２
５と、ＬＦＳＲ回路１２６と並列タイプのシグネチャ解
析器であるＭＩＳＲ（Multiple Input Signature Resis
tor ）回路１２７とを備えてチップＩＰ−Ｘが配置され
ている。そして、シリコン配線基板上に配置されたチッ
プＩＰ−Ａ，ＩＰ−Ｂ，ＩＰ−Ｃ，ＩＰ−Ｄ，…のスキ
ャンイン端子１１２とスキャンアウト端子１１３とは、
チップＩＰ−Ｘ内の各回路１２５，１２６，１２７に対
して並列に接続されている。つまり、各チップＩＰのス
キャンチェーン１２０は、チップＩＰ−Ｘ内の各回路１
２５，１２６，１２７に並列に接続されている。ただ
し、各チップＩＰのスキャンチェーン１２０は、チップ
ＩＰ−Ｘ内の各回路１２５，１２６，１２７に直列に接
続されていてもよい。
【０１１７】そして、スキャンテストを行なうときに
は、チップＩＰ−ＸのＬＦＳＲ回路１２６から各チップ
ＩＰのスキャンイン端子１１２にテストパターン信号を
供給し、各チップＩＰのスキャンアウト端子１１３から
のテスト結果のデータをＭＩＳＲ回路１２７に取り込む
ように構成されている。
は、チップＩＰ−ＸのＬＦＳＲ回路１２６から各チップ
ＩＰのスキャンイン端子１１２にテストパターン信号を
供給し、各チップＩＰのスキャンアウト端子１１３から
のテスト結果のデータをＭＩＳＲ回路１２７に取り込む
ように構成されている。
【０１１８】本実施例によると、各チップＩＰのＢＩＳ
Ｔに必要な諸機能を１つのチップＩＰ内に共有化して、
集中的に制御することで、各チップＩＰの回路の削減を
図ることができる。
Ｔに必要な諸機能を１つのチップＩＰ内に共有化して、
集中的に制御することで、各チップＩＰの回路の削減を
図ることができる。
【０１１９】また、図２１に示す構成において、チップ
ＩＰ−Ｘに電源管理機能をもたせておいて、１つのチッ
プＩＰで各種テストを行なう際には、テストを行なうチ
ップＩＰのみに電源を供給し、テストを行なわないチッ
プＩＰには電源を供給しないように制御することが好ま
しい。このような制御により、テスト時における消費電
力の不足状態を回避することができ、回路の誤動作など
の不具合を防止することができる。
ＩＰ−Ｘに電源管理機能をもたせておいて、１つのチッ
プＩＰで各種テストを行なう際には、テストを行なうチ
ップＩＰのみに電源を供給し、テストを行なわないチッ
プＩＰには電源を供給しないように制御することが好ま
しい。このような制御により、テスト時における消費電
力の不足状態を回避することができ、回路の誤動作など
の不具合を防止することができる。
【０１２０】（第１０の実施形態）次に、ＩＰＯＳデバ
イスの実装方法に関する第１０の実施形態について説明
する。図２２（ａ），（ｂ）は、本実施形態におけるＩ
ＰＯＳデバイスの実装工程の一部を示す平面図である。
イスの実装方法に関する第１０の実施形態について説明
する。図２２（ａ），（ｂ）は、本実施形態におけるＩ
ＰＯＳデバイスの実装工程の一部を示す平面図である。
【０１２１】図２２（ａ）に示すように、本実施形態に
おいては、チップＩＰ−Ａ，チップＩＰ−Ｂ，チップＩ
Ｐ−Ｃ，チップＩＰ−Ｄごとにスキャンチェーンを構成
しておく。そして、各チップＩＰ毎にスキャンテストを
行なった結果、チップＩＰ−Ａ，チップＩＰ−Ｃ，チッ
プＩＰ−Ｄは良品（ＧＯ）で、チップＩＰ−Ｂは不良品
（ＮＧ）であったとする。
おいては、チップＩＰ−Ａ，チップＩＰ−Ｂ，チップＩ
Ｐ−Ｃ，チップＩＰ−Ｄごとにスキャンチェーンを構成
しておく。そして、各チップＩＰ毎にスキャンテストを
行なった結果、チップＩＰ−Ａ，チップＩＰ−Ｃ，チッ
プＩＰ−Ｄは良品（ＧＯ）で、チップＩＰ−Ｂは不良品
（ＮＧ）であったとする。
【０１２２】このときには、図２２（ｂ）に示すよう
に、チップＩＰ−Ｂに代えて同種で別のチップＩＰ−
Ｂ’をＩＰＯＳデバイスのシリコン配線基板上に搭載
し、チップＩＰ−Ｂ’のスキャンテストを行ない、チッ
プＩＰ−Ｂ’が良品（ＧＯ）と判定されるまで、チップ
ＩＰの置き換えとスキャンテストとを行なう。
に、チップＩＰ−Ｂに代えて同種で別のチップＩＰ−
Ｂ’をＩＰＯＳデバイスのシリコン配線基板上に搭載
し、チップＩＰ−Ｂ’のスキャンテストを行ない、チッ
プＩＰ−Ｂ’が良品（ＧＯ）と判定されるまで、チップ
ＩＰの置き換えとスキャンテストとを行なう。
【０１２３】従来のシステムＬＳＩや３次元デバイスに
おいては、実装後には各ＩＰ毎の置き換えが困難であっ
たのに対し、本実施形態によると、シリコン配線基板上
にチップＩＰを搭載した状態で、各チップＩＰのスキャ
ンテストなどのテストを行なった結果、一部のチップＩ
Ｐのい不良があったときには、当該チップＩＰｗｐ良品
のチップＩＰに置き換えることが容易となる。したがっ
て、ＩＰＯＳデバイスの信頼性を確保しつつ、実装の容
易化を図ることができる。
おいては、実装後には各ＩＰ毎の置き換えが困難であっ
たのに対し、本実施形態によると、シリコン配線基板上
にチップＩＰを搭載した状態で、各チップＩＰのスキャ
ンテストなどのテストを行なった結果、一部のチップＩ
Ｐのい不良があったときには、当該チップＩＰｗｐ良品
のチップＩＰに置き換えることが容易となる。したがっ
て、ＩＰＯＳデバイスの信頼性を確保しつつ、実装の容
易化を図ることができる。
【０１２４】
【発明の効果】本発明により、各種のテストを容易に実
施しうる半導体デバイス、そのテスト方法及びその実装
方法が得られる。
施しうる半導体デバイス、そのテスト方法及びその実装
方法が得られる。
【図１】（ａ），（ｂ），（ｃ）は、ＩＰ群を搭載する
ための配線基板となるシリコン配線基板の平面図、シリ
コン配線基板上に搭載されるＩＰ群の例を示す平面図、
及びシリコン配線基板の断面図である。
ための配線基板となるシリコン配線基板の平面図、シリ
コン配線基板上に搭載されるＩＰ群の例を示す平面図、
及びシリコン配線基板の断面図である。
【図２】第１の実施形態のシリコン配線基板上の回路構
成を示すブロック回路図である。
成を示すブロック回路図である。
【図３】（ａ），（ｂ）は、フリップフロップをシリコ
ン配線基板中のシリコン基板上に設けた場合と、シリコ
ン配線基板の上方に設けた場合との構成の例を示す断面
図及びブロック回路図である。
ン配線基板中のシリコン基板上に設けた場合と、シリコ
ン配線基板の上方に設けた場合との構成の例を示す断面
図及びブロック回路図である。
【図４】第２の実施形態のＩＰＯＳデバイスの構造を概
略的に示す平面図である。
略的に示す平面図である。
【図５】第２の実施形態におけるテスト配線の構造を概
略的に示す平面図である。
略的に示す平面図である。
【図６】（ａ），（ｂ）は、第２の実施形態の変形例に
おけるＩＰＯＳデバイスの平面図及び断面図である。
おけるＩＰＯＳデバイスの平面図及び断面図である。
【図７】第３の実施形態におけるＩＰＯＳデバイスの平
面図である。
面図である。
【図８】第３の実施形態のＩＰＯＳデバイスの平面図で
ある。
ある。
【図９】（ａ），（ｂ）は、それぞれ第２の実施形態の
チップＩＰ単体，ＩＰＯＳデバイスの断面図である。
チップＩＰ単体，ＩＰＯＳデバイスの断面図である。
【図１０】第６の実施形態の第１の実施例におけるＩＰ
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
【図１１】第６の実施形態の第３の実施例におけるＩＰ
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
【図１２】第６の実施形態の第４の実施例におけるＩＰ
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
【図１３】第６の実施形態の第５の実施例におけるＩＰ
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
【図１４】第７の実施形態の第１の実施例におけるＩＰ
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
【図１５】第７の実施形態の第２の実施例におけるＩＰ
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
ＯＳデバイスの部分的な構成を示すブロック回路図であ
る。
【図１６】第７の実施形態の第２の実施例におけるＩＰ
ＯＳデバイス内におけるテスト豊富尾を概略的に示すブ
ロック回路図である。
ＯＳデバイス内におけるテスト豊富尾を概略的に示すブ
ロック回路図である。
【図１７】（ａ），（ｂ）は、第８の実施形態における
ＩＰＯＳデバイスの部分的な構成を示す平面図及びチッ
プＩＰ内の回路の特徴部分を示す部分回路図である。
ＩＰＯＳデバイスの部分的な構成を示す平面図及びチッ
プＩＰ内の回路の特徴部分を示す部分回路図である。
【図１８】第９の実施形態におけるＩＰＯＳデバイスの
基本的な構成を概略的に示すブロック図である。
基本的な構成を概略的に示すブロック図である。
【図１９】第９の実施形態の第１の実施例におけるチッ
プＩＰの構成を示すブロック回路図である。
プＩＰの構成を示すブロック回路図である。
【図２０】第９の実施形態の第２の実施例におけるＩＰ
ＯＳデバイスの構成を概略的に示すブロック回路図であ
る。
ＯＳデバイスの構成を概略的に示すブロック回路図であ
る。
【図２１】第９の実施形態の第３の実施例におけるＩＰ
ＯＳデバイスの全体構成を概略的に示すブロック回路図
である。
ＯＳデバイスの全体構成を概略的に示すブロック回路図
である。
【図２２】（ａ），（ｂ）は、第９の実施形態における
ＩＰＯＳデバイスの実装工程の一部を示す平面図であ
る。
ＩＰＯＳデバイスの実装工程の一部を示す平面図であ
る。
【図２３】第３の実施形態において用いたＢＳＲの構成
の例を示すブロック回路図である。
の例を示すブロック回路図である。
【図２４】従来の一般的なＢＩＳＴ（Built In Self Te
st）方式を説明するためのブロック回路図である。
st）方式を説明するためのブロック回路図である。
【図２５】一般的なバウンダリスキャンテスト用回路を
概略的に示すブロック回路図である。
概略的に示すブロック回路図である。
【図２６】一般的なスキャンテストに用いられるスキャ
ンチェーンの構成例を示すブロック回路図である。
ンチェーンの構成例を示すブロック回路図である。
【図２７】バウンダリスキャンテスト用回路や、内部回
路のスキャンテスト用のスキャンチェーンなどに配置さ
れるフリップフロップの構成例を示す図である。
路のスキャンテスト用のスキャンチェーンなどに配置さ
れるフリップフロップの構成例を示す図である。
１０ シリコン配線基板
１１ シリコン基板
１２ グランドプレーン
１３ 第１配線層
１４ 第２配線層
１５ パッド
２０ シリコン配線基板
２０ａ シリコン基板
２０ｂ 配線層
２１，２２ チップＩＰ
２３ フリップフロップ
２４ 配線
２５，２６ パッド
３０ スキャンチェーン
３１ テストパッド
３２ テスト配線
３３ 外部端子
３４，３５ テスト配線
３６ テストパッド
３７ａ〜３７ｃ プラグ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 11/22 ３６０ Ｇ０１Ｒ 31/28 Ｇ
Ｑ
(72)発明者 市川 修
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
(72)発明者 吉村 正義
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 2G132 AA05 AB01 AC15 AD15 AG08
AG12 AK23 AK29 AL09
5B048 AA20 CC18 DD10
Claims (30)
- 【請求項１】 半導体基板と該半導体基板上に形成され
た複数の配線とを有し、上記複数の配線に接続される複
数のチップＩＰを搭載するための半導体配線基板と、 上記配線の上に設けられた絶縁層と、 上記半導体配線基板の上記絶縁層上に設けられた複数の
半導体素子からなり、上記複数の配線に個別に接続され
るバウンダリスキャンテスト用回路とを備えている半導
体配線基板。 - 【請求項２】 請求項２記載の半導体配線基板におい
て、 上記バウンダリスキャンテスト用回路は、ＴＦＴにより
構成されていることを特徴とする半導体配線基板。 - 【請求項３】 半導体基板と該半導体基板上に形成され
た複数の配線とを有し、上記複数の配線に接続される複
数のチップＩＰを搭載するための半導体配線基板と、 上記各チップＩＰを搭載しようとする領域ごとに設けら
れ、上記半導体配線基板の上記半導体基板を活性領域と
して含む複数の半導体素子からなり、上記複数の配線に
個別に接続されるバウンダリスキャンテスト用回路とを
備えている半導体配線基板。 - 【請求項４】 半導体基板と該半導体基板上に形成され
た複数の配線とを有し、上記複数の配線に接続される複
数のチップＩＰを搭載するための半導体配線基板と、 上記配線の上に設けられた絶縁層と、 上記半導体配線基板上に格子状に設けられ、上記複数の
配線に個別に接続されるチップＩＰのテスト用パッドと
を備えている半導体配線基板。 - 【請求項５】 請求項４記載の半導体配線基板におい
て、 上記テスト用パッドは、半導体配線基板上の全面に格子
状に設けられていることを特徴とする半導体配線基板。 - 【請求項６】 半導体基板と該半導体基板上に形成され
た複数の配線とを有し、上記複数の配線に接続される複
数のチップＩＰを搭載するための半導体配線基板と、 上記半導体配線基板上に設けられ、上記複数の配線に個
別に接続されるチップＩＰのテスト用パッドとを備え、 上記テスト用パッドは、テスト時のみ電源用パッドとし
て機能するものであることを特徴とする半導体配線基
板。 - 【請求項７】 複数のチップＩＰを搭載するための半導
体基板と、 上記半導体基板上に設けられた複数のテスト専用配線と
を備えている半導体配線基板。 - 【請求項８】 請求項７記載の半導体配線基板におい
て、 上記半導体配線基板の上に設けられたチップＩＰのテス
ト用パッドをさらに備え、 上記テスト専用配線は上記テスト用パッドに接続されて
いることを特徴とする半導体配線基板。 - 【請求項９】 請求項７又は８記載の半導体配線基板に
おいて、 上記半導体基板上には、各々複数の配線層と絶縁層とを
交互に重ねてなる多層配線層が設けられており、 上記テスト専用配線は、上記多層配線層の中の最上層よ
りも下方の層に設けられていることを特徴とする半導体
配線基板。 - 【請求項１０】 請求項８記載の半導体配線基板におい
て、 上記テスト専用配線は、平面視において互いに交差する
２つの相異なる配線層に設けられ、 上記２つの配線層間の交差する部位において、上記テス
トパッドと上記２つの配線層との間には、絶縁層の破壊
により導体部が形成可能に構成されていることを特徴と
する半導体配線基板。 - 【請求項１１】 配線層を有する半導体配線基板と、 上記半導体配線基板上に貼り合わせにより搭載された複
数のチップＩＰと、 上記各チップＩＰ内に設けられたバウンダリスキャンテ
スト用回路と、 上記各チップＩＰ内に設けられ、上記バウンダリスキャ
ンテスト用回路と同時に動作することが可能に構成され
た内部スキャンテスト用スキャンチェーンとを備えてい
る半導体デバイス。 - 【請求項１２】 請求項１１記載の半導体デバイスにお
いて、 上記内部スキャンチェーンに接続されるスキャン信号用
端子のうち少なくともいずれか１つは、バウンダリスキ
ャンテスト用回路とは別に設けられた専用端子であるこ
とを特徴とする半導体デバイス。 - 【請求項１３】 請求項１１記載の半導体デバイスにお
いて、 上記複数のチップＩＰのバウンダリスキャンテスト用回
路のチップ内チェーンは、上記チップＩＰ内において上
記内部スキャンチェーンとしても機能するように構成さ
れており、 上記チップＩＰ内には、上記バウンダリスキャンテスト
用回路の入力側端部及び出力側端部からそれぞれ分岐す
る入力側分岐配線及び出力側分岐配線が設けられてお
り、 上記内部スキャンチェーンのスキャンイン端子は上記入
力側分岐配線に接続され、上記内部スキャンチェーンの
スキャンアウト端子は上記出力側分岐配線に接続されて
おり、 上記チップ内チェーンへの入力を上記バウンダリスキャ
ンテスト用回路の信号と上記入力側分岐配線からの信号
とに切り換え可能に構成されていることを特徴とする半
導体デバイス。 - 【請求項１４】 配線層を有する半導体配線基板と、 上記半導体配線基板上に貼り合わせにより搭載された複
数のチップＩＰと、 上記各チップＩＰ内に設けられたバウンダリスキャンテ
スト用回路と、 上記半導体配線基板の配線層に設けられた少なくとも２
つのテスト専用配線と、 上記各チップＩＰ内の上記バウンダリスキャンテスト用
回路に接続され、上記２つのテスト専用配線にそれぞれ
接続されるバウンダリスキャンテスト用の入力端子及び
出力端子とを備えている半導体デバイス。 - 【請求項１５】 請求項１４記載の半導体デバイスにお
いて、 上記複数のチップＩＰ内のバウンダリスキャンテスト用
回路は、上記チップＩＰの内部スキャンテスト用回路と
しても機能するように構成されており、 上記チップＩＰ内には、上記バウンダリスキャンテスト
用回路の入力側端部及び出力側端部からそれぞれ分岐す
る入力側分岐配線及び出力側分岐配線が設けられてお
り、 上記入力側分岐配線に接続され、内部スキャンテスト用
信号を入力するためのスキャンイン端子と、 上記出力側分岐配線に接続され、スキャンテスト結果を
出力するためのスキャンアウト端子と、 上記チップ内チェーンへの入力を上記バウンダリスキャ
ンテスト用回路の信号と上記分岐配線からの信号とに切
り換え可能に構成されていることを特徴とする半導体デ
バイス。 - 【請求項１６】 請求項１１記載の半導体デバイスにお
いて、 上記複数のチップＩＰのバウンダリスキャンテスト用回
路は上記内部スキャンチェーンと一体化されており、 上記半導体配線基板の配線層に設けられ、上記各チップ
ＩＰの内部スキャンチェーンに制御信号を供給するため
の第１の専用配線と、上記各チップＩＰの上記内部スキ
ャンチェーンの信号を出力するための第２の専用配線と
をさらに備え、 上記各チップＩＰの上記内部スキャンチェーンへのスキ
ャンイン端子は、上記第１の専用配線に接続され、 上記各チップＩＰの上記内部スキャンチェーンのスキャ
ンアウト端子は、上記第２の専用配線に接続されている
ことを特徴とする半導体デバイス。 - 【請求項１７】 バウンダリスキャンテスト機能とＢＩ
ＳＴ（Built In Self Test）機能とを有する論理回路を
備えた半導体デバイスのテスト方法において、 上記論理回路のバウンダリスキャンテスト機能にＢＩＬ
ＢＯ（Built-In LogicBlock Observer ）機能を組み込
んでおいて、 上記論理回路に対してバウンダリスキャンテストとＢＩ
ＳＴ（Built In SelfTest）とを行なうことを特徴とす
る半導体デバイスのテスト方法。 - 【請求項１８】 バウンダリスキャンテスト機能とＢＩ
ＳＴ（Built In Self Test）機能とを有する論理回路を
備えた半導体デバイスのテスト方法において、 上記論理回路にＢＩＬＢＯ（Built-In Logic Block Obs
erver ）機能を組み込んでおいて、 上記論理回路に対して、バウンダリスキャンテスト用信
号としてＬＦＳＲ信号を与えかつバウンダリスキャンテ
ストの結果を圧縮することにより、バウンダリスキャン
テストとＢＩＳＴとを行なうことを特徴とする半導体デ
バイスのテスト方法。 - 【請求項１９】 配線層を有する半導体配線基板と、 上記半導体配線基板上に貼り合わせにより搭載された複
数のチップＩＰと、 上記各チップＩＰ内に設けられ複数のスキャンイン端子
と同数のスキャンアウト端子とを有するスキャンテスト
用回路と、 上記半導体配線基板の配線層に設けられ、上記各チップ
ＩＰのスキャンテスト用回路に制御信号を供給するため
の上記スキャンイン端子と同数のテスト専用配線とを備
え、 上記各チップＩＰの上記スキャンテスト用回路の各スキ
ャンイン端子は、上記各テスト専用配線にそれぞれ接続
されていることを特徴とする半導体デバイス。 - 【請求項２０】 請求項１９記載の半導体デバイスにお
いて、 上記スキャンイン端子に接続され、上記スキャンイン端
子への入力をスキャンテスト以外のモード時には固定値
とするためのゲートをさらに備えていることを特徴とす
る半導体デバイス。 - 【請求項２１】 配線層を有する半導体配線基板と、 上記半導体配線基板上に貼り合わせにより搭載された複
数のチップＩＰと、 上記各チップＩＰ内に設けられ複数のスキャンイン端子
と同数のスキャンアウト端子とを有するスキャンテスト
用回路と、 上記半導体配線基板の配線層に設けられ、上記各チップ
ＩＰのスキャンテスト用回路に制御信号を供給するため
の上記スキャンアウト端子と同数の専用配線とを備え、 上記各チップＩＰの上記スキャンテスト用回路の各スキ
ャンアウト端子は、上記各専用配線にそれぞれ接続され
ていることを特徴とする半導体デバイス。 - 【請求項２２】 請求項２１記載の半導体デバイスにお
いて、 上記スキャンアウト端子に接続され、スキャンテストモ
ード時以外にはハイインピーダンスとなるゲートをさら
に備えていることを特徴とする半導体デバイス。 - 【請求項２３】 配線層を有する半導体配線基板と、 上記半導体配線基板上に貼り合わせにより搭載された複
数のチップＩＰと、 上記各チップＩＰ内に設けられ複数のスキャンイン端子
と同数のスキャンアウト端子とを有するスキャンテスト
用回路と、 上記半導体配線基板の配線層に設けられ、上記各チップ
ＩＰのスキャンテスト用回路にクロック信号を供給する
ためのクロック専用配線とを備え、 上記各チップＩＰの上記スキャンテスト用回路の各クロ
ック端子は、上記クロック専用配線に接続されているこ
とを特徴とする半導体デバイス。 - 【請求項２４】 半導体基板と該半導体基板上に形成さ
れた配線層とを有する半導体配線基板と、 上記半導体配線基板上に貼り合わせにより搭載された複
数のチップＩＰと、 上記半導体配線基板に設けられ、上記各チップＩＰ内の
回路のテストを制御するためのテスト制御器とを備えて
いることを特徴とする半導体デバイス。 - 【請求項２５】 請求項２４記載の半導体デバイスにお
いて、 上記テスト制御器は、上記半導体基板を活性領域とする
半導体素子により構成されていることを特徴とする半導
体デバイス。 - 【請求項２６】 請求項２４記載の半導体デバイスにお
いて、 上記テスト制御器は、チップＩＰとして上記半導体配線
基板上に設けられていることを特徴とする半導体デバイ
ス。 - 【請求項２７】 請求項２４記載の半導体デバイスにお
いて、 上記テスト制御器は、上記複数のチップＩＰのうちいず
れか１つのチップＩＰ内の回路の単体テストをスキャン
方式で行なう際に、上記１つのチップＩＰに隣接する別
のチップＩＰ内の回路のバウンダリスキャンテスト用回
路が存在するときは、上記１つのチップＩＰ内の回路の
内部スキャンチェーンからテストパターンを供給すると
ともに、上記バウンダリスキャンテスト用回路接続テス
ト動作を行なわせて、上記１つのチップＩＰ内の回路の
テストと、上記１つのチップＩＰと上記別のチップＩＰ
との間の配線のテストとを同時に行なうことを特徴とす
る半導体デバイス。 - 【請求項２８】 請求項２４記載の半導体デバイスにお
いて、 上記各チップＩＰの回路はＬＦＳＲ（Linear Feedback
Shift Resistor）機能とＭＩＳＲ（Multiple Input Sig
nature Resistor ）機能とＢＩＳＴ機能とを有してお
り、 上記テスト制御器は、上記各チップＩＰの回路のスキャ
ンイン端子にＬＦＳＲからの信号を供給し、上記各チッ
プＩＰの回路のスキャンアウト端子からの信号をＭＩＳ
Ｒに取り込むことを特徴とする半導体デバイス。 - 【請求項２９】 請求項２４記載の半導体デバイスにお
いて、 上記各チップＩＰへの電源電圧を管理する機能をさらに
備え、 上記テスト制御器は、上記複数のチップＩＰのうちテス
トを行なうチップＩＰ内の回路にのみ電源電圧を供給
し、他のチップＩＰへの電源電圧の供給を呈することを
特徴とする半導体デバイス。 - 【請求項３０】 配線層を有する半導体配線基板に貼り
合わせにより、複数のチップＩＰを搭載するステップ
（ａ）と、 上記複数のチップＩＰの良否判定のテストを行なうステ
ップ（ｂ）と、 上記複数のチップＩＰのうち上記ステップ（ｂ）で不良
と判定されたチップＩＰを、同じ種類の別のチップＩＰ
と置き換えて良否判定を行なうステップ（ｃ）とを含
み、 上記ステップ（ｃ）の処理を、当該チップＩＰが良品と
判定されるまで繰り返すことを特徴とする半導体デバイ
スの実装方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201950A JP2003014819A (ja) | 2001-07-03 | 2001-07-03 | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
| US10/187,269 US6734549B2 (en) | 2001-07-03 | 2002-07-02 | Semiconductor device having a device for testing the semiconductor |
| US10/828,492 US7348595B2 (en) | 2001-07-03 | 2004-04-21 | Semiconductor wiring substrate, semiconductor device, method for testing semiconductor device, and method for mounting semiconductor device |
| US10/828,230 US7032196B2 (en) | 2001-07-03 | 2004-04-21 | Semiconductor wiring substrate, semiconductor device, method for testing semiconductor device, and method for mounting semiconductor device |
| US10/828,263 US7171600B2 (en) | 2001-07-03 | 2004-04-21 | Semiconductor wiring substrate, semiconductor device, method for testing semiconductor device, and method for mounting semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201950A JP2003014819A (ja) | 2001-07-03 | 2001-07-03 | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003014819A true JP2003014819A (ja) | 2003-01-15 |
Family
ID=19038838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001201950A Pending JP2003014819A (ja) | 2001-07-03 | 2001-07-03 | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (4) | US6734549B2 (ja) |
| JP (1) | JP2003014819A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004072667A1 (ja) * | 2003-02-12 | 2004-08-26 | Sharp Kabushiki Kaisha | バウンダリスキャンコントローラ、半導体装置、半導体装置の半導体回路チップ識別方法、半導体装置の半導体回路チップ制御方法 |
| JP2007095966A (ja) * | 2005-09-28 | 2007-04-12 | Technology Alliance Group Inc | ３次元配線用ｂｓｃマクロ構造およびその基板 |
| JP2009229135A (ja) * | 2008-03-19 | 2009-10-08 | Binteeshisu:Kk | テストチップを備えたモジュール |
| WO2009122635A1 (ja) * | 2008-04-01 | 2009-10-08 | パナソニック株式会社 | 半導体集積回路の検査回路 |
| KR101094916B1 (ko) | 2009-10-29 | 2011-12-15 | 주식회사 하이닉스반도체 | 반도체 장치의 테스트 회로 및 방법 |
| KR101110792B1 (ko) | 2009-07-02 | 2012-03-16 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 구동방법 |
| US8243245B2 (en) | 2008-03-17 | 2012-08-14 | Liquid Design Systems Inc. | BSC macrostructure for three-dimensional wiring and substrate having the BSC macrostructure |
| JP2014112069A (ja) * | 2012-10-30 | 2014-06-19 | Denso Corp | 半導体集積回路装置 |
| KR20170042206A (ko) * | 2015-10-08 | 2017-04-18 | 삼성전자주식회사 | 검사 회로를 갖는 반도체 칩 |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60108993T2 (de) * | 2000-03-09 | 2005-07-21 | Texas Instruments Inc., Dallas | Anpassung von "Scan-BIST"-Architekturen für einen Betrieb mit niedrigem Verbrauch |
| US7804994B2 (en) * | 2002-02-15 | 2010-09-28 | Kla-Tencor Technologies Corporation | Overlay metrology and control method |
| JP3855947B2 (ja) * | 2003-03-10 | 2006-12-13 | 株式会社村田製作所 | 電子部品装置およびその製造方法 |
| US20040193982A1 (en) * | 2003-03-31 | 2004-09-30 | Arraycomm, Inc. | Built-in self-test for digital transmitters |
| US20040193985A1 (en) * | 2003-03-31 | 2004-09-30 | Veerendra Bhora | Autonomous built-in self-test for integrated circuits |
| JP2004317382A (ja) * | 2003-04-18 | 2004-11-11 | Sony Corp | 半導体装置 |
| US7346878B1 (en) * | 2003-07-02 | 2008-03-18 | Kla-Tencor Technologies Corporation | Apparatus and methods for providing in-chip microtargets for metrology or inspection |
| US7608468B1 (en) | 2003-07-02 | 2009-10-27 | Kla-Tencor Technologies, Corp. | Apparatus and methods for determining overlay and uses of same |
| US7392445B2 (en) * | 2003-09-11 | 2008-06-24 | International Business Machines Corporation | Autonomic bus reconfiguration for fault conditions |
| JP3896112B2 (ja) * | 2003-12-25 | 2007-03-22 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| US7707472B1 (en) * | 2004-05-17 | 2010-04-27 | Altera Corporation | Method and apparatus for routing efficient built-in self test for on-chip circuit blocks |
| US7272761B2 (en) * | 2004-11-04 | 2007-09-18 | International Business Machines Corporation | Method, system, and program product for controlling test data of a logic built-in self-test of an integrated circuit |
| US7272764B2 (en) * | 2004-11-04 | 2007-09-18 | International Business Machines Corporation | Method, system, and program product for boundary I/O testing employing a logic built-in self-test of an integrated circuit |
| JP4563791B2 (ja) * | 2004-12-20 | 2010-10-13 | Ｏｋｉセミコンダクタ株式会社 | 半導体集積回路 |
| US7557921B1 (en) | 2005-01-14 | 2009-07-07 | Kla-Tencor Technologies Corporation | Apparatus and methods for optically monitoring the fidelity of patterns produced by photolitographic tools |
| JP4455356B2 (ja) * | 2005-01-28 | 2010-04-21 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US7322000B2 (en) * | 2005-04-29 | 2008-01-22 | Freescale Semiconductor, Inc. | Methods and apparatus for extending semiconductor chip testing with boundary scan registers |
| FR2888014B1 (fr) * | 2005-07-01 | 2007-09-21 | Atmel Corp | Procede et dispositif pour determiner l'emplacement de defauts de collage dans des chaines de cellules utilisant des chaines de test |
| KR100703973B1 (ko) * | 2005-07-20 | 2007-04-06 | 삼성전자주식회사 | 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 |
| US8506554B2 (en) * | 2005-07-24 | 2013-08-13 | Carmeli Adahan | Wound closure and drainage system |
| CA2614797A1 (en) * | 2005-07-24 | 2007-02-01 | Carmeli Adahan | Suctioning system, method and kit |
| US7503910B2 (en) * | 2006-02-01 | 2009-03-17 | Carmeli Adahan | Suctioning system, method and kit |
| TWI270953B (en) * | 2005-08-17 | 2007-01-11 | Advanced Semiconductor Eng | Substrate and testing method thereof |
| JP2007103620A (ja) * | 2005-10-04 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法ならびにその配線装置 |
| JP4786287B2 (ja) * | 2005-10-11 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の配線構造及び半導体集積回路の配線方法 |
| US7352602B2 (en) | 2005-12-30 | 2008-04-01 | Micron Technology, Inc. | Configurable inputs and outputs for memory stacking system and method |
| KR100686182B1 (ko) * | 2006-01-27 | 2007-02-26 | 엘지전자 주식회사 | 네트워크 온 칩 내 ｉｐ 코아 스캔 테스트 제어 장치 |
| DE102006031027A1 (de) * | 2006-07-05 | 2008-01-24 | Atmel Germany Gmbh | Verfahren zur Funktionskontrolle von wenigstens einem analogen Schaltungsblock |
| US20080091998A1 (en) * | 2006-10-12 | 2008-04-17 | Nec Laboratories America, Inc. | Partial Enhanced Scan Method for Reducing Volume of Delay Test Patterns |
| JP4974665B2 (ja) * | 2006-12-19 | 2012-07-11 | キヤノン株式会社 | 電子装置 |
| JP2008262630A (ja) * | 2007-04-11 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びメモリ検査方法 |
| US20090083690A1 (en) * | 2007-09-24 | 2009-03-26 | Nazmul Habib | System for and method of integrating test structures into an integrated circuit |
| JP2009080037A (ja) * | 2007-09-26 | 2009-04-16 | Nec Electronics Corp | スキャンテスト回路 |
| US20090171703A1 (en) * | 2007-12-28 | 2009-07-02 | International Business Machines Corporation | Use of multi-level state assessment in computer business environments |
| US8521979B2 (en) | 2008-05-29 | 2013-08-27 | Micron Technology, Inc. | Memory systems and methods for controlling the timing of receiving read data |
| US7979757B2 (en) | 2008-06-03 | 2011-07-12 | Micron Technology, Inc. | Method and apparatus for testing high capacity/high bandwidth memory devices |
| US7745920B2 (en) | 2008-06-10 | 2010-06-29 | Micron Technology, Inc. | Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices |
| JP2010016062A (ja) * | 2008-07-01 | 2010-01-21 | Toshiba Corp | 半導体装置 |
| US7855931B2 (en) | 2008-07-21 | 2010-12-21 | Micron Technology, Inc. | Memory system and method using stacked memory device dice, and system using the memory system |
| US8756486B2 (en) | 2008-07-02 | 2014-06-17 | Micron Technology, Inc. | Method and apparatus for repairing high capacity/high bandwidth memory devices |
| US8289760B2 (en) | 2008-07-02 | 2012-10-16 | Micron Technology, Inc. | Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes |
| US8127204B2 (en) | 2008-08-15 | 2012-02-28 | Micron Technology, Inc. | Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system |
| US9509313B2 (en) * | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
| JP2011049259A (ja) * | 2009-08-25 | 2011-03-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2011114428A1 (ja) | 2010-03-15 | 2011-09-22 | 株式会社日立製作所 | 半導体装置およびそのテスト方法 |
| US9927718B2 (en) | 2010-08-03 | 2018-03-27 | Kla-Tencor Corporation | Multi-layer overlay metrology target and complimentary overlay metrology measurement systems |
| US8400808B2 (en) | 2010-12-16 | 2013-03-19 | Micron Technology, Inc. | Phase interpolators and push-pull buffers |
| US10890436B2 (en) | 2011-07-19 | 2021-01-12 | Kla Corporation | Overlay targets with orthogonal underlayer dummyfill |
| CN102495361A (zh) * | 2011-12-26 | 2012-06-13 | 中国科学院微电子研究所 | 一种内建自测试装置 |
| US10168387B2 (en) * | 2012-07-03 | 2019-01-01 | Infineon Technologies Austria Ag | Integrated defect detection and location systems and methods in semiconductor chip devices |
| US9171597B2 (en) | 2013-08-30 | 2015-10-27 | Micron Technology, Inc. | Apparatuses and methods for providing strobe signals to memories |
| EP3153873A1 (en) * | 2015-10-07 | 2017-04-12 | Lantiq Beteiligungs-GmbH & Co. KG | On-chip test pattern generation |
| US10433417B2 (en) * | 2016-02-08 | 2019-10-01 | Canon Kabushiki Kaisha | Electronic apparatus |
| US10775429B2 (en) * | 2017-09-27 | 2020-09-15 | Marvell Asia Pte., Ltd. | Testing monolithic three dimensional integrated circuits |
| US11082241B2 (en) * | 2018-03-30 | 2021-08-03 | Intel Corporation | Physically unclonable function with feed-forward addressing and variable latency output |
| KR102553267B1 (ko) * | 2018-05-17 | 2023-07-07 | 삼성전자 주식회사 | 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법 |
| WO2020040816A1 (en) | 2018-08-21 | 2020-02-27 | Kci Licensing, Inc. | System and method for utilizing pressure decay to determine available fluid capacity in a negative pressure dressing |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181975A (ja) * | 1985-02-08 | 1986-08-14 | Hitachi Ltd | モジユ−ル型集積回路装置 |
| JPH07270494A (ja) * | 1994-03-30 | 1995-10-20 | Toshiba Corp | 集積回路装置 |
| JPH11326456A (ja) * | 1998-05-08 | 1999-11-26 | Nec Corp | テスト方法及び集積回路装置 |
| JP2000346905A (ja) * | 1999-06-04 | 2000-12-15 | Nec Corp | 半導体装置およびそのテスト方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835593A (en) * | 1986-05-07 | 1989-05-30 | International Business Machines Corporation | Multilayer thin film metallurgy for pin brazing |
| US4728751A (en) * | 1986-10-06 | 1988-03-01 | International Business Machines Corporation | Flexible electrical connection and method of making same |
| JPH0770573B2 (ja) * | 1989-07-11 | 1995-07-31 | 富士通株式会社 | 半導体集積回路装置 |
| US5321277A (en) * | 1990-12-31 | 1994-06-14 | Texas Instruments Incorporated | Multi-chip module testing |
| TW253031B (ja) * | 1993-12-27 | 1995-08-01 | At & T Corp | |
| KR100214549B1 (ko) * | 1996-12-30 | 1999-08-02 | 구본준 | 버텀리드 반도체 패키지 |
| JPH11153650A (ja) * | 1997-11-20 | 1999-06-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6037044A (en) * | 1998-01-08 | 2000-03-14 | International Business Machines Corporation | Direct deposit thin film single/multi chip module |
| GB9815419D0 (en) * | 1998-07-16 | 1998-09-16 | Reckitt & Colman Inc | Improvements in or realting to organic compositions |
| JP2000162277A (ja) * | 1998-11-25 | 2000-06-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6456099B1 (en) * | 1998-12-31 | 2002-09-24 | Formfactor, Inc. | Special contact points for accessing internal circuitry of an integrated circuit |
| JP3886659B2 (ja) * | 1999-01-13 | 2007-02-28 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置 |
| US6812718B1 (en) * | 1999-05-27 | 2004-11-02 | Nanonexus, Inc. | Massively parallel interface for electronic circuits |
| US6400173B1 (en) * | 1999-11-19 | 2002-06-04 | Hitachi, Ltd. | Test system and manufacturing of semiconductor device |
| US6451692B1 (en) * | 2000-08-18 | 2002-09-17 | Micron Technology, Inc. | Preheating of chemical vapor deposition precursors |
| US6715105B1 (en) * | 2000-11-14 | 2004-03-30 | Agilent Technologies, Inc. | Method for reducing stored patterns for IC test by embedding built-in-self-test circuitry for chip logic into a scan test access port |
| JP2002217258A (ja) * | 2001-01-22 | 2002-08-02 | Hitachi Ltd | 半導体装置およびその測定方法、ならびに半導体装置の製造方法 |
| US7131123B2 (en) | 2001-04-30 | 2006-10-31 | Opsware Inc. | Automated provisioning of computing networks using a network database model |
| TW558772B (en) * | 2001-08-08 | 2003-10-21 | Matsushita Electric Ind Co Ltd | Semiconductor wafer, semiconductor device and fabrication method thereof |
-
2001
- 2001-07-03 JP JP2001201950A patent/JP2003014819A/ja active Pending
-
2002
- 2002-07-02 US US10/187,269 patent/US6734549B2/en not_active Expired - Fee Related
-
2004
- 2004-04-21 US US10/828,492 patent/US7348595B2/en not_active Expired - Fee Related
- 2004-04-21 US US10/828,230 patent/US7032196B2/en not_active Expired - Fee Related
- 2004-04-21 US US10/828,263 patent/US7171600B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181975A (ja) * | 1985-02-08 | 1986-08-14 | Hitachi Ltd | モジユ−ル型集積回路装置 |
| JPH07270494A (ja) * | 1994-03-30 | 1995-10-20 | Toshiba Corp | 集積回路装置 |
| JPH11326456A (ja) * | 1998-05-08 | 1999-11-26 | Nec Corp | テスト方法及び集積回路装置 |
| JP2000346905A (ja) * | 1999-06-04 | 2000-12-15 | Nec Corp | 半導体装置およびそのテスト方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004072667A1 (ja) * | 2003-02-12 | 2004-08-26 | Sharp Kabushiki Kaisha | バウンダリスキャンコントローラ、半導体装置、半導体装置の半導体回路チップ識別方法、半導体装置の半導体回路チップ制御方法 |
| US7467341B2 (en) | 2003-02-12 | 2008-12-16 | Sharp Kabushiki Kaisha | Boundary scan controller, semiconductor apparatus, semiconductor-circuit-chip identification method for semiconductor apparatus, and semiconductor-circuit-chip control method for semiconductor apparatus |
| JP2007095966A (ja) * | 2005-09-28 | 2007-04-12 | Technology Alliance Group Inc | ３次元配線用ｂｓｃマクロ構造およびその基板 |
| US8243245B2 (en) | 2008-03-17 | 2012-08-14 | Liquid Design Systems Inc. | BSC macrostructure for three-dimensional wiring and substrate having the BSC macrostructure |
| JP2009229135A (ja) * | 2008-03-19 | 2009-10-08 | Binteeshisu:Kk | テストチップを備えたモジュール |
| WO2009122635A1 (ja) * | 2008-04-01 | 2009-10-08 | パナソニック株式会社 | 半導体集積回路の検査回路 |
| KR101110792B1 (ko) | 2009-07-02 | 2012-03-16 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 구동방법 |
| US8171358B2 (en) | 2009-07-02 | 2012-05-01 | Hynix Semiconductor Inc. | Semiconductor device and method for driving the same |
| KR101094916B1 (ko) | 2009-10-29 | 2011-12-15 | 주식회사 하이닉스반도체 | 반도체 장치의 테스트 회로 및 방법 |
| JP2014112069A (ja) * | 2012-10-30 | 2014-06-19 | Denso Corp | 半導体集積回路装置 |
| KR20170042206A (ko) * | 2015-10-08 | 2017-04-18 | 삼성전자주식회사 | 검사 회로를 갖는 반도체 칩 |
| KR102432540B1 (ko) | 2015-10-08 | 2022-08-16 | 삼성전자주식회사 | 검사 회로를 갖는 반도체 칩 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040197941A1 (en) | 2004-10-07 |
| US7171600B2 (en) | 2007-01-30 |
| US20040195672A1 (en) | 2004-10-07 |
| US6734549B2 (en) | 2004-05-11 |
| US7348595B2 (en) | 2008-03-25 |
| US7032196B2 (en) | 2006-04-18 |
| US20030025191A1 (en) | 2003-02-06 |
| US20040199840A1 (en) | 2004-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003014819A (ja) | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 | |
| US7180319B2 (en) | Selecting groups of dies for wafer testing | |
| US20050151248A1 (en) | Inter-dice signal transfer methods for integrated circuits | |
| Marinissen et al. | A DfT architecture for 3D-SICs based on a standardizable die wrapper | |
| JPH01501033A (ja) | 素早い注文設計及び独特な試験能力の為の集積回路パッケージ形式 | |
| JP2901156B2 (ja) | 半導体集積回路装置 | |
| US7362093B2 (en) | IC selectively connecting logic and bypass conductors between opposing pads | |
| Hutner et al. | Special session: Test challenges in a chiplet marketplace | |
| US6326801B1 (en) | Wafer of semiconductor material with dies, probe areas and leads | |
| US7230447B2 (en) | Fault tolerant selection of die on wafer | |
| Wang et al. | Testing of interposer-based 2.5 D integrated circuits | |
| US6987382B1 (en) | System with functional and selector circuits connected by mode lead | |
| EP1248953A1 (en) | A printed circuit assembly with configurable boundary scan paths | |
| US20020024356A1 (en) | Method and apparatus for parallel die testing on wafer | |
| Wang et al. | Testing of Interposer-Based 2.5 D Integrated Circuits: Challenges and Solutions | |
| JP2003156542A (ja) | テスト方法および半導体装置 | |
| EP0485623A1 (en) | Semiconductor device provided with logical circuit for measuring delay | |
| JPH11218560A (ja) | 検査回路 | |
| Takahashi et al. | Trends in 3d integrated circuit (3d-ic) testing technology | |
| JP4234826B2 (ja) | 半導体集積回路の評価方法 | |
| Osseiran | IEEE 1149.4 Analog and Mixed-Signal Test Bus Standard |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071121 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101105 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111025 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120228 |