JP2009080037A - スキャンテスト回路 - Google Patents

Abstract

【課題】複数の回路に分割して動的故障テストを実施する場合に、分割回路間の組み合わせ回路に対するテストが抜け落ち、動的故障の検出率が下がる。
【解決手段】半導体装置に内蔵される論理回路が分割された複数の分割回路を有する半導体装置のスキャンテスト回路であって、クロック制御回路と、少なくとも２以上の分割回路の各々に備えられた第１、第２のスキャンパスとを有し、第１のスキャンパスは分割回路の各々が有するスキャンＦＦのうち他方の前記分割回路と信号の送受を行うスキャンＦＦからなる周辺スキャンＦＦにより構成され、第２のスキャンパスは分割回路の各々が有するスキャンＦＦのうち前記周辺スキャンＦＦを除いたスキャンＦＦからなる内部スキャンＦＦにより構成され、クロック制御回路は分割回路の各々の周辺スキャンＦＦおよび内部スキャンＦＦに対応するクロック信号の伝播と遮断を制御する
【選択図】図１

Description

本発明は半導体装置のテスト回路に関し、特に半導体装置のスキャンテスト回路に関する。

従来より、半導体装置のテストにおいて、論理回路の高速化に従い、動的故障テスト（ｄｙｎａｍｉｃ ｔｅｓｔ）が行われている。動的故障とは信号伝搬が既定の時間内に収まらない故障である。論理回路内で動的故障が発生すると、論理回路の速度的性能が下がる場合や、論理回路そのものが正常に動作しない場合が発生する。

動的故障テストは、例えば実際の回路動作と同じあるいはそれ以上の動作クロック周波数で論理回路（半導体装置）を動作させ、被テスト回路である論理回路が正常な期待値を出力するかをテストする。テスト時の被テスト回路の動作周波数が実際の被テスト回路の動作周波数に等しい場合は実スピードテストと呼ばれる場合もある。また動的故障テストは、論理回路が所望とするテストレート（動作クロック周波数）に対し、論理回路の動作遅延が基準を満たす程度に小さいかテストするものであるため、遅延テストともに称される。

このように、動的故障テストでは、リリースクロックとキャプチャクロックの時間的間隔が短く、回路の論理値変化の間隔が短い。論理回路（半導体装置）を高速で動作させるため電源の電圧降下の影響（瞬間的な電源ドロップ、ＩＲドロップなど）が重なり電源ノイズが発生し、正しいテスト結果を得ることができない。

このため、例えば図１０に示すような動的故障テスト方法が特許文献１に開示されている。

その方法は、１つのクロック信号源を複数のクロック信号に分割し各クロック信号（５０１，５０２）の伝搬の許容と遮断とを制御するクロック制御回路５０３を用いて、供給するクロック信号によって被検査回路５０６を複数のグループ（５０４，５０５）に分割する回路構成を実現し、この回路構成を利用して、１回のテストステップでの動的故障テストを被検査回路の一部のグループ（例えば５０４）に限定して実施し、複数回のテストステップで、被検査回路の全てに対して動的故障テストを行う手法を用いるものである。なお、特許文献１では、上述のように構成したテスト回路を用いて、選択された１つの分割回路（例えば５０４）に対して動的故障テストを実施するとともに他の分割回路（例えば５０５）に対して静的故障テストを実施する。

特開２００５−２４３５９号公報

しかしながら、図１０に示す従来例では１つの分割回路と他の分割回路の間の動的故障テストができていない。従来例では、１つの分割回路と他の分割回路の間の動的故障テストを行う仕組みも含まれていない。従来例では１つの分割回路に対して動的故障テストを実施するとともに他の分割回路に対して静的故障テストを実施するものであり、分割回路間の組み合わせ回路に対する動的故障テストが抜け落ちている。つまり、従来技術では、複数の回路に分割して動的故障テストを実施する場合に、分割回路間の組み合わせ回路に対する動的故障テストが抜け落ち、論理回路全体としては動的故障の故障検出率が下がる事態となる。

本発明のテスト回路は、半導体装置に内蔵される論理回路の一部または全部が分割された複数の分割回路を有する半導体装置のスキャンテスト回路であって、クロック制御回路と、少なくとも２以上の分割回路の各々に備えられた、第１のスキャンパスと第２のスキャンパスと、を有し、第１のスキャンパスは、分割回路の各々が有するスキャンＦＦのうち、他方の前記分割回路と信号の送受を行うスキャンＦＦからなる周辺スキャンＦＦにより構成され、第２のスキャンパスは、分割回路の各々が有するスキャンＦＦのうち、前記周辺スキャンＦＦを除いたスキャンＦＦからなる内部スキャンＦＦにより構成され、クロック制御回路は、分割回路の各々の周辺スキャンＦＦおよび内部スキャンＦＦに対応するクロック信号の伝播と遮断を制御することを特徴とする。

また、本発明のテスト方法は、上述のスキャンテスト回路を有する半導体装置のテスト方法であって、少なくとも１以上のテスト対象の分割回路の各々が有する周辺スキャンＦＦと内部スキャンＦＦと、テスト対象でない他の分割回路の各々が有する周辺スキャンＦＦに対し、クロック制御回路がクロックを印加し、テスト対象の分割回路の各々が有する第１および第２のスキャンパスならびにテスト対象でない分割回路の各々が有する第１スキャンパスにより、スキャンテストを行うことを特徴とする。

本発明によって、１つの分割回路内のみならず他の分割回路との間の動的故障テストを行うことができるため、動的故障の故障検出率を上げることが可能となる。

本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。

１．第１の実施の形態
図１は本発明の第１の実施の形態を示す図である。

半導体装置１は、２つの分割回路Ａ（１１）と分割回路Ｂ（１２）とに回路分割されている。半導体装置１をいくつに分割するかは後述の分割方法により適宜決定されるべきである。ここでは説明を簡単にするために２分割されている場合で説明する。

第１の実施の形態における本発明のスキャンテスト回路は、２つに分割された分割回路（１１、１２）を有する半導体装置１のテスト回路である。各々の分割回路（１１、１２）は、他方の分割回路と信号の送受を行うスキャンフリップフロップ（以下スキャンＦＦと称する）２からなる周辺スキャンＦＦ２１、２３により構成された第１のスキャンパス２５、２７と、周辺スキャンＦＦを除いたスキャンＦＦからなる内部スキャンＦＦ２２、２４により構成された第２のスキャンパス２６，２８とを備える。また、本発明のスキャンテスト回路は、周辺スキャンＦＦおよび内部スキャンＦＦに対するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の伝播と遮断を制御するクロック制御回路４５を有する。つまり、本発明のスキャンテスト回路は、分割回路に対応する第１および第２のスキャンパス（２５、２６、２７、２８）とクロック制御回路４５とを有する構成である。

分割回路Ａ（１１）は、その内部に複数個のスキャンＦＦ２および組み合わせ回路３−Ａを備える。スキャンＦＦは、スキャン動作が可能なフリップフロップであり、詳細は後述する。分割回路Ａ（１１）のスキャンＦＦ２は、まず２つのグループに分けられる。第１のグループは、分割回路Ａ（１１）の外側（つまり他の分割回路）との間をつなぐ入出力信号を最初に送受するスキャンＦＦのグループである。このグループに属するスキャンＦＦを本明細書では周辺スキャンＦＦと称する。一方、第２のグループは、分割回路Ａ（１１）の周辺スキャンＦＦ以外のスキャンＦＦのグループである。第２のグループに属するスキャンＦＦを、本明細書では内部スキャンＦＦと称する。したがって、分割回路Ａ（１１）のスキャンＦＦは、周辺スキャンＦＦ２１と内部スキャンＦＦ２２とからなる。

分割回路Ａ（１１）の周辺スキャンＦＦ２１の各々は、クロックＣＬＫ１が入力され、ＣＬＫ１に同期して動作（１相同期動作）する。また、周辺スキャンＦＦ２１は、シリアルに接続されスキャンパス２５を構成する。スキャンパス２５は、スキャン入力（ＳＣＡＮ−ＩＮ１）が周辺スキャンＦＦ２１の最初のスキャンＦＦ２に入力され、前段のスキャンＦＦ２の出力が後段のスキャンＦＦ２の入力に接続され、周辺スキャンＦＦ２１の最後のスキャンＦＦ２の出力がスキャン出力（ＳＣＡＮ−ＯＵＴ１）に接続されるように構成される。

同様に、分割回路Ａ（１１）の内部スキャンＦＦ２２の各々は、クロックＣＬＫ２が入力され、ＣＬＫ２に同期して動作（１相同期動作）する。また、内部スキャンＦＦ２２は、シリアルに接続されスキャンパス２６を構成する。スキャンパス２６は、スキャン入力（ＳＣＡＮ−ＩＮ２）が内部スキャンＦＦ２２の最初のスキャンＦＦ２に入力され、前段のスキャンＦＦ２の出力が後段のスキャンＦＦ２の入力に接続され、内部スキャンＦＦ２２の最後のスキャンＦＦ２の出力がスキャン出力（ＳＣＡＮ−ＯＵＴ２）に接続されるように構成される。

なお、本発明のテスト回路では１つの分割回路の周辺スキャンＦＦと内部スキャンＦＦ各々に印加されるクロックを共有してはならない。また、１つの分割回路のスキャンＦＦは、周辺用と内部用にスキャンパス（スキャンパスチェーン）を共有してはならない。

組み合わせ回路３−Ａは、内部スキャンＦＦ２２のうち対応する各スキャンＦＦ２からデータを入力し、組み合わせ論理に従った演算を行って内部スキャンＦＦ２２のうち対応する各スキャンＦＦ２に結果を出力する。

周辺スキャンＦＦ２１と内部スキャンＦＦ２２との間にも組み合わせ回路は存在し、組み合わせ回路３−Ａと同様の動作をするが、説明の繰り返しを避けるため図１およびここでの説明は省略する。

分割回路Ｂ（１２）も分割回路Ａ（１１）と同様の構成を有する。すなわち、分割回路Ｂ（１２）は、周辺スキャンＦＦ２３、内部スキャンＦＦ２４、組み合わせ回路３−Ｂから構成される。また、周辺スキャンＦＦ２３はスキャンパス２７を構成する。スキャンパス２７はスキャン入力（ＳＣＡＮ−ＩＮ３）とスキャン出力（ＳＣＡＮ−ＯＵＴ３）に接続されるように構成される。内部スキャンＦＦ２４はスキャンパス２８を構成する。スキャンパス２８はスキャン入力（ＳＣＡＮ−ＩＮ４）とスキャン出力（ＳＣＡＮ−ＯＵＴ４）に接続されるように構成される。

なお、分割回路Ａ（１１）と分割回路Ｂ（１２）の間、すなわち、分割回路Ａ（１１）の周辺スキャンＦＦ２１と分割回路Ｂ（１２）の周辺スキャンＦＦ２３との間にも組み合わせ回路（３−１から３−８）がある。組み合わせ回路３−Ａおよび３−Ｂに加えて、組み合わせ回路（３−１から３−８）が本願発明のテストターゲットである。

また、各スキャンパスＦＦ２に入力される各クロック（ＣＬＫ１〜ＣＬＫ４）は、クロック制御回路４５において生成される。クロック制御回路４５は、端子３９を通じて外部より入力されるクロック信号（ＣＬＫ）と、端子４１、４２，４３，４４を通じて外部より入力されるイネーブル信号（ＥＮ２１、ＥＮ２２、ＥＮ２３，ＥＮ２４）とからＣＬＫ１〜ＣＬＫ４を生成する。

図２はクロック制御回路４５の詳細を示す図である。図２に示すように、クロック制御回路４５は、論理積ゲート４６、４７，４８，４９によってクロック信号ＣＬＫとイネーブル信号（ＥＮ２１、ＥＮ２２、ＥＮ２３，ＥＮ２４）各々との論理積をとり、それぞれクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４として各スキャンＦＦに分配する。例えば、ＣＬＫ１については、イネーブル信号ＥＮ２１が１の時、入力されたＣＬＫをＣＬＫ１としてゲート４６が出力し、イネーブル信号ＥＮ２１が０の時は０をＣＬＫ１として出力する。ＣＬＫ２，ＣＬＫ３，ＣＬＫ４についても同様である。つまり、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の各クロック信号は、それぞれイネーブル信号（ＥＮ２１、ＥＮ２２、ＥＮ２３，ＥＮ２４）によって、伝播と遮断を制御される。したがって、クロックＣＬＫは、１つのクロック源（ここでは、外部からのＣＬＫ入力）を複数のクロック信号に分割し、クロック制御回路４５の制御を経て、各分割回路（１１，１２）の周辺スキャンＦＦと内部スキャンＦＦとに分配される。

また、スキャンパスを構成する周辺スキャンＦＦ２１と内部スキャンＦＦ２２の各スキャンＦＦ２には、クロックの他に不図示のシフト制御信号（ＳＭＣ）が配られている。シフト制御信号は半導体装置１の外部より入力され、論路値１の時シフトモード、論理値０の時通常モードとする。

次に、スキャンＦＦ２について説明する。スキャンＦＦの例を図３に示す。スキャンＦＦ２は、ＭＵＸ５１とＤフリップフロップ５２とから構成される。ＭＵＸ５１は、上述のシフト制御信号（ＳＭＣ）を入力し、ＳＭＣの値に応じて、入力されるデータ（Ｄ）またはスキャンイン信号（ＳＩＮ）のいずれか一方を後段のＤフリップフロップ５２に出力する。シフト制御信号が、論路値１の時シフトモード、論理値０の時通常モードとするため、ここでは、ＳＭＣが１の時、スキャンイン信号（ＳＩＮ）を、ＳＭＣが０の時、入力されるデータ（Ｄ）をＤフリップフロップ５２に出力するように構成される。Ｄフリップフロップ５２はクロック信号を受け、このクロック信号に同期して入力されたデータを取り込むとともに、取り込んだ値を出力（Ｑ／ＳＯＵＴ）に出力する。なお、クロック信号は、このスキャンＦＦが属する上述の分割回路およびグループに応じて、それぞれクロック制御回路４５の生成したＣＬＫ１、ＣＬＫ２，ＣＬＫ３、ＣＬＫ４のいずれかが与えられる。

次に、半導体装置１の論理回路の分割について説明する。図６および図７は、本願発明のテスト回路を半導体装置への適応を説明する図である。図６に示すように、一般に半導体装置１には論理回路５が構成されている。論理回路５は、スキャンＦＦ２と組み合わせ回路３の集合体である。図６に示すように、ある組み合わせ回路３−１は、組み合わせ回路に保持値（データ）を出力するスキャンＦＦ２−１、２−２０の出力を受け、組み合わせ回路３−１に構成された論理に従った処理を行い、その結果を後段のスキャンＦＦ２−２、２−２１に出力する。後段のスキャンＦＦ（たとえばスキャンＦＦ２−２１の場合）は、次のクロックが入力された時点でさらに後段の組み合わせ回路３−９にその保持値を出力する。論理回路５はこのように構成されたスキャンＦＦ２と組み合わせ回路３によって、半導体装置１の入力端子８より入力したデータを処理し、出力端子７を通じて半導体装置１の外部に処理結果を出力するように構成されている。このような論理回路５を図１のように２つの分割回路に分割する場合、図６の１点鎖線で示す境界で、論理回路５は２つに分割される。すなわち、組み合わせ回路を境界として分割される。

分割された２つの領域、分割回路Ａ（１１）、分割回路Ｂ（１２）の各々は図１のように、周辺スキャンＦＦ２１、２３と内部スキャンＦＦ２２，２４を持つことになる。図７に、図６で示した半導体装置１に本発明のテスト回路を構成した例を示す。ここで、周辺スキャンＦＦ２１、２３はそれぞれ分割回路間の信号のやり取りを持つ。すなわち、論理回路５は、周辺スキャンＦＦ２１と周辺スキャンＦＦ２３との間に組み合わせ回路３−１〜３−８を有し、組み合わせ回路（３−１〜３−８）は周辺スキャンＦＦ２１、２３の一方の周辺スキャンＦＦのデータを入力とし処理結果を他方の周辺スキャンＦＦに出力する構成となる。

組み合わせ回路３−１に注目すると、分割回路Ｂ（１２）の周辺スキャンＦＦ２３中のスキャンＦＦ２−１、２−２０の出力が、組み合わせ回路３−１によって処理され、その処理結果が分割回路Ｂ（１２）の周辺スキャンＦＦ２３中のスキャンＦＦ２−２のみならず分割回路Ａ（１１）の周辺スキャンＦＦ２１中のスキャンＦＦ２−２１に出力されている。

消費電力の面からの論理回路の分割は、分割された回路の動的故障テスト時の動作クロック周波数における消費電力を見積もり、動的故障テストが問題なく行える程度になるように行えばよい。問題となるのは、同一クロックで動作する回路規模が非常に大きい論理回路、スキャンテスト時に実動作クロックを与える実スピードテストでは消費電力が大きく電源ノイズの増加により実スピードテストが正しく行えないような論理回路である。従って、このような論理回路を、複数に分割し、分割した回路のみの消費電力が問題の無いレベルになる程度に分割を行えばよい。

次に本実施の形態における本願発明のスキャンテスト回路の動作について図４、図５を用いて説明する。図４は本願発明のスキャンテスト回路によるテストのフローチャートを示したものである。また図５は、後述するステップ１０２における本願発明のテスト回路を用いたテストのタイミングチャートを示す図である。

図５に示すように、半導体装置１の論理回路５を複数の回路に回路分割する（ステップ１０１）。回路分割は、上述のように分割した回路の消費電力が問題ないレベルになる程度に行う。ステップ１０１はすでに本願発明のスキャンテスト回路を有する場合は割愛される。なお、以下では、半導体装置１が分割回路ＡおよびＢの２つに分割される場合として説明する。

次に、分割回路Ａ内および分割回路Ａと分割回路Ｂ（他の分割回路）間の動的故障テスト（遅延テスト）を行う（ステップ１０２）。このときの詳細な動作は以下のとおりである。

まず、図１に示す本願発明のスキャンテスト回路において、イネーブル信号をＥＮ２１＝１、ＥＮ２２＝１，ＥＮ２３＝１、ＥＮ２４＝０とし、分割回路Ａ（１１）の周辺スキャンＦＦ２１、内部スキャンＦＦ２２および分割回路Ｂ（１２）の周辺スキャンＦＦ２３に対してのみクロック信号ＣＬＫが供給されるように設定する。したがって分割回路Ｂ（１２）の内部スキャンＦＦ２４に供給されるクロックＣＬＫ４は０固定となる。そして、シフトモード信号（ＳＭＣ）を１としシフトモードにした上で、外部よりＳＣＡＮ−ＩＮ１端子４１、ＳＣＡＮ−ＩＮ２端子４２、ＳＣＡＮ−ＩＮ３端子４３を通じてスキャンデータを、クロック信号ＣＬＫを必要パルス分印加しながら、入力する。これによりスキャンパス２５、２６、２７の各々スキャンＦＦ２にスキャンデータが入力され初期値が設定される。つまり、分割回路Ａ（１１）の周辺スキャンＦＦ２１、内部スキャンＦＦ２２および分割回路Ｂ（１２）の周辺スキャンＦＦ２３の各スキャンＦＦ２にスキャンデータが入力され初期値が設定される。

そして、スキャンパス２５、２６、２７の各々スキャンＦＦ２に初期値が設定された後、シフトモード信号（ＳＭＣ）を０とし、通常モードにする（Ｔ０）。通常モードに切り替えた後に、さらに外部よりクロック信号ＣＬＫを２パルス分、実スピード（所望するクロック周波数）で印加する（Ｔ１、Ｔ２）。このときＴ１時点で印加されるクロックＣＬＫ、ＣＬＫ１，ＣＬＫ２，ＣＬ３がリリースクロックであり、Ｔ２時点で印加されるクロックＣＬＫ、ＣＬＫ１，ＣＬＫ２，ＣＬ３がキャプチャクロックである。リリースクロックを印加することにより、スキャンＦＦ２の保持値は上述のようにスキャンＦＦ２の前段の組み合わせ回路３から入力されるデータに置き換わる。Ｔ１から次のキャプチャクロック（Ｔ２）により再度スキャンＦＦ２は保持値を変える。これはＴ２のタイミングで新たなデータを組み合わせ回路３からスキャンＦＦ２が読み込むためである。これにより、リリースクロック印加（Ｔ１）から次のキャプチャクロック印加（Ｔ２）までの間を実スピードとすることで、動的故障テストが実施されることとなる。

その後、再度シフトモード信号（ＳＭＣ）を１とし、シフトモードにする（Ｔ３）。シフトモードに切り替え後、外部よりＳＣＡＮ−ＩＮ１端子４１、ＳＣＡＮ−ＩＮ２端子４２、ＳＣＡＮ−ＩＮ３端子４３を通じてスキャンデータを、クロック信号ＣＬＫを必要パルス分印加しながら、入力する。これによりスキャンパス２５、２６、２７の各々スキャンＦＦ２に格納されたテスト結果である保持値を、ＳＣＡＮ−ＯＵＴ１端子４５、ＳＣＡＮ−ＯＵＴ２端子４６、ＳＣＡＮ−ＯＵＴ３端子４７を通じて外部に読み出し、予め用意されている期待値との照合を行う。期待値と整合すれば動的故障テストはパスであり、不整合の場合、テストはフェイルである。この読み出し時に、外部よりＳＣＡＮ−ＩＮ１端子４１、ＳＣＡＮ−ＩＮ２端子４２、ＳＣＡＮ−ＩＮ３端子４３を通じてスキャンデータを入力し、次のテストのためスキャンパス２５、２６、２７の各々スキャンＦＦ２にスキャンデータを入力し初期値を設定してもよい。

スキャンパス２５、２６、２７による各スキャンＦＦへのデータセット、リリースクロック印加、キャプチャクロック印加、スキャンパス２５、２６、２７からのテスト結果の読み出しと期待値照合の一連のテストを１回以上行った上で、期待値と整合／不整合を確認することでステップ１０２のテストは終了する。

ステップ１０２では、スキャンデータが入力され、クロックが印加されるのは、分割回路Ａ（１１）の周辺スキャンＦＦ２１、内部スキャンＦＦ２２および分割回路Ｂ（１２）の周辺スキャンＦＦ２３に対してのみである。つまり、分割回路Ａ内および分割回路Ａと分割回路Ｂ（他の分割回路）間の動的故障テスト（遅延テスト）のみが実施されたことになる。図１および図７に示す例では、このステップで分割回路Ａと分割回路Ｂ（他の分割回路）間にある組み合わせ回路３−１〜３−８に対しても動的故障テストが実施される。

次に、分割回路Ｂ内および分割回路Ｂと分割回路Ａ（他の分割回路）間の動的故障テスト（遅延テスト）を行う（ステップ１０３）。ここでは、イネーブル信号をＥＮ２１＝１、ＥＮ２２＝０、ＥＮ２３＝１、ＥＮ２４＝１とし、分割回路Ａ（１１）の周辺スキャンＦＦ２１、分割回路Ｂ（１２）の周辺スキャンＦＦ２３および内部スキャンＦＦ２４に対してのみクロック信号ＣＬＫが供給されるように設定する。また、スキャンパスによるスキャンＦＦ２へのデータの設定および読み出しは、ＳＣＡＮ−ＩＮ１端子４１、ＳＣＡＮ−ＩＮ３端子４３、ＳＣＡＮ−ＩＮ４端子４４、ＳＣＡＮ−ＯＵＴ１端子４５、ＳＣＡＮ−ＯＵＴ３端子４７、ＳＣＡＮ−ＯＵＴ４端子４８を通じて行い、使用されるスキャンパス２５、２７、２８である。これ以外についてはステップ１０２と同様である。なお、図１および図７に示す例では、このステップで分割回路Ｂと分割回路Ａ（他の分割回路）間にある組み合わせ回路３−１〜３−８に対しても動的故障テストが実施される。

なお、本願発明は、分割回路数を２よりも大きい複数個とした場合にも適用できる。

このとき半導体集積回路１の論理回路５は、２より大きな分割回路を有しているが、１つの分割回路は、例えば図１の分割回路Ａ（１１）と同じように、１つの分割回路の周辺スキャンＦＦと内部スキャンＦＦそれぞれに専用のスキャンパスを持つように構成すればよい。そして周辺スキャンパスＦＦと内部スキャンＦＦそれぞれに対し、個々にクロックの印加を制御できるクロック制御回路を備えればよい。なお、本発明のテスト回路では１つの分割回路の周辺スキャンＦＦと内部スキャンＦＦ各々に印加されるクロックを共有してはならない。また、１つの分割回路のスキャンＦＦは、周辺用と内部用にスキャンパス（スキャンパスチェーン）を共有してはならない。

そして、テストは、テスト対象である分割回路の内部スキャンＦＦと周辺スキャンＦＦ、そしてテスト対象でない分割回路の周辺スキャンＦＦにのみクロック印加と、各内部スキャンＦＦと周辺スキャンＦＦから構成されたスキャンパスによるテストデータの設定とテスト結果の読み出しを行う。

ここで重要なことは、テスト対象でない分割回路の内部スキャンＦＦにはテスト対象の分割回路のテスト時にクロックを一切印加しないことである。これは消費電力を下げるためである。

また、テスト対象の分割回路は、上記では１つの例を挙げたが、消費電力が問題のない範囲であれば同時に複数の分割回路をテスト対象とし、複数の分割回路に対しクロックを印加してテストを行ってもかまわないことはもちろんである。つまり本願発明のスキャンテスト回路ならびに方法は、半導体装置１の論理回路５全体にクロックを印加してテストを行うものではなく、分割された複数の分割回路から消費電力の問題が無い範囲でテスト対象とした１以上の分割回路のみを、テスト対象でない分割回路の周辺スキャンＦＦとともに動作させテストを行うものである。なお、テスト対象でない分割回路の周辺スキャンＦＦは、テスト対象の分割回路の周辺スキャンＦＦと組み合わせ回路によってのみ信号の送受があるテスト対象でない周辺スキャンＦＦのみを動作させればよい。

また、半導体装置１の論理回路５を分割したすべての分割回路に対し本願発明を適応する必要はなく、少なくとも半導体装置１の論理回路５が２つ以上の分割回路に分割され、２つ以上に分割された分割回路の少なくとも２つ以上の分割回路に対して本願発明を適応させてもよいことはもちろんである。

２．第２の実施の形態
第１の実施の形態において、分割回路Ａ（１１）および分割回路Ｂ（１２）の周辺スキャンＦＦ２１，２３はともに独自にクロック制御される構成を示した。これは、テストに不用な周辺スキャンＦＦの動作を行わないためである。

しかしながら、各分割回路の周辺スキャンＦＦの総数が十分に少なく、１つの分割回路と他の分割回路の全ての周辺スキャンＦＦを同時に動作させても電源ノイズによる誤動作が起こらない場合は、他の分割回路の全ての周辺スキャンＦＦを動作させて、テスト対象の分割回路をテストすることもできる（図８）。すなわちすべての分割回路の周辺スキャンＦＦを１つのクロックで動作させる形式にすることができる。したがって、このときのクロック制御回路４５’は図９に示すように構成が可能である。

これにより、１つのクロック源を複数のクロック信号に分割する数を減らすことができ、各クロック信号の伝播と遮断するクロック制御回路を簡易化することができる。また、分割クロック数が減ることに分割クロック間のクロックスキューをより小さくすることが可能となり、より高速なＬＳＩへの適用が可能になる。

なお、２以上の分割回路の周辺スキャンＦＦを１つのクロックで動作する構成をとってもよい。

以上説明したように、本発明のスキャンテスト回路は、半導体装置に内蔵される論理回路の一部または全部が分割された複数の分割回路を有する半導体装置のテスト回路であって、少なくとも２以上の分割回路の各々が、他方の分割回路と信号の送受を行うスキャンＦＦからなる周辺スキャンＦＦにより構成された第１のスキャンパスと、周辺スキャンＦＦを除いたスキャンＦＦからなる内部スキャンＦＦにより構成された第２のスキャンパスと、周辺スキャンＦＦおよび内部スキャンＦＦに対するクロック信号の伝播と遮断を制御するクロック制御回路とを有する構成である。

なお、上述した実施の形態において、クロックＣＬＫは外部端子３９から入力する形態を示したが、クロック生成源（ＰＬＬやＲＯＳＣなど）を別途備える構成とし、少なくともテスト時にこのクロック生成源からのクロックを利用する形態としてもよいことはもちろんである。

またクロック制御回路４５，４５’は各分割回路の内部スキャンＦＦおよび周辺スキャンＦＦに個々に信号の伝播と遮断を制御するクロック制御回路であればどのような構成をとってもよい。ここでは外部からイネーブル信号ＥＮ２１、ＥＮ２２，ＥＮ２３，ＥＮ２４を入力し制御する形態を示したが、これらの信号が内部より生成される構成であっても本発明の実施を妨げない。

また、１つの分割回路と他の分割回路の内部スキャンＦＦを同時に動作させても電源ノイズによる誤動作が起こらない場合は、他の分割回路の内部スキャンＦＦを動作させて、テスト対象の分割回路をテストすることもできる。つまり２以上の分割回路の内部スキャンＦＦを１つのクロックで動作する構成をとってもよい。

なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。

図１は、本願発明の第１の実施の形態を示す図である。 図２は、本願発明の第１の実施の形態におけるクロック制御回路を示す図である。 図３は、本願発明の第１の実施の形態に使用されるスキャンＦＦの構成例を示す図である。 図４は、本願発明のテスト回路を用いたテストフローを示す図である。 図５は、本願発明のテスト回路を用いたテストのタイミングチャートを示す図である。 図６は、本願発明のテスト回路を半導体装置への適応を説明する図である。 図７は、本願発明のテスト回路を半導体装置への適応を説明する図である。 図８は、本願発明の第２の実施の形態を示す図である。 図９は、本願発明の第２の実施の形態におけるクロック制御回路を示す図である。 図１０は、従来のスキャンテスト回路の構成図である。

符号の説明

１ 半導体装置
２ スキャンＦＦ
２−１、２−２、２−３，２−４、２−５、
２−６、２−７、２−８、２−９、２−１０、
２−１１，２−１２，２−１３、２−１４、２−１５、
２−１６、２−１７、２−１８、２−１９、２−２０、
２−２１，２−２２、２−２３、２−２４、２−２５、
２−２６、２−２７、２−２８、２−２９、２−３０、
２−３１，２−３２ スキャンＦＦ
３ 組み合わせ回路
３−１、３−２、３−３，３−４、３−５、
３−６、３−７、３−８、３−９、
３−Ａ、３−Ｂ 組み合わせ回路
５ 論理回路
７ 出力端子
８ 入力端子
１１ 分割回路Ａ
１２ 分割回路Ｂ
１３、１４ 内部回路
２１、２３ 周辺スキャンＦＦ
２２、２４ 内部スキャンＦＦ
２５、２６、２７，２８ スキャンパス
３１ ＳＣＡＮ−ＩＮ１端子
３２ ＳＣＡＮ−ＩＮ２端子
３３ ＳＣＡＮ−ＩＮ３端子
３４ ＳＣＡＮ−ＩＮ４端子
３５ ＳＣＡＮ−ＯＵＴ１端子
３６ ＳＣＡＮ−ＯＵＴ２端子
３７ ＳＣＡＮ−ＯＵＴ３端子
３８ ＳＣＡＮ−ＯＵＴ４端子
３９ ＣＬＫ端子
４１ ＥＮ２１端子
４２ ＥＮ２２端子
４３ ＥＮ２３端子
４４ ＥＮ２４端子
４５、４５’ クロック制御回路
４６、４７、４８、４９ 論理ゲート
５１ ＭＵＸ
５２ Ｄフリップフロップ
５０１、５０２ クロック信号
５０３ クロック制御回路
５０４、５０５ 回路グループ
５０６ 被検査回路
ＣＬＫ、ＣＬＫ１、ＣＬＫ２，ＣＬＫ３，ＣＬＫ４ クロック信号
ＥＮ２１、ＥＮ２２、ＥＮ２３、ＥＮ２４ イネーブル信号
ＳＣＡＮ−ＩＮ１、ＳＣＡＮ−ＩＮ２、
ＳＣＡＮ−ＩＮ３、ＳＣＡＮ−ＩＮ４ スキャンイン信号
ＳＣＡＮ−ＯＵＴ１、ＳＣＡＮ−ＯＵＴ２、
ＳＣＡＮ−ＯＵＴ３、ＳＣＡＮ−ＯＵＴ４ スキャンアウト信号
ＳＭＣ シフトモード信号
ＳＩＮ スキャンイン信号
Ｄ データ信号
Ｑ／ＳＯＵＴ Ｑ／スキャンアウト信号

Claims (4)

1. 半導体装置に内蔵される論理回路の一部または全部が分割された複数の分割回路を有する半導体装置のスキャンテスト回路であって、
   クロック制御回路と、
   少なくとも２以上の前記分割回路の各々に備えられた、第１のスキャンパスと第２のスキャンパスと、
   を有し、
   前記第１のスキャンパスは、前記分割回路の各々が有するスキャンＦＦのうち、他方の前記分割回路と信号の送受を行うスキャンＦＦからなる周辺スキャンＦＦにより構成され、
   前記第２のスキャンパスは、前記分割回路の各々が有するスキャンＦＦのうち、前記周辺スキャンＦＦを除いたスキャンＦＦからなる内部スキャンＦＦにより構成され、
   前記クロック制御回路は、前記分割回路の各々の前記周辺スキャンＦＦおよび前記内部スキャンＦＦに対応するクロック信号の伝播と遮断を制御することを特徴とするスキャンテスト回路。
2. 前記クロック制御回路は、少なくとも２以上の前記分割回路の各々に対応する前記周辺スキャンＦＦに対し、同一のクロック信号を供給し、前記同一のクロック信号の伝播と遮断を制御することを特徴とする請求項１記載のスキャンテスト回路。
3. 前記クロック制御回路は、少なくとも２以上の前記分割回路の各々に対応する前記内部スキャンＦＦに対し、同一のクロック信号を供給し、前記同一のクロック信号の伝播と遮断を制御することを特徴とする請求項１記載のスキャンテスト回路。
4. 請求項１記載のスキャンテスト回路を有する半導体装置のテスト方法であって、
   少なくとも１以上のテスト対象の前記分割回路の各々が有する前記周辺スキャンＦＦと前記内部スキャンＦＦと、テスト対象でない他の前記分割回路の各々が有する前記周辺スキャンＦＦに対し、前記クロック制御回路がクロックを印加し、
   前記テスト対象の前記分割回路の各々が有する前記第１および第２のスキャンパスならびに前記テスト対象でない前記分割回路の各々が有する前記第１スキャンパスにより、スキャンテストを行うことを特徴とする半導体のテスト方法。

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