JPS61181975A - モジユ−ル型集積回路装置 - Google Patents
モジユ−ル型集積回路装置Info
- Publication number
- JPS61181975A JPS61181975A JP60021659A JP2165985A JPS61181975A JP S61181975 A JPS61181975 A JP S61181975A JP 60021659 A JP60021659 A JP 60021659A JP 2165985 A JP2165985 A JP 2165985A JP S61181975 A JPS61181975 A JP S61181975A
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- Japan
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- integrated circuit
- semiconductor integrated
- test
- signal
- circuit
- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、モジュール型集積回路装置に関するもので
あり、例えば、複数の半導体集積回路装置間を接続する
配線基板としてシリコンからなるようなモジュール基板
を用いたものの機能試験技術に利用して有効な技術に関
するものである。
あり、例えば、複数の半導体集積回路装置間を接続する
配線基板としてシリコンからなるようなモジュール基板
を用いたものの機能試験技術に利用して有効な技術に関
するものである。
例えば、中小型コンピュータ等を構成する複数の半導体
集積回路装置をモジュール型集積回路装置として構成す
ることが考えられている。この場合、本願発明者等は、
半導体集積回路装置と配線基板との熱膨張の相違による
ボンディング不良や半導体チップの損傷を防ぐために、
配線基板とし゛てシリコンのような半導体チップと同じ
材料からなるモジュール基板を用いることを考えた。
集積回路装置をモジュール型集積回路装置として構成す
ることが考えられている。この場合、本願発明者等は、
半導体集積回路装置と配線基板との熱膨張の相違による
ボンディング不良や半導体チップの損傷を防ぐために、
配線基板とし゛てシリコンのような半導体チップと同じ
材料からなるモジュール基板を用いることを考えた。
ところで、上記のような複数の半導体集積回路装置から
なるモジュール型集積回路装置にあっては、回路規模が
極めて膨大になるとともに、その機能が多岐にわたる。
なるモジュール型集積回路装置にあっては、回路規模が
極めて膨大になるとともに、その機能が多岐にわたる。
一般に、集積度の３乗に比例してテスト数が増大するの
で、上記のようなモジュール型集積回路にあっては、そ
の機能試験が実質的に不可能になるという問題が生じる
。
で、上記のようなモジュール型集積回路にあっては、そ
の機能試験が実質的に不可能になるという問題が生じる
。
なお、ｌチップの半導体集積回路装置においては、情報
の論理を採るゲート回路と、その出力信号を所定のクロ
ック信号に従って保持するフリップフロップ回路との組
合せにより複雑な情報処理のためのシーケンス動作が行
われる。この場合には、フリップフロップ回路に診断用
回路を設けて、複数のフリップフロップ回路間でシフト
レジスタを構成して、各フリップフロップ回路の保持情
報をシリアルに設定又は取り出すことによって、上記ゲ
ート回路における論理演算結果の試験を比較的少ないテ
ストステップで行うことができる（このようなフリップ
フロップ回路によるゲート回路の診断を可能にする技術
については、例えば特願昭５８−７２８８４号参照）。
の論理を採るゲート回路と、その出力信号を所定のクロ
ック信号に従って保持するフリップフロップ回路との組
合せにより複雑な情報処理のためのシーケンス動作が行
われる。この場合には、フリップフロップ回路に診断用
回路を設けて、複数のフリップフロップ回路間でシフト
レジスタを構成して、各フリップフロップ回路の保持情
報をシリアルに設定又は取り出すことによって、上記ゲ
ート回路における論理演算結果の試験を比較的少ないテ
ストステップで行うことができる（このようなフリップ
フロップ回路によるゲート回路の診断を可能にする技術
については、例えば特願昭５８−７２８８４号参照）。
しかしながら、上記モジュール型集積回路装置にあって
は、複数の半導体チップによって構成されるものである
ので、もはや上記のような１チツプの半導体集積回路装
置の機能試験技術を利用することができない。
は、複数の半導体チップによって構成されるものである
ので、もはや上記のような１チツプの半導体集積回路装
置の機能試験技術を利用することができない。
この発明の目的は、比較的簡単に機能試験を行うことが
できるモジュール型集積回路装置を提供することにある
。
できるモジュール型集積回路装置を提供することにある
。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、シリコンからなるようなモジュール基板に形
成された配線にその外部端子が接続された複数の半導体
集積回路装置に対してそれぞれ選択的に機能試験用の入
力信号を供給し、出力信号を取り出す試験回路を設ける
ものである。
成された配線にその外部端子が接続された複数の半導体
集積回路装置に対してそれぞれ選択的に機能試験用の入
力信号を供給し、出力信号を取り出す試験回路を設ける
ものである。
（実施例）
第１図には、この発明の一実施例の概略ブロック図が示
されている。同図において、破線で示したのはシリコン
配線基板（モジュール基板）Ｓｔ−Ｂである。図示しな
いがこのシリコン基板５ｉ−Ｂ上に、例えば半田バンプ
電極を利用するフェースダウンボンディング技術によっ
て複数の半導体集積回路装置ＬＳＩＩＩ〜ＬＳＩ２Ｎが
搭載される。基板５ｔ−Ｈに形成された配線及び電極は
、このように複数の半導体集積回路装置ＬＳＩＩＩ〜Ｌ
ＳＩ２Ｎに対して接続され、かつ、モジュール型集積回
路の外部端子とされる。
されている。同図において、破線で示したのはシリコン
配線基板（モジュール基板）Ｓｔ−Ｂである。図示しな
いがこのシリコン基板５ｉ−Ｂ上に、例えば半田バンプ
電極を利用するフェースダウンボンディング技術によっ
て複数の半導体集積回路装置ＬＳＩＩＩ〜ＬＳＩ２Ｎが
搭載される。基板５ｔ−Ｈに形成された配線及び電極は
、このように複数の半導体集積回路装置ＬＳＩＩＩ〜Ｌ
ＳＩ２Ｎに対して接続され、かつ、モジュール型集積回
路の外部端子とされる。
上記のように、配線基板として半導体集積回路装置の基
板と同じシリコンを用いることによって、両者の熱膨張
率を同じくできるから、半導体チップの接続不良や半導
体チップが不所望な機械的なストレスを受けることによ
る特性の変化や損傷を防止することができる。
板と同じシリコンを用いることによって、両者の熱膨張
率を同じくできるから、半導体チップの接続不良や半導
体チップが不所望な機械的なストレスを受けることによ
る特性の変化や損傷を防止することができる。
上記各半導体集積回路装置の機能試験を行うため、上記
シリコン基板５ｉ−Ｂには、上記配線の他に、次のよう
な試験回路を構成する素子が形成される。すなわち、各
半導体集積回路装置ＬＳ１１１−ＬＳＩ２Ｎ毎に、試験
用の入カバターン信号を供給して、それに対する出カバ
ターン信号を取り出すラッチ回路ＦＦＩＩ〜ＦＦ２Ｎが
設けられる。また、特に制限されないが、試験用の配線
数を少なくするため、上記ラッチ回路ＦＦ１１〜ＦＦ２
Ｎの入力端子、及び出力端子は、それぞれ共通の入力信
号線Ｄｉと出力信号線Ｄｏにそれぞれ接続される。また
、上記ラッチ回路ＦＦＩＩ〜ＦＦ２Ｎは、試験制御回路
ＴＳＴＣＯＮＴによって形成されたデコード制御信号Ｄ
ＣＲによって選択的に動作状態にされる。試験制御回路
ＴＳＴＣＯＮＴには、外部端子からテストパターン信号
とこれに対する出力信号を得る外部端子、及びテストす
べき半導体集積回路装置を指示するアドレス入力端子等
が設けられる。これによって、例えば、４ビツトのアド
レス信号によって最大１６個のうちのテストすべき１個
の半導体集積回路装置を指定することができる。なお、
図示しないが、試験制御回路ＴＳＴＣＯＮＴは、後述す
るようにラッチ回路の動作を指示するための各種制御信
号も形成する。この試験制御回路ＴＳＴＣＯＮＴは、半
導体集積回路装置により構成しても良いし、あるいは配
線基板としてのシリコン基板上に直接形成するものであ
ってもよい。
シリコン基板５ｉ−Ｂには、上記配線の他に、次のよう
な試験回路を構成する素子が形成される。すなわち、各
半導体集積回路装置ＬＳ１１１−ＬＳＩ２Ｎ毎に、試験
用の入カバターン信号を供給して、それに対する出カバ
ターン信号を取り出すラッチ回路ＦＦＩＩ〜ＦＦ２Ｎが
設けられる。また、特に制限されないが、試験用の配線
数を少なくするため、上記ラッチ回路ＦＦ１１〜ＦＦ２
Ｎの入力端子、及び出力端子は、それぞれ共通の入力信
号線Ｄｉと出力信号線Ｄｏにそれぞれ接続される。また
、上記ラッチ回路ＦＦＩＩ〜ＦＦ２Ｎは、試験制御回路
ＴＳＴＣＯＮＴによって形成されたデコード制御信号Ｄ
ＣＲによって選択的に動作状態にされる。試験制御回路
ＴＳＴＣＯＮＴには、外部端子からテストパターン信号
とこれに対する出力信号を得る外部端子、及びテストす
べき半導体集積回路装置を指示するアドレス入力端子等
が設けられる。これによって、例えば、４ビツトのアド
レス信号によって最大１６個のうちのテストすべき１個
の半導体集積回路装置を指定することができる。なお、
図示しないが、試験制御回路ＴＳＴＣＯＮＴは、後述す
るようにラッチ回路の動作を指示するための各種制御信
号も形成する。この試験制御回路ＴＳＴＣＯＮＴは、半
導体集積回路装置により構成しても良いし、あるいは配
線基板としてのシリコン基板上に直接形成するものであ
ってもよい。
第２図には、上記ラッチ回路の一実施例を示す回路図が
示されている。
示されている。
この実施例では、データを双方向に伝達及び保持させる
ため、その入力と出力とが交差接続された２つのクロッ
クドインバータ回路ＩＶＩとＩＶ２によりラッチ回路が
構成される。上記ランチ回路における一対の入出力端子
のうち、インバータ回路ＩＶＩの入力は、伝送ゲートＭ
Ｏ３ＦＥＴＱｌを介して半導体集積回路装置ＬＳＩの外
部端子に接続される。この外部端子には、他の半導体集
積回路装置等の間を接続する配線しも接続される。
ため、その入力と出力とが交差接続された２つのクロッ
クドインバータ回路ＩＶＩとＩＶ２によりラッチ回路が
構成される。上記ランチ回路における一対の入出力端子
のうち、インバータ回路ＩＶＩの入力は、伝送ゲートＭ
Ｏ３ＦＥＴＱｌを介して半導体集積回路装置ＬＳＩの外
部端子に接続される。この外部端子には、他の半導体集
積回路装置等の間を接続する配線しも接続される。
また、上記インバータ回路ＩＶ２の入力は、伝送ゲート
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２を介して試験用の入力線
Ｄｉ又は出力信号ＩＪＩＤｏに接続される。すなわち、
上記半導体集積回路装置ＬＳＩの端子が入力端子なら、
上記ＭＯ５ＦＥＴＱ２は入力信号線Ｄｉに接続される。
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２を介して試験用の入力線
Ｄｉ又は出力信号ＩＪＩＤｏに接続される。すなわち、
上記半導体集積回路装置ＬＳＩの端子が入力端子なら、
上記ＭＯ５ＦＥＴＱ２は入力信号線Ｄｉに接続される。
上記半導体集積回路装置ＬＳＩの端子が出力端子なら、
上記ＭＯＳ Ｆ ＥＴＱ ２は出力信号線ＤＯに接続さ
れる。
上記ＭＯＳ Ｆ ＥＴＱ ２は出力信号線ＤＯに接続さ
れる。
また、インバータ回路ＩＶＩとＩＶ２に供給されるクロ
ック信号ＷＥＩとＷＢ２は、情報保持状態においては、
共にハイレベルにされてインバータ回路ＩＶＩ、ＩＶ２
を共に動作状態にする。また、入力信号線Ｄｉからの送
られたテストパターン信号の取り込みを行う場合、アド
レス信号ＡＤ１によってＭＯ５ＦＥＴＱ２がオン状態に
された時、クロック信号ＷＥＩがロウレベルにされる。
ック信号ＷＥＩとＷＢ２は、情報保持状態においては、
共にハイレベルにされてインバータ回路ＩＶＩ、ＩＶ２
を共に動作状態にする。また、入力信号線Ｄｉからの送
られたテストパターン信号の取り込みを行う場合、アド
レス信号ＡＤ１によってＭＯ５ＦＥＴＱ２がオン状態に
された時、クロック信号ＷＥＩがロウレベルにされる。
これによって、インバータ回路ＩＶＩの出力は、ハイイ
ンピーダンス状態にされるので、上記インバータ回路Ｉ
Ｖ２の入力にはテストパターンに従ったレベルにされ、
その出力に反転信号を形成する。そして、上記クロック
信号ＷＥＩがハイレベルにされてインバータ回路ＩＶＩ
が再び動作状態にされると、正帰還ループが形成されて
、上記テストパターン信号を保持する。
ンピーダンス状態にされるので、上記インバータ回路Ｉ
Ｖ２の入力にはテストパターンに従ったレベルにされ、
その出力に反転信号を形成する。そして、上記クロック
信号ＷＥＩがハイレベルにされてインバータ回路ＩＶＩ
が再び動作状態にされると、正帰還ループが形成されて
、上記テストパターン信号を保持する。
このようにして、１個の半導体集積回路装置に必要な複
数個のテストパターン信号が各ラッチ回路に取り込まれ
た後、アドレス信号ＡＤ２によって伝送ゲートＭＯ３Ｆ
ＥＴＱＩがオン状態にされて、半導体集積回路装置ＬＳ
Ｉにテストパターンを入力する。
数個のテストパターン信号が各ラッチ回路に取り込まれ
た後、アドレス信号ＡＤ２によって伝送ゲートＭＯ３Ｆ
ＥＴＱＩがオン状態にされて、半導体集積回路装置ＬＳ
Ｉにテストパターンを入力する。
一方、図示したラッチ回路が出力端子に接続されている
場合、上記テストターンの入力の時に、アドレス信号Ａ
Ｄ２によってＭＯ３ＦＥＴＱＩがオン状態にされるとと
もに、クロック信号ＷＥ２がロウレベルにされて、イン
バータ回路ＩＶ２は非動作状態にされ、その出力をハイ
インピーダンス状態にしている。したがって、インバー
タ回路ＩＶＩの入力端子には、半導体集積回路装置ＬＳ
Ｉの出力信号に従ったレベルにされる。このようにして
取り込んだ出力信号は、クロック信号ＷＥ２のハイレベ
ルによってインバータ回路ＩＶ２が再び動作状態にされ
たることによって保持される。
場合、上記テストターンの入力の時に、アドレス信号Ａ
Ｄ２によってＭＯ３ＦＥＴＱＩがオン状態にされるとと
もに、クロック信号ＷＥ２がロウレベルにされて、イン
バータ回路ＩＶ２は非動作状態にされ、その出力をハイ
インピーダンス状態にしている。したがって、インバー
タ回路ＩＶＩの入力端子には、半導体集積回路装置ＬＳ
Ｉの出力信号に従ったレベルにされる。このようにして
取り込んだ出力信号は、クロック信号ＷＥ２のハイレベ
ルによってインバータ回路ＩＶ２が再び動作状態にされ
たることによって保持される。
そして、アドレス信号ＡＤＩの選択によって、出力信号
線Ｄｏ側に送出される。なお、この実施例では、信号が
反転されて伝達されることに注意する必要がある。
線Ｄｏ側に送出される。なお、この実施例では、信号が
反転されて伝達されることに注意する必要がある。
１つの半導体集積回路装置の入力／出力端子に設けられ
な複数のランチ回路に対して、共通の入力信号線Ｄｉと
出力信号線Ｄｏからシリアルにテストパターンの供給と
、出カバターン信号を取り出すため、上記アドレス信号
ＡＤＩは、時系列的に発生するタイミング信号により構
成される。しかしながら、複数の半導体集積回路装置Ｌ
Ｓ１１１〜ＬＳＩ２Ｎのラッチ回路ＦＦｌｌ−ＦＦ２Ｎ
に共通に使用できるものである。
な複数のランチ回路に対して、共通の入力信号線Ｄｉと
出力信号線Ｄｏからシリアルにテストパターンの供給と
、出カバターン信号を取り出すため、上記アドレス信号
ＡＤＩは、時系列的に発生するタイミング信号により構
成される。しかしながら、複数の半導体集積回路装置Ｌ
Ｓ１１１〜ＬＳＩ２Ｎのラッチ回路ＦＦｌｌ−ＦＦ２Ｎ
に共通に使用できるものである。
なお、第２図では、比較的簡単な例としてアドレス信号
によって各端子毎にデータの設定又は取り込みを行う場
合が示されている。他の例としては、各端子にシフト機
能を有するフリップフロップ、例えばスキャン・イン・
アウト方式の試験で用いられるフリップフロップを使用
することも可能である。
によって各端子毎にデータの設定又は取り込みを行う場
合が示されている。他の例としては、各端子にシフト機
能を有するフリップフロップ、例えばスキャン・イン・
アウト方式の試験で用いられるフリップフロップを使用
することも可能である。
以上の動作によって、半導体集積回路装置毎にそれぞれ
単独に機能試験を行うことができるので、Ｎ個の半導体
集積回路装置が実装されたモジュール型集積回路装置で
は、１個の半導体集積回路装置のテトスに要するテスト
時間の約Ｎ倍の時間によりテストを行うことができる。
単独に機能試験を行うことができるので、Ｎ個の半導体
集積回路装置が実装されたモジュール型集積回路装置で
は、１個の半導体集積回路装置のテトスに要するテスト
時間の約Ｎ倍の時間によりテストを行うことができる。
なお、試験制御回路ＴＳＴＣＯＮＴによって一対のラッ
チ回路を選択的に動作状態にさせることにより、半導体
集積回路装置間を接続する配線りの断線の有無の検査も
行うことができる。すわなち、一方の半導体集積回路装
置に設けられたラッチ回路からテトス信号を送出して、
それと接続関係にある半導体集積回路装置に設けられた
ラッチ回路で上記送られた信号を受けるようにすればよ
い。
チ回路を選択的に動作状態にさせることにより、半導体
集積回路装置間を接続する配線りの断線の有無の検査も
行うことができる。すわなち、一方の半導体集積回路装
置に設けられたラッチ回路からテトス信号を送出して、
それと接続関係にある半導体集積回路装置に設けられた
ラッチ回路で上記送られた信号を受けるようにすればよ
い。
（１）各半導体集積回路装置毎での機能試験を行う回路
を配線基板上に形成し又は搭載することによって、モジ
ュール型集積回路の機能試験をその半導体集積回路に比
例した比較的短い時間でテストを行うことができるとい
う効果が得られる。
を配線基板上に形成し又は搭載することによって、モジ
ュール型集積回路の機能試験をその半導体集積回路に比
例した比較的短い時間でテストを行うことができるとい
う効果が得られる。
（２）上記（１）により、モジュール型集積回路の組立
後にそれぞれの半導体Ｓ積回路装置をチックできるから
、信頼性の向上を図ることができるという効果が得られ
る。すなわち、単独でそれぞれの半導体集積回路装置の
試験を行っても配線基板上に実装する時にボンディング
部分での接続不良が生じるからである。
後にそれぞれの半導体Ｓ積回路装置をチックできるから
、信頼性の向上を図ることができるという効果が得られ
る。すなわち、単独でそれぞれの半導体集積回路装置の
試験を行っても配線基板上に実装する時にボンディング
部分での接続不良が生じるからである。
（３）上記（１）により、モジュール型集積回路の組立
後にそれぞれの半導体集積回路装置をチックできるから
、不良解析も簡単に行うことができるという効果が得ら
れる。
後にそれぞれの半導体集積回路装置をチックできるから
、不良解析も簡単に行うことができるという効果が得ら
れる。
（４）シリコン基板上に試験用回路を形成することによ
って、高密度に試験回路を形成できるから、高集積度の
もとに試験用回路を形成することができるという効果が
得られる。
って、高密度に試験回路を形成できるから、高集積度の
もとに試験用回路を形成することができるという効果が
得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、配線エリアに
余裕が有れば、上記ランチ回路ＦＦＩＩ〜ＦＦ２Ｎのよ
うな試験回路に対して、独立した配線により外部との信
号の授受を行うようにするものであってもよい。また、
各半導体集積回路装置に対して設けられる試験回路は、
シフトレジスタ等とゲート回路を組合せたもの等種々の
実施形態を採ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、配線エリアに
余裕が有れば、上記ランチ回路ＦＦＩＩ〜ＦＦ２Ｎのよ
うな試験回路に対して、独立した配線により外部との信
号の授受を行うようにするものであってもよい。また、
各半導体集積回路装置に対して設けられる試験回路は、
シフトレジスタ等とゲート回路を組合せたもの等種々の
実施形態を採ることができるものである。
この発明は、シリコン配線基板を用いたモジュール型集
積回路装置に広く利用できる。
積回路装置に広く利用できる。
第１図は、この発明の一実施例を示す概略ブロック図・
第２図は、そのラッチ回路の一実施例を示す回路図であ
る。 ＬＳ Ｉ １１−〜ＬＳ Ｉ ２Ｎ・・半導体集積回路
装置、ＦＦｌｌ−ＦＦ２Ｎ・・試験回路（ランチ回路）
、ＴＳＴＣＯＮＴ・・試験制御回路、５ｉ−Ｂ・・シ
リコン基板、ＩＶＩ、ＩＶ２−・クロックドインバータ
回路 第１図 第２図
る。 ＬＳ Ｉ １１−〜ＬＳ Ｉ ２Ｎ・・半導体集積回路
装置、ＦＦｌｌ−ＦＦ２Ｎ・・試験回路（ランチ回路）
、ＴＳＴＣＯＮＴ・・試験制御回路、５ｉ−Ｂ・・シ
リコン基板、ＩＶＩ、ＩＶ２−・クロックドインバータ
回路 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、それぞれ外部端子を持つ複数の半導体集積回路装置
と、半導体基板により構成されその表面に上記半導体集
積回路装置の外部電極が結合される電極と配線とを持つ
基板と、上記各半導体集積回路装置に対して設けられ、
その機能試験用の入力信号を供給し、出力信号を取り出
す試験回路とを具備することを特徴とするモジュール型
集積回路装置。 ２、上記各半導体集積回路装置に対して設けられた試験
回路を構成する回路素子は、上記基板上に形成されるも
のであることを特徴とする特許請求の範囲第１項記載の
モジュール型集積回路装置。 ３、上記各半導体集積回路装置に対して設けられた試験
回路は、試験用制御回路によって択一的に動作状態にさ
れるものであることを特徴とする特許請求の範囲第１又
は第２項記載のモジュール型集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021659A JPS61181975A (ja) | 1985-02-08 | 1985-02-08 | モジユ−ル型集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021659A JPS61181975A (ja) | 1985-02-08 | 1985-02-08 | モジユ−ル型集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61181975A true JPS61181975A (ja) | 1986-08-14 |
Family
ID=12061168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021659A Pending JPS61181975A (ja) | 1985-02-08 | 1985-02-08 | モジユ−ル型集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61181975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003014819A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
| US11392478B2 (en) | 2019-09-06 | 2022-07-19 | Kioxia Corporation | Semiconductor device |
-
1985
- 1985-02-08 JP JP60021659A patent/JPS61181975A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003014819A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
| US11392478B2 (en) | 2019-09-06 | 2022-07-19 | Kioxia Corporation | Semiconductor device |
| US11726895B2 (en) | 2019-09-06 | 2023-08-15 | Kioxia Corporation | Semiconductor device |
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