KR20170042206A - 검사 회로를 갖는 반도체 칩 - Google Patents

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Abstract

반도체 칩은, 기판 상에 상기 기판 표면과 인접하게 형성되고, 반도체 칩 영역 내의 가장자리를 따라 배치되는 게이트 패턴을 포함한다. 상기 게이트 패턴과 이격되면서 상기 게이트 패턴 상에 구비되고, 상기 반도체 칩 영역 내의 가장자리를 따라 배치되는 제1 도전 패턴을 포함하는 제1 배선 구조물을 포함한다. 상기 게이트 패턴 및 제1 배선 구조물을 연결시키는 제1 콘택 플러그를 포함한다. 상기 게이트 패턴과 전기적으로 연결되는 제1 검출 회로부를 포함한다. 또한, 상기 제1 배선 구조물과 전기적으로 연결되는 제2 검출 회로부를 포함한다. 따라서, 상기 기판 표면과 인접한 부위에서 발생된 결함을 검사할 수 있다.

Description

검사 회로를 갖는 반도체 칩{A semiconductor chip having a defect detection circuit}
본 발명은 반도체 칩에 관한 것이다. 보다 상세하게, 본 발명은 기판을 소잉한 후 발생된 크랙과 같은 결함을 전기적으로 검사할 수 있는 반도체 칩에 관한 것이다.
반도체 칩에 발생된 크랙 또는 치핑과 같은 결함은 반도체 소자의 전기적 동작 불량 또는 신뢰성 불량을 발생시킨다. 따라서, 반도체 칩에 결함이 발생되었는지 여부를 정확하게 검사하는 것이 필요하다.
본 발명의 일 과제는 전기적으로 결함을 검사할 수 있는 반도체 칩을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 칩은 기판 상에 상기 기판 표면과 인접하게 형성되고, 반도체 칩 영역 내의 가장자리를 따라 배치되는 게이트 패턴이 구비된다. 상기 게이트 패턴과 이격되면서 상기 게이트 패턴 상에는 상기 반도체 칩 영역 내의 가장자리를 따라 배치되는 제1 도전 패턴을 포함하는 제1 배선 구조물이 구비된다. 상기 게이트 패턴 및 제1 배선 구조물을 연결시키는 제1 콘택 플러그가 구비된다. 상기 게이트 패턴과 전기적으로 연결되는 제1 검출 회로부가 구비된다. 상기 제1 배선 구조물과 전기적으로 연결되는 제2 검출 회로부가 구비된다.
예시적인 실시예들에 있어서, 상기 게이트 패턴은 평면도에서 볼 때 상기 제1 및 제2 검출 회로부들과 인접하는 부위에서 절단된 사각 링 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 배선 구조물은 평면도에서 볼 때 상기 제1 및 제2 검출 회로부들과 인접하는 부위에서 절단된 사각 링 형상을 갖는 상기 제1 도전 패턴과 상기 제1 도전 패턴의 측벽과 접하면서 상기 반도체 칩 영역으로 연장되는 제1 연장 라인 및 상기 제1 연장 라인과 이격되고 상기 제1 콘택 플러그의 상부면과 접촉되는 제2 연장 라인을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 연장 라인은 상기 제2 검출 회로부와 연결되고, 상기 제2 연장 라인은 상기 제1 검출 회로부와 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 검출 회로부는, 상기 게이트 패턴의 제1 단부와 전기적으로 연결되고, 게이트 클록 신호에 따라 동작되는 제1 클록 신호부를 포함한다. 상기 게이트 패턴의 제2 단부와 전기적으로 연결되는 제1 버퍼부를 포함한다. 상기 제1 버퍼부 후단에 제1 출력부를 포함한다.
예시적인 실시예들에 있어서, 상기 제2 검출 회로부는, 상기 제1 도전 패턴의 단부와 전기적으로 연결되고, 제1 도전 패턴 클록 신호에 따라 동작되는 제2 클록 신호부를 포함한다. 상기 제1 도전 패턴의 제2 단부와 전기적으로 연결되는 제2 버퍼부를 포함한다. 상기 제2 버퍼부 후단에 제2 출력부를 포함한다.
예시적인 실시예들에 있어서, 상기 제1 배선 구조물과 이격되면서 상기 제1 배선 구조물 상에는 상기 반도체 칩 영역 내의 가장자리를 따라 배치되는 제2 도전 패턴을 포함하는 제2 배선 구조물이 구비될 수 있다. 상기 제1 및 제2 배선 구조물을 연결시키는 제2 콘택 플러그가 구비될 수 있다. 상기 제2 배선 구조물과 전기적으로 연결되는 제3 검출 회로부가 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 배선 구조물은 제3 연장 라인을 더 포함하고, 상기 제3 연장 라인은 상기 제3 검출 회로부와 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩 영역의 기판 상에는 상기 기판과 상기 제1 배선 구조물 사이에 메모리 셀들이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 셀들은 수직형 낸드 플래시 메모리 소자의 메모리 셀일 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 패턴은 기판 표면 부위에 형성된 크랙을 검출하기 위한 도전 라인으로 제공될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 칩은 기판 상에 상기 기판 표면과 인접하게 형성되고, 반도체 칩 영역 내의 가장자리를 따라 게이트 패턴이 구비될 수 있다. 상기 게이트 패턴과 이격되면서 상기 게이트 패턴 상에, 상기 게이트 패턴과 오버랩되는 제1 도전 패턴을 포함하는 제1 배선 구조물이 구비될 수 있다. 상기 게이트 패턴 및 제1 배선 구조물을 연결시키는 제1 콘택 플러그가 구비될 수 있다. 상기 게이트 패턴과 전기적으로 연결되는 제1 검출 회로부가 구비될 수 있다. 상기 제1 배선 구조물과 전기적으로 연결되는 제2 검출 회로부가 구비될 수 있다. 상기 반도체 칩 영역 내의 기판 상에 상기 기판 표면과 수직한 제1 방향으로 서로 이격되면서 적층되고, 상기 기판의 상면으로부터 수평한 제2 방향으로 연장되는 게이트 라인들이 구비될 수 있다. 상기 게이트 라인들을 상기 제1 방향으로 관통하는 수직 채널 구조물들이 구비될 수 있다. 상기 게이트 라인들을 관통하여 상기 게이트 라인들의 각 단부와 접촉되는 제2 콘택 플러그가 구비될 수 있다. 상기 제2 콘택 플러그 상부면과 접촉하는 제1 배선 패턴이 구비될 수 있다. 상기 수직 채널 구조물의 패드 패턴과 전기적으로 연결되는 비트 라인을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 배선 구조물 및 제1 배선 패턴은 실질적으로 동일한 평면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 배선 구조물과 이격되면서 상기 제1 배선 구조물 상에 구비되고, 상기 반도체 칩 영역 내의 가장자리를 따라 배치되는 제2 도전 패턴을 포함하는 제2 배선 구조물이 구비될 수 있다. 상기 제1 및 제2 배선 구조물을 연결시키는 제2 콘택 플러그가 구비될 수 있다. 또한, 상기 제2 배선 구조물과 전기적으로 연결되는 제3 검출 회로부를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 배선 구조물 및 비트 라인은 실질적으로 동일한 평면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판에는 반도체 칩 영역이 구비되고, 상기 반도체 칩 영역들 사이에는 스크라이브 래인이 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 패턴 및 상기 제1 도전 패턴은 평면도에서 볼 때 각각 양 단부를 포함하는 절단된 사각 링 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 검출 회로부는 상기 제1 게이트 패턴의 양 단부와 각각 전기적으로 연결되고, 상기 제2 검출 회로부는 상기 제1 도전 패턴의 양 단부와 각각 전기적으로 연결될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 칩은 기판 상에 상기 기판 표면과 인접하게 형성되고, 반도체 칩 영역 내의 가장자리를 따라 배치되고, 제1 및 제2 단부를 포함하는 게이트 패턴이 구비된다. 상기 게이트 패턴과 이격되면서 상기 게이트 패턴 상에는 상기 게이트 패턴과 오버랩되는 복수의 제1 도전 패턴들을 포함하는 제1 배선 구조물이 구비된다. 상기 게이트 패턴 및 제1 배선 구조물의 일부분을 연결하는 제1 콘택 플러그가 구비된다. 상기 게이트 패턴의 제1 및 제2 단부와 전기적으로 연결되는 제1 검출 회로부가 구비된다. 상기 제1 배선 구조물의 제1 도전 패턴들과 전기적으로 연결되는 제2 검출 회로부가 구비된다.
예시적인 실시예들에 있어서, 상기 제1 배선 구조물은 평면도에서 볼때 상기 제1 및 제2 검출 회로부들과 인접하는 부위에서 절단된 사각 링 형상을 갖는 복수의 상기 제1 도전 패턴들과 상기 제1 도전 패턴들의 측벽과 접하면서 상기 반도체 칩 영역으로 연장되는 제1 연장 라인 및 상기 제1 연장 라인과 이격되고 상기 제1 콘택 플러그의 상부면과 접촉되는 제2 연장 라인을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 연장 라인은 상기 제2 검출 회로부와 연결되고, 상기 제2 연장 라인은 상기 제1 검출 회로부와 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 검출 회로부는 상기 반도체 칩 영역 내부에 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 검출 회로부는, 상기 게이트 패턴의 제1 단부와 전기적으로 연결되고, 게이트 클록 신호에 따라 동작되는 제1 클록 신호부가 구비된다. 상기 게이트 패턴의 제2 단부와 전기적으로 연결되는 제1 버퍼부가 구비된다. 상기 제1 버퍼부 후단에는 제1 출력부가 구비된다.
예시적인 실시예들에 있어서, 상기 제2 검출 회로부는, 상기 제1 도전 패턴의 단부와 전기적으로 연결되고, 제1 도전 패턴 클록 신호에 따라 동작되는 제2 클록 신호부가 구비된다. 상기 제1 도전 패턴의 제2 단부와 전기적으로 연결되는 제2 버퍼부가 구비된다. 상기 제2 버퍼부 후단에 는 제2 출력부가 구비된다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 칩의 결함 검사 방법으로, 반도체 칩 영역의 검사부에 테스트 인에이블 클록 신호를 인가한다. 상기 검사부에 게이트 클록 신호를 인가하여, 상기 반도체 칩 영역의 기판 가장자리를 따라 상기 기판 표면과 인접하게 배치되는 게이트 패턴의 제1 단부로 전기적 신호를 인가한다. 상기 게이트 패턴의 제2 단부로부터 전기적 신호를 출력한다. 상기 출력된 전기적 신호의 파형 및 출력 지연 시간을 검출한다. 상기 검출된 데이터가 설정 범위를 벗어나면 기판 부위에 결함 발생으로 검출한다.
예시적인 실시예들에 있어서, 상기 검사부에 제1 도전 패턴 클록 신호를 인가하여, 상기 반도체 칩 영역의 기판 가장자리를 따라 상기 게이트 패턴 상에 구비되는 상기 제1 도전 패턴의 제1 단부로 전기적 신호를 인가한다. 상기 제1 도전 패턴의 제2 단부로부터 전기적 신호를 출력한다. 상기 출력된 전기적 신호의 파형 및 출력 지연 시간을 검출한다. 상기 검출된 데이터가 설정 범위를 벗어나면 제1 도전 패턴 부위에 결함 발생으로 검출한다.
예시적인 실시예들에 따르면, 기판의 소잉 공정 시에 발생된 크랙과 같은 결함을 몰드 공정을 수행하기 이 전에 검사할 수 있다. 또한, 반도체 소자의 금속 배선 부위 뿐 아니라 기판 표면 부위에서 발생되는 크랙까지 정확하게 검출할 수 있다. 이에 더하여, 기판 표면 부위 및 다층의 금속 배선 중에서 어느 부위에서 크랙이 발생되었는지도 검출할 수 있다. 따라서, 전기적 불량이 감소되고, 높은 신뢰성을 갖는 반도체 소자를 제공할 수 있다.
도 1a 내지 도 1c는 예시적인 실시예들에 따른 반도체 칩의 평면도들이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 칩의 일부를 나타내는 평면도들이다.
도 3a 및 도 3b는 예시적인 실시예에 따른 반도체 칩의 일부를 나타내는 단면도들이다.
도 4는 예시적인 실시예에 따른 반도체 칩의 크랙 검출부를 나타내는 블록도이다.
도 5는 반도체 칩의 크랙 검사 방법을 설명하기 위한 신호 타이밍도이다.
도 6은 예시적인 실시예에 따른 크랙 검출부를 포함하는 수직형 낸드 플래시 메모리 소자를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a 내지 도 1c는 예시적인 실시예들에 따른 반도체 칩의 평면도들이다. 도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 칩의 일부를 나타내는 평면도들이다. 도 3a 및 도 3b는 예시적인 실시예에 따른 반도체 칩의 일부를 나타내는 단면도들이다. 도 4는 예시적인 실시예에 따른 반도체 칩의 크랙 검출부를 나타내는 블록도이다.
각 층별 크랙 검출부에서, 도 1a는 제2 도전 패턴, 도 1b는 제1 도전 패턴, 도 1c는 제3 게이트 패턴을 각각 나타낸다. 상기 도 2a는 상기 도 1a 및 1b의 A 부위의 제1 및 제2 도전 패턴을 나타내고, 도 2b는 상기 크랙 검출부의 도 1b 및 1c의 A 부위의 제3 게이트 패턴 및 제1 도전 패턴을 나타낸다. 도 3a는 도 2a 및 도 2b의 I-I' 부위를 절단한 단면도를 포함하고, 도 3b는 도 2a 및 도 2b의 I-I' 부위와, 스크라이브 래인 및 크랙 검출부를 절단한 단면도를 포함한다.
도 1a 내지 도 1c, 도 2a, 2b, 3a, 3b 및 4를 참조하면, 반도체 칩 영역(12) 및 스크라이브 래인(14)이 구분되는 반도체 기판(10)이 구비된다. 상기 반도체 칩 영역(12) 내에는 메모리 셀들이 형성되며, 상기 반도체 칩 영역(12)의 가장자리를 따라 배치되어 크랙을 검출하는 크랙 검출부(54)가 포함된다.
상기 기판(10)에는 상기 반도체 칩 영역(12)과 스크라이브 래인(14)을 구분하기 위한 스크라이브 래인 가드링 구조물(50)이 포함될 수 있다.
예시적인 실시예에서, 도 3b에 도시된 것과 같이, 상기 스크라이브 래인 가드링 구조물(50)은 제1 게이트 패턴(50a), 제1 콘택 플러그(50b), 제1 배선(50c), 제2 콘택 플러그(50d) 및 제2 배선(50e)을 포함할 수 있다.
상기 제1 게이트 패턴(50a), 제1 및 제2 배선(50c, 50e)이 기판(10) 표면과 수직한 제1 방향으로 서로 이격되면서 적층될 수 있다. 상기 제1 게이트 패턴(50a), 제1 및 제2 배선(50c, 50e)은 상기 스크라이브 래인(14)과 반도체 칩 영역(12)의 경계를 둘러싸는 형상을 가질 수 있다. 상기 제1 콘택 플러그(50b)는 상기 제1 게이트 패턴(50a)과 제1 배선(50c) 사이를 연결하고, 상기 제2 콘택 플러그(50d)는 상기 제1 배선(50c)과 제2 배선(50e) 사이를 연결할 수 있다.
상기 제1 게이트 패턴(50a)은 폴리실리콘을 포함할 수 있다. 상기 제1 배선(50b)은 제1 금속을 포함하고, 상기 제2 배선(50e)은 제2 금속을 포함할 수 있다. 상기 제1 및 제2 배선(50b, 50e)은 각각 금속 및/또는 금속 질화물을 포함할 수 있다.
상기 반도체 칩 영역(12)의 가장자리 부위에는 칩 가드링 구조물(52)이 포함될 수 있다. 즉, 상기 칩 가드링 구조물(52)은 상기 스크라이브 래인 가드링 구조물(52)로부터 반도체 칩 영역(12) 내측으로 배치될 수 있다.
예시적인 실시예에서, 도 3b에 도시된 것과 같이, 상기 칩 가드링 구조물(52)은 제2 게이트 패턴(52a), 제3 콘택 플러그(52b), 제3 배선(52c), 제4 콘택 플러그(52d) 및 제4 배선(52e)을 포함할 수 있다. 일 예로, 상기 칩 가드링 구조물(52)은 스크라이브 래인 가드링 구조물(50)과 동일한 적층 구조를 가질 수 있다.
상기 크랙 검출부(54)는 상기 칩 가드링 구조물(52)과 이웃하여 상기 반도체 칩 영역(12) 내측에 구비될 수 있다. 상기 크랙 검출부(54)는 상기 기판(10)을 스크라이브 래인(14)을 따라 절단(sawing)하여 각각의 반도체 칩으로 분리할 때 반도체 칩에 발생되는 크랙을 검출할 수 있다. 상기 크랙 검출부(54) 내측으로 반도체 칩 영역(12)에는 메모리 셀들 및 상기 메모리 셀들을 구동시키기 위한 주변 회로들이 포함될 수 있다.
예시적인 실시예에서, 상기 크랙 검출부(54)는 기판(10) 상에 구비되는 제3 게이트 패턴(60), 제1 배선 구조물(64), 제2 배선 구조물(68), 제5 콘택 플러그(62) 및 제6 콘택 플러그(66) 및 크랙 검출 회로부(72)를 포함할 수 있다. 상기 제3 게이트 패턴(60), 제1 및 제2 배선 패턴 구조물(64, 68)은 각각 서로 다른 크랙 검출 회로들과 전기적으로 연결될 수 있다.
예를들어, 도 4에 도시된 것과 같이, 상기 크랙 검출 회로부(72)는 제1 내지 제3 크랙 검출 회로부들(72a, 72b, 72c)을 포함할 수 있고, 상기 제3 게이트 패턴(60), 제1 및 제2 배선 패턴 구조물(64, 68)은 각각 제1 내지 제3 크랙 검출 회로부들(72a, 72b, 72c)과 전기적으로 연결될 수 있다. 그러므로, 상기 제3 게이트 패턴(60), 제1 및 제2 배선 구조물(64, 68) 중 어느 부분에서 크랙이 발생되었는지 구분하여 검출할 수 있다.
상기 제1 내지 제3 게이트 패턴들(50a, 52a, 60)은 상기 반도체 소자의 페리 회로들에 게이트 전극 및/또는 셀 영역의 게이트 전극을 형성할 때 함께 형성될 수 있다. 따라서, 상기 각각의 제1 내지 제3 게이트 패턴들(50a, 52a, 60)과 상기 기판(10) 사이에는 게이트 절연막(48)이 더 구비될 수 있다. 또한, 상기 제1 내지 제3 게이트 패턴들(50a, 52a, 60)은 상기 기판 표면과 매우 인접하게 형성될 수 있다. 예시적인 실시예에서, 상기 제1 내지 제3 게이트 패턴은 폴리실리콘을 포함할 수 있다. 다른 예로, 상기 제1 내지 제3 게이트 패턴은 금속 질화물 및 금속을 포함할 수도 있다.
이하에서는, 상기 크랙 검출부에 대해 설명한다.
도 1c, 2b, 3a 및 3b를 참조하면, 상기 제3 게이트 패턴(60)은 상기 기판(10)과 매우 인접하게 배치될 수 있다.
평면도에서 볼 때, 상기 제3 게이트 패턴(60)은 크랙 검출 회로부(72)와 인접하는 일부 영역을 제외하고 상기 반도체 칩 영역(12)의 가장자리 부위를 따라 형성될 수 있다. 즉, 상기 제3 게이트 패턴(60)은 상기 크랙 검출 회로부(72)와 인접하는 일부 영역이 절단된 사각 링 형상을 가질 수 있다.
상기 제3 게이트 패턴(60)은 제1 폭(W1)을 가질 수 있다.
상기 제3 게이트 패턴(60) 상에는 제1 층간 절연막(80)이 구비될 수 있다.
상기 제3 게이트 패턴(60)의 제1 및 제2 단부는 제1 크랙 검출 회로부(72a)와 전기적으로 연결될 수 있다. 따라서, 상기 제1 크랙 검출 회로부(72a)를 통해 기판(10) 표면 또는 제3 게이트 패턴(60) 부위에서 크랙이 발생하였는지 여부를 검사할 수 있다.
도 1b, 2a, 2b, 3a 및 3b를 참조하면, 상기 제1 배선 구조물(64)은 상기 제1 층간 절연막(80) 상에 구비될 수 있다.
상기 제1 배선 구조물(64)은 복수의 제1 도전 패턴(64a), 상기 제1 도전 패턴들의 단부와 접촉하면서 연장되는 제1 연장 패턴(64b), 상기 제1 연장 패턴과 제2 방향으로 서로 이격되게 배치되는 제2 및 제3 연장 패턴들(64c, 64d)을 포함할 수 있다.
평면도에서 볼 때, 상기 제1 도전 패턴들(64a)은 크랙 검출 회로와 인접하는 일부 영역을 제외하고 상기 반도체 칩 영역의 가장자리 부위를 따라 각각 형성될 수 있다. 상기 제1 도전 패턴들(64a)은 크랙 검출 회로와 인접하는 일부 영역에서 절단된 사각 링 형상을 가질 수 있다. 상기 제1 도전 패턴들(64a)은 서로 이격되면서 동심원 형상으로 배치될 수 있다.
상기 각각의 제1 도전 패턴들(64a)은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
예시적인 실시예에서, 상기 복수의 제1 도전 패턴들(64a)은 상기 제3 게이트 패턴(60) 상부와 오버랩되도록 배치될 수 있다. 따라서, 상기 제1 도전 패턴들(64a)의 폭들 및 상기 제1 도전 패턴들(64a) 사이의 간격을 합한 것은 상기 제1 폭(W1)과 동일하거나 상기 제1 폭(W1)보다 작을 수 있다.
이와는 다른 예로, 상기 제1 도전 패턴은 제3 게이트 패턴 상부와 오버랩되면서 1개만 구비될 수 있다. 이 경우, 상기 제1 도전 패턴은 상기 제1 폭(W1)과 실질적으로 동일한 폭을 가질 수 있다.
예시적인 실시예에서, 상기 제1 내지 제3 연장 패턴들(64b, 64c, 64d)은 복수개가 구비될 수 있다. 상기 제1 내지 제3 연장 패턴들(64b, 64c, 64d)은 상기 제1 도전 패턴(64a)의 연장 방향과 수직하는 제3 방향으로 상기 칩 영역 내부로 향하도록 연장될 수 있다. 상기 제1 내지 제3 연장 패턴들(64a, 64b, 64c)은 상기 제2 방향으로 나란하게 배열될 수 있다.
상기 제1 연장 패턴(64b)은 상기 제1 도전 패턴들(64a)의 단부와 접할 수 있다. 즉, 상기 제1 연장 패턴(64b)은 상기 제1 도전 패턴(64a)과 전기적으로 연결될 수 있다. 또한, 상기 제1 연장 패턴(64b)은 상기 제2 크랙 검출 회로부(72b)와 연결될 수 있다. 따라서, 상기 제2 크랙 검출 회로부(72b)를 통해 상기 제1 배선 구조물(64) 부위에서 크랙이 발생되었는지 여부를 알 수 있다.
상기 제2 연장 패턴(64c)은 상기 제1 연장 패턴(64b)과 상기 제2 방향으로 이격되면서 상기 제1 도전 패턴(64a)이 절단된 영역 내에 형성될 수 있다.
상기 제2 연장 패턴(64c)은 상기 제3 게이트 패턴(60)과 교차하도록 배치될 수 있다. 상기 제2 연장 패턴(64c)은 상기 제1 크랙 검출 회로부(72a)와 전기적으로 연결될 수 있다.
상기 제3 연장 패턴(64d)은 상기 제2 연장 패턴(64c)과 상기 제2 방향으로 이격되면서 상기 제1 도전 패턴(64a)이 절단된 영역 내에 형성될 수 있다.
상기 제3 연장 패턴(64d)은 상기 제2 도전 패턴 구조물(68)에 포함되는 제2 도전 패턴(68a)과 교차하도록 배치될 수 있다. 상기 제3 연장 패턴(64d)은 제3 크랙 검출 회로부(72c)와 전기적으로 연결될 수 있다.
상기 제1 내지 제3 연장 패턴들(64b, 64c, 64d)은 상기 제1 도전 패턴(64a)과 동일한 증착 및 식각 공정들을 통해 형성될 수 있다.
한편, 상기 반도체 칩 영역의 기판(10) 상에는 상기 기판(10)과 상기 제1 배선 구조물(64) 사이에 메모리 셀들이 형성될 수 있다. 즉, 상기 제1 층간 절연막(80)은 상기 메모리 셀들을 충분히 덮을 수 있는 두께를 가질 수 있다. 따라서, 상기 제1 배선 구조물(64)은 최상부 메모리 셀들보다 더 높게 위치할 수 있다. 예시적인 실시예에서, 상기 메모리 셀들은 수직형 낸드 플래시 메모리 소자의 메모리 셀일 수 있다.
상기 반도체 칩 영역의 기판 상에는 상기 메모리 셀들과 전기적으로 연결되는 제1 금속 배선들(도시안됨)이 포함된다. 상기 제1 배선 구조물(64)과 상기 제1 금속 배선은 동일한 공정을 통해 형성될 수 있다. 상기 제1 배선 구조물(64)은 베리어막 및 금속막을 포함할 수 있다.
상기 제5 콘택 플러그(62)는 상기 제1 층간 절연막(80)을 관통하여 상기 제3 게이트 패턴(60) 및 제2 연장 패턴(64c)을 서로 전기적으로 연결시킨다. 따라서, 상기 제5 콘택 플러그(62)의 상, 하부면은 상기 제2 연장 패턴(64c)의 저면 및 상기 제3 게이트 패턴(60)의 상부면과 각각 접촉할 수 있다.
한편, 상기 제2 연장 패턴(64c)과 상기 제1 크랙 검출 회로부(72a)가 전기적으로 연결되어 있으므로, 상기 제1 크랙 검출 회로부(72a)를 통해 상기 제3 게이트 패턴(60) 및 기판(10) 표면 부위에 발생되는 크랙을 검사할 수 있다.
상기 제1 도전 패턴 구조물(64) 상에는 제1 금속간 절연막(Inter metal dielectric layer, IMD, 82)이 구비될 수 있다.
도 1a, 2a, 3a 및 3b를 참조하면, 상기 제2 도전 패턴 구조물(68)은 상기 제1 금속간 절연막(82) 상에 구비될 수 있다. 상기 제2 도전 패턴 구조물(68)은 복수의 상기 제2 도전 패턴(68a)을 포함할 수 있다.
평면도에서 볼 때, 상기 각각의 제2 도전 패턴들(68a)은 상기 반도체 칩 영역의 가장자리 부위를 둘러싸면서, 크랙 검출 회로부와 인접하는 영역에서 절단된 사각 링 형상을 가질 수 있다. 상기 제2 도전 패턴들(68a)은 서로 이격되게 배치될 수 있다. 상기 제2 도전 패턴들(68a)은 동심원 형상으로 배치될 수 있다.
예시적인 실시예에서, 상기 제2 도전 패턴들(68a)은 상기 제1 도전 패턴들(64a)과 오버랩될 수 있다. 또한, 상기 제2 도전 패턴들(68a)은 상기 제1 내지 제3 연장 패턴(68b, 68c, 68d) 부위와 오버랩될 수 있다.
상기 각각의 제2 도전 패턴들(68a)은 상기 제1 폭(W1)보다 작은 제3 폭(W3)을 가질 수 있다. 상기 제2 도전 패턴들(68a)의 폭 및 제2 도전 패턴들(68a) 사이의 간격을 합한 것은 상기 제1 폭(W1)과 동일하거나 상기 제1 폭(W1)보다 작을 수 있다. 예시적인 실시예에서, 상기 제3 폭(W3)은 상기 제2 폭(W2)과 동일할 수 있다.
이와는 다른 예로, 상기 제2 도전 패턴은 절단된 사각 링 형상을 갖도록 1개만 구비될 수 있다. 이 경우, 상기 제2 도전 패턴은 상기 제1 폭과 실질적으로 동일한 폭을 가질 수 있다.
한편, 상기 반도체 칩 영역의 기판 상에는 상기 메모리 셀들 및/또는 상기 제1 금속 배선과 전기적으로 연결되는 제2 금속 배선들이 포함된다. 상기 제2 배선 구조물과 상기 제2 금속 배선은 동일한 공정을 통해 형성될 수 있다. 상기 제2 배선 구조물은 베리어막 및 금속막을 포함할 수 있다.
상기 제6 콘택 플러그(66)는 상기 제1 금속간 절연막(82)을 관통하여 상기 제3 연장 패턴(64d) 및 제2 도전 패턴(68a)을 서로 전기적으로 연결시킨다. 따라서, 상기 제6 콘택 플러그(66)의 상, 하부면은 상기 제2 도전 패턴(68a)의 저면 및 상기 제3 연장 패턴(64d)의 상부면과 각각 접촉할 수 있다.
한편, 상기 제3 연장 패턴(64d)에는 상기 제3 크랙 검출 회로부(72c)가 전기적으로 연결되므로, 상기 제3 크랙 검출 회로부(72c)를 통해 상기 제2 도전 구조물(68)에 발생된 크랙을 검사할 수 있다.
상기 제1 내지 제3 크랙 검출 회로부(72a, 72b, 72c)는 각각 제3 게이트 패턴(60), 제1 및 제2 도전 패턴(64a, 68a)들에 발생된 크랙을 검출할 수 있는 회로들로 구성될 수 있다. 상기 제1 내지 제3 크랙 검출 회로부(72a, 72b, 72c) 내에 포함되는 회로 구성은 서로 실질적으로 유사하거나 동일할 수 있다.
이하에서는, 도 4를 참조하여 제1 내지 제3 크랙 검출 회로부(72a, 72b, 72c)를 설명한다.
상기 제1 크랙 검출 회로부(72a)는 상기 제3 게이트 패턴(60)의 제1 단부와 전기적으로 연결되는 제1 클록 신호부(74a)와 상기 제3 게이트 패턴(60)의 제2 단부와 전기적으로 연결되는 제1 버퍼부(76a) 및 제1 출력부(78a)를 포함할 수 있다. 상기 제1 크랙 검출 회로부(72a)는 상기 제2 연장 패턴(64c)을 통해 상기 제3 게이트 패턴(60)과 전기적으로 연결될 수 있다.
상기 제1 클록 신호부(74a)는 게이트 인에이블 신호(G-P enable) 및 테스트 인에이블 클록 신호(CLK)를 각각 입력 받는 제1 입력부(75a)와 제1 드라이버(75b)를 포함할 수 있다.
예시적인 실시예에서, 상기 제1 입력부(75a)는 낸드 논리 회로를 포함할 수 있다. 상기 제1 드라이버(75b)는 서로 연결된 복수개의 인버터들이 포함될 수 있다.
예시적인 실시예에서, 상기 제1 버퍼부(76a)는 트라이 스테이트 버퍼 트랜지스터를 포함할 수 있으며, 상기 트라이 스테이트 버퍼 트랜지스터의 최상부 PMOS 트랜지스터의 게이트에는 상기 게이트 인에이블 신호의 반전된 신호가 인가될 수 있고, 상기 트라이 버퍼 트랜지스터의 최하부 NMOS 트랜지스터에는 상기 게이트 인에이블 신호가 인가될 수 있다.
예시적인 실시예에서, 상기 제1 출력부(78a)는 트랜스미션 게이트를 포함할 수 있으며, 상기 트랜스미션 게이트의 각 게이트 전극에는 게이트 인에이블 신호와 게이트 인에이블 신호의 반전된 신호가 각각 인가될 수 있다.
상기 제2 크랙 검출 회로부(72b)는 제1 도전 패턴들(64a)의 제1 단부와 전기적으로 연결되는 제2 클록 신호부(74b)와 상기 제1 도전 패턴들(64a)의 제2 단부와 전기적으로 연결되는 제2 버퍼부(76b) 및 제2 출력부(78b)를 포함할 수 있다.
상기 제2 클록 신호부(74b)는 제1 도전 패턴 인에이블 신호(M1_enable) 및 상기 테스트 인에이블 클록 신호(CLK)를 입력받는 제2 입력부(75c)와 제2 드라이버(75d)를 포함할 수 있다.
예시적인 실시예에서, 상기 제2 입력부(75c)는 낸드 논리 회로를 포함할 수 있다. 상기 제2 드라이버(75d)는 서로 연결된 복수개의 인버터들이 포함될 수 있다.
예시적인 실시예에서, 상기 제2 버퍼부(76b)는 트라이 스테이트 버퍼 트랜지스터를 포함할 수 있으며, 상기 트라이 스테이트 버퍼 트랜지스터의 최상부 PMOS 트랜지스터의 게이트에는 상기 제1 도전 패턴 인에이블 신호의 반전된 신호가 인가될 수 있고, 상기 트라이 버퍼 트랜지스터의 최하부 NMOS 트랜지스터에는 상기 제1 도전 패턴 인에이블 신호가 인가될 수 있다.
예시적인 실시예에서, 상기 제2 출력부(78b)는 트랜스미션 게이트를 포함할 수 있으며, 상기 트랜스미션 게이트의 각 게이트 전극에는 제1 도전 패턴 인에이블 신호와 제1 도전 패턴 인에이블 신호의 반전된 신호가 각각 인가될 수 있다.
상기 제3 크랙 검출 회로부(72c)는 제2 도전 패턴들(68a) 제1 단부와 전기적으로 연결되는 제3 클록 신호부(74c)와 상기 제2 도전 패턴들(68a)의 제2 단부와 전기적으로 연결되는 제3 버퍼부(76c) 및 제3 출력부(78c)를 포함할 수 있다.
상기 제3 클록 신호부(74c)는 제2 도전 패턴 인에이블 신호(M2_enable) 및 상기 테스트 인에이블 클록 신호(CLK)를 입력받는 제3 입력부(75e)와 제3 드라이버(75f)를 포함할 수 있다.
예시적인 실시예에서, 상기 제3 입력부는 낸드 논리 회로를 포함할 수 있다. 상기 제3 드라이버는 서로 연결된 복수개의 인버터들이 포함될 수 있다.
예시적인 실시예에서, 상기 제3 버퍼부(76c)는 트라이 스테이트 버퍼 트랜지스터를 포함할 수 있으며, 상기 트라이 스테이트 버퍼 트랜지스터의 최상부 PMOS 트랜지스터의 게이트에는 상기 제2 도전 패턴 인에이블 신호의 반전된 신호가 인가될 수 있고, 상기 트라이 버퍼 트랜지스터의 최하부 NMOS 트랜지스터에는 상기 제2 도전 패턴 인에이블 신호가 인가될 수 있다.
예시적인 실시예에서, 상기 제3 출력부(78c)는 트랜스미션 게이트를 포함할 수 있으며, 상기 트랜스미션 게이트의 각 게이트 전극에는 제2 도전 패턴 인에이블 신호와 제2 도전 패턴 인에이블 신호의 반전된 신호가 각각 인가될 수 있다.
도 5는 반도체 칩의 크랙 검사 방법을 설명하기 위한 신호 타이밍도이다.
도 4 및 도 5를 참조하면, 상기 반도체 칩에 크랙이 발생되었는지 여부를 확인하기 위하여, 우선 MRS를 사용하여 크랙 테스트 모드로 세팅한다. 상기 MRS는 주소 버스를 통해 전송된 주소 신호를 조합하여 테스트 커맨드를 발생시키는데, 이 때 크랙을 테스트 할 수 있는 모드로 레지스트를 셋팅한다.
따라서, 테스트 인에이블 클록 신호가 제1 내지 제3 크랙 회로 검출부(72a, 72b, 72c)의 제1 내지 제3 입력부(75a, 75c, 75e)에 각각 인가된다. 상기 테스트 클록 신호((CLK)는 일정 주기로 반복되는 전압 펄스 또는 전류 펄스 신호로 인가할 수 있다.
상기 제3 게이트 패턴(60) 또는 기판(10)의 액티브 영역 부위에서 크랙이 발생되었는지를 확인하기 위해서, 게이트 인에이블 신호(GP_enable)를 상기 제1 입력부(75a)에 인가한다. 상기 테스트 클록 신호(CLK) 및 게이트 인에이블 신호가 각각 상기 제1 입력부(75a)에 입력되면, 상기 제1 드라이브(75b)를 거쳐 상기 제3 게이트 패턴(60), 제1 버퍼부(76a) 및 제1 출력부(78a)로 신호가 전달될 수 있다. 이 때, 상기 제1 드라이브(75b), 제1 버퍼부(76a) 및 제1 출력부(78a)에 포함된 회로들에서 각 신호들의 논리가 계속하여 바뀌면서 일정 지연된 시간이 지나 출력 신호(DQ0)가 출력될 수 있다.
이 때, 상기 테스트 클록 신호(CLK) 및 게이트 인에이블 신호(GP_enable)가 함께 입력될 때만 신호가 전달되므로, 상기 테스트 클록 신호의 전류 또는 전압 펄스의 파형과 동일한 파형이 상기 제1 출력부를 통해 출력될 수 있다. 다만, 상기 입력된 테스트 클록 신호보다 일정 지연 시간 이 후에 신호가 출력될 수 있다.
도 5에 도시된 것과 같이, 상기 제3 게이트 패턴(60)에 크랙이 발생되지 않았다면, 상기 정상 범위의 지연 시간 후에 상기 제1 입력부(75a)에 인가된 상기 테스트 클록 신호(CLK)와 동일한 파형의 전압 펄스 또는 전류 펄스 신호(DQ0, PASS)가 출력될 수 있다.
만일, 상기 제3 게이트 패턴(60)에 크랙이 발생된 경우에는 상기 제3 게이트 패턴(60)이 오픈되거나 또는 저항이 증가될 수 있다. 따라서, 상기 제1 출력부(78a)를 통해 정상적인 신호가 출력되지 않거나 또는 신호가 출력되는 시간이 상기 정상 범위보다 더 지연될 수 있다.
따라서, 출력되는 전류 또는 전압 펄스의 파형이 상기 인가된 클록 신호와 동일하지 않거나 상기 신호 지연 시간이 정상 범위를 벗어나는 경우(DQ0, FAIL), 상기 제3 게이트 패턴(60) 및 기판(10) 부위에서 크랙이 발생된 것으로 판정할 수 있다.
상기 제1 도전 패턴 구조물(64) 부위에서 크랙이 발생되었는지를 확인하기 위해서, 제1 도전 패턴 인에이블 신호(M1_enable)를 상기 제2 입력부(75c)에 인가한다. 상기 테스트 클록 신호(CLK)는 전압 펄스 또는 전류 펄스로 인가될 수 있다.
상기 테스트 클록 신호(CLK) 및 제1 도전 패턴 인에이블 신호(M1_enable)가 각각 상기 제2 입력부(75c)에 입력되면, 상기 제2 드라이브(75d)를 거쳐 상기 제1 도전 패턴들(64a), 제2 버퍼부(76b) 및 제2 출력부(78b)로 신호가 전달될 수 있다.
이 때, 상기 테스트 클록 신호(CLK) 및 제1 도전 패턴 인에이블 신호(M1_enable)가 함께 입력될 때만 신호가 전달되므로, 상기 테스트 클록 신호의 전류 또는 전압 펄스의 파형과 동일한 파형이 상기 제2 출력부를 통해 출력될 수 있다. 다만, 상기 입력된 테스트 클록 신호보다 일정 지연 시간 이 후에 신호가 출력될 수 있다.
따라서, 상기 제2 출력부(78b)로 출력되는 전류 또는 전압 펄스의 파형이 상기 인가된 클록 신호와 동일하지 않거나 상기 신호 지연 시간이 정상 범위를 벗어나는 경우, 상기 제1 도전 패턴 구조물(64) 부위에서 크랙이 발생된 것으로 판정할 수 있다.
상기 제2 도전 패턴 구조물(68) 부위에서 크랙이 발생되었는지를 확인하기 위해서, 제2 도전 패턴 인에이블 신호(M2_enable)를 상기 제3 입력부(75e)에 인가한다. 상기 테스트 클록 신호(CLK) 및 제3 도전 패턴 인에이블 신호(M2_enable)가 각각 상기 제3 입력부(75e)에 입력되면, 상기 제3 드라이브(75f)를 거쳐 상기 제2 도전 패턴들(68a), 제3 버퍼부(76c) 및 제3 출력부(78c)로 신호가 전달될 수 있다. 따라서, 상기 제3 출력부(78c)로 출력되는 전류 또는 전압 펄스의 파형이 상기 인가된 클록 신호와 동일하지 않거나 상기 신호 지연 시간이 정상 범위를 벗어나는 경우, 상기 제2 도전 패턴 구조물(68) 부위에서 크랙이 발생된 것으로 판정할 수 있다.
상기 기판(10)을 스크라이브 래인(14)을 따라 소잉하여 개별 반도체 칩으로 분리하는 과정에서 상기 반도체 칩에 크랙이 발생할 수 있다. 상기 분리된 상기 반도체 칩을 몰드 공정을 수행하여 패키징하기 이 전에, 상기 개별 반도체 칩에 크랙이 발생되었는지 여부를 미리 확인할 수 있다.
또한, 상기 반도체 칩에서 최상부 메모리 셀보다 높게 위치하는 배선들 뿐 아니라, 게이트 패턴 및 기판 표면 부위에서도 크랙을 검출할 수 있다. 더구나, 상기 반도체 칩의 각 층별로 어느 부위에서 크랙이 발생되었는지도 각각 확인할 수 있다. 따라서, 상기 반도체 칩에 발생되는 크랙을 정확히 검출할 수 있으며 상기 크랙에 의해 발생되는 불량을 감소할 수 있다.
상기 크랙 검출부는 다양한 반도체 소자에서 사용될 수 있으며, 예를들어, 낸드 플래시 메모리, 디램, 에스램 등의 메모리 소자 또는 로직 소자 등에 사용될 수 있다.
이하에서는, 상기 크랙 검출부를 포함하는 수직형 낸드 플래시 메모리 소자를 설명한다.
도 6은 예시적인 실시예에 따른 크랙 검출부를 포함하는 수직형 낸드 플래시 메모리 소자를 나타내는 단면도이다.
도 6을 참조하면, 반도체 칩 영역 및 스크라이브 래인이 구분되는 반도체 기판(100)이 구비된다.
상기 기판(100)에는 상기 반도체 칩 영역과 스크라이브 래인을 구분하기 위한 스크라이브 래인 가드링 구조물(도시안됨)이 포함될 수 있다. 상기 반도체 칩 영역의 가장자리 부위에는 칩 가드링 구조물(도시안됨)이 포함될 수 있다. 상기 스크라이브 래인 가드링 구조물 및 칩 가드링 구조물은 도 1을 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 크랙 검출부(300)는 상기 칩 가드링 구조물과 인접하여 상기 반도체 칩 영역 내측에 구비될 수 있다. 상기 크랙 검출부(300) 내측으로 반도체 칩 영역에는 낸드 플래시 메모리 셀들 및 상기 낸드 플래시 메모리 셀들을 구동하기 위한 주변 회로들이 포함될 수 있다.
예시적인 실시예에서, 상기 크랙 검출부(300)는 기판(100) 상에 구비되는 제3 게이트 패턴(160), 제1 배선 구조물(164), 제2 배선 구조물(168), 제5 콘택 플러그(162) 및 제6 콘택 플러그(166) 및 크랙 검출 회로부를 포함할 수 있다.
상기 크랙 검출부는 도 1a 내지 1c, 2a 및 2b, 3a 및 3b 및 4를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 낸드 플래시 메모리 셀은 상기 기판(100) 상에 기판 표면에 대해 수직한 제1 방향으로 연장되는 수직 채널 구조물(200)을 포함한다. 상기 수직 채널 구조물(200)을 감싸며 적층되는 게이트 라인들(230)이 구비될 수 있다.
상기 수직 채널 구조물(200)은 채널(202)과, 터널 절연막(204a), 전하 저장막(204b), 블록킹 유전막(204c)을 포함하는 구조물(204) 및 매립 절연 패턴(206)을 포함할 수 있다. 상기 수직 채널 구조물(200)은 상기 게이트 라인들(230)을 관통하며 상기 제1 방향으로 연장될 수 있다.
상기 채널(202)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 상기 채널(202)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
상기 매립 절연 패턴(206)은 상기 채널(202)의 내부 공간에 구비될 수 있다. 상기 매립 절연 패턴(206)은 필라(pillar) 형상을 가질 수 있다. 상기 매립 절연 패턴(206)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 상기 채널(202)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 매립 절연 패턴(206)은 생략될 수 있다.
상기 터널 절연막(204a), 전하 저장막(204b) 및 블록킹 유전막(204c)을 포함하는 구조물(204)은 상기 채널(202)의 외측벽 상에 순차적으로 적층될 수 있다. 상기 구조물(204)은 상기 채널(202)의 외측벽을 감싸도록 형성될 수 있다. 상기 터널 절연막(204a)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 전하 저장막(204b)은 실리콘 질화물을 포함할 수 있다. 상기 블록킹 유전막(204c)은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
예시적인 실시예에서, 기판(100)의 상면 및 상기 수직 채널 구조물(200) 사이에는 반도체 패턴(220)이 더 포함될 수 있다. 상기 반도체 패턴(220)은 상기 기판(100)의 상기 상면과 접촉할 수 있다. 상기 반도체 패턴(220)은 필라 형상을 가질 수 있으며, 상기 반도체 패턴(220) 상면에 상기 수직 채널 구조물(200)이 형성될 수 있다.
상기 채널(202), 터널 절연막, 전하 저장막 및 블록킹 유전막(204) 및 매립 절연 패턴(206) 상에는 패드 패턴(208)이 형성될 수 있다. 상기 패드 패턴(208)은 예를 들면, 상기 수직형 메모리 소자의 비트 라인(250)과 전기적으로 연결될 수 있다.
상기 게이트 라인들(230)은 상기 제1 방향으로 이격되면서 적층되고, 상기 게이트 라인들(230) 사이에는 절연막들(210)이 구비될 수 있다. 예시적인 실시예에서, 상기 게이트 라인들(230)은 상기 기판과 수평한 일 방향으로 연장될 수 있다.
상기 게이트 라인들(230)은 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인은 상기 GSL로 제공될 수 있으며, 최상층의 게이트 라인은 상기 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(230)은 상기 워드 라인으로 제공될 수 있다.
상기 워드 라인들은 복수의 층으로 형성될 수 있으며, 예를들어 64층 또는 128층 이상의 매우 높은 층으로 형성될 수도 있다. 따라서, 상기 게이트 라인(230) 및 절연막(210)이 반복 적층된 게이트 적층 구조물은 매우 두껍게 형성될 수 있다.
상기 게이트 라인들(230)의 단부는 계단 형상을 가지도록 형성되어 각 게이트 라인들(230)의 단부의 상부면이 노출될 수 있다.
제1 층간 절연막(180)은 상기 수직 채널 구조물(200) 및 상기 게이트 적층 구조물을 덮을 수 있다. 상기 제1 층간 절연막(180)은 상기 크랙 검출부에 포함된 제1 층간 절연막(180)과 동일한 막일 수 있다.
상기 제1 층간 절연막(180)을 관통하여 상기 각 게이트 라인들(230)의 단부의 상부면과 접촉하는 제7 콘택 플러그들(222)이 구비될 수 있다. 상기 제7 콘택 플러그들(222) 및 상기 제1 층간 절연막(180) 상에는 제5 배선(224)이 구비될 수 있다.
상기 제7 콘택 플러그(222)는 상기 크랙 검출부의 제5 콘택 플러그(162)와 동일한 공정을 통해 형성될 수 있다. 또한, 상기 제5 배선(224)은 상기 제1 배선 구조물(164)과 동일한 공정을 통해 형성될 수 있다.
상기 제1 배선 구조물(164) 및 제5 배선(224)은 금속을 포함할 수 있다. 상기 제1 배선 구조물(164) 및 제5 배선(224)은 베리어막 및 금속막을 포함할 수 있다.
상기 수직형 낸드 플래시 메모리 소자의 경우, 각 메모리 셀들이 수직 방향으로 적층되기 때문에 상기 제1 층간 절연막(180)의 두께가 매우 두꺼울 수 있다. 따라서, 상기 제5 및 제7 콘택 플러그들(162, 222)의 높이는 매우 높을 수 있다.
상기 제5 배선(224) 상에는 상기 제5 배선(224)을 덮는 제1 금속간 절연막(182)이 구비될 수 있다. 상기 제1 금속간 절연막(182)을 관통하여 상기 패드 패턴(208)과 접촉하는 제8 콘택 플러그(226)가 구비될 수 있다. 상기 제8 콘택 플러그(226) 상에는 비트 라인(250)이 구비될 수 있다.
상기 제1 금속간 절연막(182)은 상기 크랙 검출부에 포함된 제1 금속간 절연막과 동일한 막일 수 있다. 상기 제8 콘택 플러그(226)는 상기 크랙 검출부의 제6 콘택 플러그(166)와 동일한 공정을 통해 형성될 수 있다. 또한, 상기 비트 라인(250)은 상기 제2 배선 구조물(168)과 동일한 공정을 통해 형성될 수 있다.
상기 제2 배선 구조물(168) 및 비트 라인(250)은 금속을 포함할 수 있다. 상기 제2 배선 구조물(168) 및 비트 라인(250)은 베리어막 및 금속막을 포함할 수 있다.
상기 제1 금속간 절연막(182) 상에 상기 비트 라인(250) 및 상기 제2 배선 구조물을 덮는 제2 금속간 절연막(184)이 더 구비될 수 있다. 상기 제2 금속간 절연막(184)을 관통하여 상기 제5 배선(224)과 접촉하는 제9 콘택 플러그(252) 및 상기 제9 콘택 플러그(252) 상에 제6 배선(254)이 더 구비될 수 있다.
상기와 같이, 수직형 낸드 플래시 메모리 소자의 경우 메모리 셀들이 제1 방향으로 적층되기 때문에 최상부 메모리 셀들이 매우 높게 위치한다. 따라서, 상기 최상부 메모리 셀들보다 높게 형성되는 도전 패턴들과 상기 기판 사이의 갭의 높이가 매우 크다. 따라서, 상기 기판 부위에서 크랙이 발생되었다 하더라도 상기 크랙이 상기 도전 패턴에 영향을 주지 못할 수 있다.
그러나, 상기 크랙 검출부를 포함하는 경우, 상기 기판 및 게이트 패턴 부위에서 발생된 크랙은 상기 제1 크랙 검출 회로부를 통해 정확하게 검출될 수 있다. 또한, 상기 반도체 칩의 각 층별로 어느 부위에서 크랙이 발생되었는지도 각각 확인할 수 있다. 따라서, 상기 반도체 칩에 발생되는 크랙을 정확히 검출할 수 있으며 상기 크랙에 의해 발생되는 불량을 감소할 수 있다.
본 발명의 각 실시예들은 다양한 메모리 소자에 사용될 수 있다.
10, 100 : 기판 12 : 반도체 칩 영역
14 : 스크라이브 래인 50 : 스크라이브 래인 가드링 구조물
52 : 칩 가드링 구조물 54 : 크랙 검출부
60, 160 : 제3 게이트 패턴 64, 164 : 제1 배선 구조물
68, 168 : 제2 배선 구조물 62, 162 : 제5 콘택 플러그
66, 166: 제6 콘택 플러그 72 :　크랙 검출 회로부
72a, 72b, 72c : 제1 내지 제3 크랙 검출 회로부들
74a, 74b, 74c : 제1 내지 제3 클록 신호부
76a, 76b, 76c : 제1 내지 제3 버퍼부
78a, 78b, 78c : 제1 내지 제3 출력부
80, 180 : 제1 층간 절연막 82, 182 : 제1 금속간 절연막
184 : 제2 금속간 절연막 200 : 수직 채널 구조물
202 : 채널 204a :　터널 절연막
204b : 전하 저장막 204c : 블록킹 유전막
206 : 매립 절연 패턴 208 : 패드 패턴
210 : 절연막들 220 : 반도체 패턴
222 : 제7 콘택 플러그 226 : 제8 콘택 플러그
224 : 제5 배선 230 : 게이트 라인들
250 : 비트 라인 252 : 제9 콘택 플러그
254 : 제6 배선

Claims (20)

  1. 기판 상에 상기 기판 표면과 인접하게 형성되고, 반도체 칩 영역 내의 가장자리를 따라 배치되는 게이트 패턴;
    상기 게이트 패턴과 이격되면서 상기 게이트 패턴 상에 구비되고, 상기 반도체 칩 영역 내의 가장자리를 따라 배치되는 제1 도전 패턴을 포함하는 제1 배선 구조물;
    상기 게이트 패턴 및 제1 배선 구조물을 연결시키는 제1 콘택 플러그;
    상기 게이트 패턴과 전기적으로 연결되는 제1 검출 회로부; 및
    상기 제1 배선 구조물과 전기적으로 연결되는 제2 검출 회로부를 포함하는 반도체 칩.
  2. 제1항에 있어서, 상기 게이트 패턴은 평면도에서 볼 때 상기 제1 및 제2 검출 회로부들과 인접하는 부위에서 절단된 사각 링 형상을 갖는 반도체 칩.
  3. 제1항에 있어서, 상기 제1 배선 구조물은 평면도에서 볼 때 상기 제1 및 제2 검출 회로부들과 인접하는 부위에서 절단된 사각 링 형상을 갖는 상기 제1 도전 패턴과 상기 제1 도전 패턴의 측벽과 접하면서 상기 반도체 칩 영역으로 연장되는 제1 연장 라인 및 상기 제1 연장 라인과 이격되고 상기 제1 콘택 플러그의 상부면과 접촉되는 제2 연장 라인을 포함하는 반도체 칩.
  4. 제3항에 있어서, 상기 제1 연장 라인은 상기 제2 검출 회로부와 연결되고, 상기 제2 연장 라인은 상기 제1 검출 회로부와 연결되는 반도체 칩.
  5. 제1항에 있어서, 상기 제1 검출 회로부는,
    상기 게이트 패턴의 제1 단부와 전기적으로 연결되고, 게이트 클록 신호에 따라 동작되는 제1 클록 신호부;
    상기 게이트 패턴의 제2 단부와 전기적으로 연결되는 제1 버퍼부; 및
    상기 제1 버퍼부 후단에 구비되는 제1 출력부를 포함하는 반도체 칩.
  6. 제1항에 있어서, 상기 제2 검출 회로부는,
    상기 제1 도전 패턴의 단부와 전기적으로 연결되고, 제1 도전 패턴 클록 신호에 따라 동작되는 제2 클록 신호부;
    상기 제1 도전 패턴의 제2 단부와 전기적으로 연결되는 제2 버퍼부; 및
    상기 제2 버퍼부 후단에 구비되는 제2 출력부를 포함하는 반도체 칩.
  7. 제1항에 있어서,
    상기 제1 배선 구조물과 이격되면서 상기 제1 배선 구조물 상에 구비되고, 상기 반도체 칩 영역 내의 가장자리를 따라 배치되는 제2 도전 패턴을 포함하는 제2 배선 구조물;
    상기 제1 및 제2 배선 구조물을 연결시키는 제2 콘택 플러그; 및
    상기 제2 배선 구조물과 전기적으로 연결되는 제3 검출 회로부를 더 포함하는 반도체 칩.
  8. 제7항에 있어서, 상기 제2 배선 구조물은 제3 연장 라인을 더 포함하고, 상기 제3 연장 라인은 상기 제3 검출 회로부와 연결되는 반도체 칩.
  9. 제1항에 있어서, 상기 반도체 칩 영역의 기판 상에는 상기 기판과 상기 제1 배선 구조물 사이에 메모리 셀들이 형성되는 반도체 칩.
  10. 제9항에 있어서, 상기 메모리 셀들은 수직형 낸드 플래시 메모리 소자의 메모리 셀인 반도체 칩.
  11. 기판 상에 상기 기판 표면과 인접하게 형성되고, 반도체 칩 영역 내의 가장자리를 따라 배치되는 게이트 패턴;
    상기 게이트 패턴과 이격되면서 상기 게이트 패턴 상에 구비되고, 상기 게이트 패턴과 오버랩되는 제1 도전 패턴을 포함하는 제1 배선 구조물;
    상기 게이트 패턴 및 제1 배선 구조물을 연결시키는 제1 콘택 플러그;
    상기 게이트 패턴과 전기적으로 연결되는 제1 검출 회로부;
    상기 제1 배선 구조물과 전기적으로 연결되는 제2 검출 회로부;
    상기 반도체 칩 영역 내의 기판 상에 상기 기판 표면과 수직한 제1 방향으로 서로 이격되면서 적층되고, 상기 기판의 상면으로부터 수평한 제2 방향으로 연장되는 게이트 라인들;
    상기 게이트 라인들을 상기 제1 방향으로 관통하는 수직 채널 구조물들;
    상기 게이트 라인들을 관통하여 상기 게이트 라인들의 각 단부와 접촉되는 제2 콘택 플러그;
    상기 제2 콘택 플러그 상부면과 접촉하는 제1 배선 패턴; 및
    상기 수직 채널 구조물의 패드 패턴과 전기적으로 연결되는 비트 라인을 포함하는 반도체 칩.
  12. 제11항에 있어서, 상기 제1 배선 구조물 및 제1 배선 패턴은 실질적으로 동일한 평면 상에 형성되는 반도체 칩.
  13. 제11항에 있어서,
    상기 제1 배선 구조물과 이격되면서 상기 제1 배선 구조물 상에 구비되고, 상기 반도체 칩 영역 내의 가장자리를 따라 배치되는 제2 도전 패턴을 포함하는 제2 배선 구조물;
    상기 제1 및 제2 배선 구조물을 연결시키는 제2 콘택 플러그; 및
    상기 제2 배선 구조물과 전기적으로 연결되는 제3 검출 회로부를 더 포함하는 반도체 칩.
  14. 제13항에 있어서, 상기 제2 배선 구조물 및 비트 라인은 실질적으로 동일한 평면 상에 형성되는 반도체 칩.
  15. 제11항에 있어서, 상기 기판에는 반도체 칩 영역이 구비되고, 상기 반도체 칩 영역들 사이에는 스크라이브 래인이 구비되는 반도체 칩.
  16. 제11항에 있어서, 상기 게이트 패턴 및 상기 제1 도전 패턴은 평면도에서 볼 때 각각 양 단부를 포함하는 절단된 사각 링 형상을 갖는 반도체 칩.
  17. 제16항에 있어서, 상기 제1 검출 회로부는 상기 제1 게이트 패턴의 양 단부와 각각 전기적으로 연결되고, 상기 제2 검출 회로부는 상기 제1 도전 패턴의 양 단부와 각각 전기적으로 연결되는 반도체 칩.
  18. 기판 상에 상기 기판 표면과 인접하게 형성되고, 반도체 칩 영역 내의 가장자리를 따라 배치되고, 제1 및 제2 단부를 포함하는 게이트 패턴;
    상기 게이트 패턴과 이격되면서 상기 게이트 패턴 상에 구비되고, 상기 게이트 패턴과 오버랩되는 복수의 제1 도전 패턴들을 포함하는 제1 배선 구조물;
    상기 게이트 패턴 및 제1 배선 구조물의 일부분을 연결하는 제1 콘택 플러그;
    상기 게이트 패턴의 제1 및 제2 단부와 전기적으로 연결되는 제1 검출 회로부; 및
    상기 제1 배선 구조물의 제1 도전 패턴들과 전기적으로 연결되는 제2 검출 회로부를 포함하는 반도체 칩.
  19. 제18항에 있어서, 상기 제1 배선 구조물은 평면도에서 볼때 상기 제1 및 제2 검출 회로부들과 인접하는 부위에서 절단된 사각 링 형상을 갖는 복수의 상기 제1 도전 패턴들과 상기 제1 도전 패턴들의 측벽과 접하면서 상기 반도체 칩 영역으로 연장되는 제1 연장 라인 및 상기 제1 연장 라인과 이격되고 상기 제1 콘택 플러그의 상부면과 접촉되는 제2 연장 라인을 포함하는 반도체 칩.
  20. 제18항에 있어서, 상기 제1 연장 라인은 상기 제2 검출 회로부와 연결되고, 상기 제2 연장 라인은 상기 제1 검출 회로부와 연결되는 반도체 칩.
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