CN107068637A - 具有缺陷探测电路的半导体芯片 - Google Patents

Abstract

一种半导体芯片，包括：衬底上的栅极图案；栅极图案上的层间绝缘层；在层间绝缘层上的第一布线结构；以及电连接到所述栅极图案和第一布线结构的缺陷探测电路。第一布线结构通过接触插塞电连接到栅极图案，该接触插塞穿过所述层间绝缘层。所述缺陷探测电路电连接到所述栅极图案和第一布线结构，且所述缺陷探测电路被构造成探测所述第一布线结构以及所述栅极图案和衬底中的至少一个内的缺陷。

Description

具有缺陷探测电路的半导体芯片

技术领域

示例性实施方式涉及半导体芯片。更具体地说，示例性实施方式涉及包括缺陷探测电路的半导体芯片。

背景技术

半导体芯片的电气操作故障和/或不良的可靠性可以由缺陷如半导体芯片中的裂纹或碎屑产生。从而，需要在半导体芯片中的缺陷的精确探测。

发明内容

示例性实施方式提供了一种半导体芯片，该半导体芯片包括缺陷探测电路，用于电气检查缺陷。

根据示例性实施方式，提供了一种半导体芯片。半导体芯片包括栅极图案、第一布线结构、第一接触插塞、第一缺陷探测电路和第二缺陷探测电路。栅极图案形成在衬底上。栅极图案邻近衬底的上表面并沿着衬底的半导体芯片区域的边缘部分形成。第一布线结构形成在栅极图案上方。第一布线结构与栅极图案间隔开，并包括沿着半导体芯片区域的边缘部分形成的第一导电图案。第一接触插塞电连接到栅极图案并电连接到第一布线结构的一部分。第一缺陷探测电路电连接到栅极图案。第二缺陷探测电路电连接到第一布线结构。

在示例性实施方式中，在平面图中，栅极图案可以具有矩形环形状，其邻近第一和第二缺陷探测电路部分的一部分被切去。

在示例性实施方式中，在平面图中，栅极图案可以具有矩形环形状，且栅极图案的端部邻近第一和第二缺陷探测电路并可以彼此间隔开。

第一布线结构可以进一步包括第一延伸线和第二延伸线；在平面图中，第一导电图案可以具有矩形环形状，其中，第一导电图案的端部邻近第一和第二缺陷探测电路，并且彼此间隔开；第一延伸线可以接触第一导电图案的侧壁并且朝向半导体芯片区域延伸；且第二延伸线可以与第一延伸线间隔开并接触第一接触插塞。

第一延伸线可以连接到第二缺陷探测电路；并且第二延伸线可以连接到第一缺陷探测电路。

第一缺陷探测电路可以包括：时钟信号电路，该时钟信号电路电连接到栅极图案的第一端部分，且该时钟信号电路被构造成根据栅极时钟信号操作；缓冲器电路，该缓冲器电路电连接到栅极图案的第二端部分；以及输出电路，该输出电路连接到缓冲器电路。

第二缺陷探测电路可以包括：时钟信号电路，该时钟信号电路电连接到第一导电图案的第一端部分，且该时钟信号电路被构造成根据第一导电图案时钟信号操作；缓冲器电路，该缓冲器电路电连接到第一导电图案的第二端部分；以及输出电路，该输出电路连接到缓冲器电路。

半导体芯片可以进一步包括：在第一布线结构之上的第二布线结构，该第二布线结构与第一布线结构间隔开，且该第二布线结构包括沿着半导体芯片区域的边缘部分形成的第二导电图案；第二接触插塞，该第二接触插塞电连接到第二布线结构以及第一布线结构的第二部分；以及第三缺陷探测电路，该第三缺陷探测电路电连接到第二布线结构。

第一布线结构可以进一步包括第三延伸线；且第三延伸线可以通过第二接触插塞电连接到第三缺陷探测电路。

半导体芯片可以进一步包括：在衬底的存储器单元区域中的多个存储器单元；其中多个存储器单元在衬底和第一布线结构之间。

多个存储器单元可以包括NAND快闪存储器器件的存储器单元。NAND快闪存储器器件可以是包括三维垂直NAND(VNAND)存储器阵列的三维存储器器件。三维VNAND存储器阵列可以一体地形成在存储器单元的一个或多个物理层级中，该存储器单元具有在衬底之上的有源区域。三维VNAND存储器阵列的存储器单元可以包括电荷捕获层。三维VNAND存储器阵列中的字线和位线的至少之一可以在三维VNAND存储器阵列的层级之间共享。

栅极图案可以作为用于探测衬底中的裂缝的导电线。

根据示例性实施方式，半导体芯片包括：在衬底上的栅极图案，该栅极图案邻近衬底的上表面，并且该栅极图案沿着衬底的半导体芯片区域的边缘部分形成；在栅极图案上方的第一布线结构，第一布线结构与栅极图案间隔开，且第一布线结构包括与栅极图案交叠的第一导电图案；将栅极图案电连接到第一布线结构的第一部分的第一接触插塞；电连接到栅极图案的第一缺陷探测图案；电连接到第一布线结构的第二缺陷探测电路；在衬底的半导体芯片区域上的多个栅线，多个栅线在基本上垂直于衬底的上表面的第一方向上彼此间隔开，且多个栅线在基本上平行于衬底的上表面的第二方向上延伸；在第一方向上延伸通过多个栅线的垂直沟道结构；在多个栅线的每一个的边缘部分上的第二接触插塞；接触第二接触插塞的第一布线图案；以及电连接到垂直沟道结构的焊盘图案的位线。

第一布线结构和第一布线图案形成在基本相同的平面上。

半导体芯片可以进一步包括：在第一布线结构上方的第二布线结构，第二布线结构与第一布线结构间隔开，且第二布线结构包括沿着半导体芯片区域的边缘部分形成的第二导电图案；第二接触插塞，第二接触插塞将第二布线结构电连接到第一布线结构的第二部分；以及电连接到第二布线结构的第三缺陷探测电路。

第二布线结构和位线可以形成在基本相同的平面上。

半导体芯片可以进一步包括：多个半导体芯片区域；以及在多个半导体芯片区域之间的划线。

栅极图案和第一导电图案中的每一个可以具有矩形环形状；在平面图中，栅极图案的端部可以彼此间隔开；且在平面图中，第一导电图案的端部可以彼此间隔开。

第一缺陷探测电路可以电连接到栅极图案的相对端部分；且第二缺陷探测电路可以电连接到第一导电图案的相对端部分。

根据示例性实施方式，半导体芯片包括：在衬底上的栅极图案，该栅极图案邻近衬底的上表面，该栅极图案沿着衬底的半导体芯片区域的边缘部分形成，且该栅极图案具有第一端部分和第二端部分；在栅极图案上方的第一布线结构，该第一布线结构与栅极图案间隔开，且第一布线结构包括与栅极图案交叠的多个第一导电图案；第一接触插塞，该第一接触插塞将栅极图案电连接到第一布线结构的一部分；电连接到栅极图案的第一和第二端部分的第一缺陷探测电路；以及电连接到第一布线结构的多个第一导电图案的第二缺陷探测电路。

第一布线结构可以进一步包括第一延伸线和第二延伸线；多个第一导电图案的至少一个可以具有矩形环形状；在平面图中，至少一个第一导电图案的邻近第一和第二缺陷探测电路的端部可以彼此间隔开；第一延伸线可以接触至少一个第一导电图案的侧壁并朝向半导体芯片区域延伸；第二延伸线可以与第一延伸线间隔开并接触第一接触插塞。

第一延伸线可以连接到第二缺陷探测电路；且第二延伸线可以连接到第一缺陷探测电路。

第一和第二缺陷探测电路可以在半导体芯片区域内。

第一缺陷探测电路可以包括：时钟信号电路，该时钟信号电路电连接到栅极图案的第一端部分，该时钟信号电路被构造成根据栅极时钟信号操作；缓冲器电路，该缓冲器电路电连接到栅极图案的第二端部分；以及连接到缓冲器电路的输出电路。

第二缺陷探测电路可以包括：时钟信号电路，该时钟信号电路电连接到多个第一导电图案的至少一个的第一端部分，时钟信号电路被构造成根据导电图案时钟信号而操作；缓冲器电路，该缓冲器电路电连接到至少一个第一导电图案的第二端部分；以及连接到缓冲器电路的输出电路。

根据示例性实施方式，一种探测半导体芯片的缺陷的方法包括：向衬底的半导体芯片区域的测试电路供给测试时钟信号；向测试电路供给栅极时钟信号，使得电信号被供给到栅极图案的第一端部分，该栅极图案邻近衬底的上表面，且该栅极图案沿着半导体芯片区域的边缘部分形成；从栅极图案的第二端部分输出第一输出信号；确定第一输出信号的第一波形和第一输出延迟时间；以及如果被确定的第一波形和第一输出延迟时间在第一阈值范围之外，则探测到衬底的至少一部分的缺陷。

所述方法可以进一步包括：将第一导电图案时钟信号供给到测试电路，使得电信号被供给到栅极图案上的导电图案的第一端部分，导电图案沿着半导体芯片区域的边缘部分形成；从导电图案的第二端部分输出第二输出信号；确定第二输出信号的第二波形和第二输出延迟时间；以及如果被确定的第二波形和第二输出延迟时间在第二阈值范围之外，则探测到导电图案的至少一部分的缺陷。

根据示例性实施方式，半导体芯片包括：在衬底上的栅极图案；在栅极图案上的层间绝缘层；在层间绝缘层上的第一布线结构；以及电连接到栅极图案和第一布线结构的缺陷探测电路。第一布线结构通过穿过层间绝缘层的接触插塞电连接到栅极图案。缺陷探测电路电连接到栅极图案和第一布线结构，且缺陷探测电路被构造成探测栅极图案和衬底中的至少一个以及第一布线结构中的缺陷。

缺陷可以包括在第一布线结构、栅极图案和衬底的至少一个中的至少一个裂缝。

缺陷探测电路可以进一步包括第一裂缝探测电路，该第一裂缝探测电路电连接到栅极图案，且第一裂缝探测电路被构造成探测栅极图案和衬底的至少一个中的至少一个裂缝。

缺陷探测电路可以进一步包括电连接到第二布线结构的第二裂缝探测单元，第二裂缝探测单元被构造成探测第一布线结构中的至少一个裂缝。

缺陷探测单元可以进一步构造成：响应于第一栅极时钟信号将第一输入信号供给到栅极图案的第一端；从栅极图案的第二端接收第一输出信号；以及基于第一输入信号和第一输出信号的相对时序来探测栅极图案和衬底的至少一个中的缺陷。

缺陷探测电路可以进一步构造成：响应于第二栅极时钟信号将第二输入信号供给到第一布线结构的第一端；从第一布线结构的第二端接收第二输出信号；以及基于第二输入信号和第二输出信号的相对时序来探测第一布线结构中的缺陷。

根据示例性实施方式，在用于封装半导体芯片的模制工艺之前，半导体芯片可以被检查缺陷，如衬底的锯切工艺所致的裂缝。而且，在金属布线和衬底的表面上产生的裂缝可以被精确探测到。此外，在半导体芯片的任何层中的裂缝可以被探测到。例如，从金属布线或衬底的表面产生的裂缝可以被单独探测。从而，可以减少半导体芯片的电气故障。而且，半导体芯片可以具有高可靠性。

附图说明

从下面结合附图的详细描述中，示例性实施方式将更清楚地被理解。图1至6表示如在此描述的非限定性示例性实施方式。

图1A、1B和1C是示出根据示例性实施方式的半导体芯片的平面图；

图2A和2B是示出根据示例性实施方式的半导体芯片的各部分的平面图；

图3A和3B是示出根据示例性实施方式的半导体芯片的各部分的截面图；

图4是示出根据示例性实施方式的半导体芯片的裂缝探测部分的框图；

图5示出用于说明根据示例性实施方式的探测半导体芯片的裂缝的方法的示例性信号时序；

图6是示出根据示例性实施方式的包括裂缝探测部分的垂直型NAND快闪存储器器件的截面图。

具体实施方式

在下面将参照附图更全面地描述各种示例性实施方式，图中示出一些示例性实施方式。但是，本发明构思可以以很多不同方式来实施，并且不应解释为限制于在此陈述的示例性实施方式。而是，提供这些示例性实施方式，使得本说明将是全面和完整的，并向本领域技术人员完整传达本发明构思的范围。在附图中，为了清楚而夸大了层和区域的尺寸和相对尺寸。

应该理解的是，当元件或层被称为在另一个元件或层上、连接到或联接到该另一元件或层时，它可以直接在所述另一元件或层上、直接连接到或联接到该另一元件或层，或者可以存在中间元件或层。相反，当元件被称为直接在另一元件或层上、直接连接到或直接联接到另一元件或层，则不存在中间元件或层。相同附图标记一直表示相同元件。如在此使用的，术语“和/或”包括相关列出的项目的一个或多个的任意和所有组合。

将理解的是，虽然术语第一、第二、第三、第四等可以在此用于描述各种元件、部件、区域、层和/或区间，这些元件、部件、区域、层和/或区间不应被这些术语限制。这些术语仅用于将一个元件、部件、区域、层或区间与另一个区域、层或区间区分开。从而，下面讨论的第一元件、部件、区域、层或区间可以被称为第二元件、部件、区域、层或区间，而不背离本发明构思的教导。

为了易于描述，空间相对术语，如“下面”、“之下”、“下部”、“之上”、“上部”等可以在此使用以描述一个元件或特性与另一元件或特征如图中所示的关系。将理解的是，空间相对术语意在涵盖除图中所示的取向之外的在使用或操作中的装置的不同取向。例如，如果图中的装置被颠倒，描述为在其他元件或特征“之下”或“下面”的元件则可以在所述其他元件或特征“之上”取向。从而，示例性术语“之下”可以涵盖之上和之下的取向。该装置可以另外取向(旋转90度或在其他取向上)，并且在此使用的空间相对描述语将相应地解释。

在此使用的术语是仅出于描述特定示例性实施方式的目的，而非意在发明构思的限制。如在此使用的，单数形式“一”、“一个”和“该”意在也包括复数形式，除非上下文明确的另外指出。将进一步理解的是术语“包括”和/或“包含”当在本说明书中使用时指定所陈述特征、整体、步骤、操作、元件和/或部件的存在，但是并不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组的存在或添加。

在此参照截面图示描述示例性实施方式，该截面图示是理想化的示例性实施方式(及其中间结构)的示意图。如此，例如制造技术和/或公差导致的与所示形状的偏差是可以被预期到的。从而，示例性实施方式不应理解为限制于在此示出的区域的特定形状，而是包括例如制造所导致的形状中的偏差。例如，示为矩形的注入区域典型地可以具有倒圆或弯曲特征和/或在其边缘处的注入浓度梯度，而非从被注入区域到未注入区域的二元变化。同样，通过注入形成的埋入区域可以导致在被埋入区域和注入通过其发生的表面之间的区域内的一些注入。从而，在图中所示的区域在本质上是示意性的，且它们的形状不意在示出装置的区域的形状，并且不意在限制本发明构思的范围。

虽然一些截面图的相对应平面图和/或透视图可能未示出，但是在此示出的装置结构的截面图提供对沿着两个不同方向延伸的多个装置结构的支持，如将在平面图中示出的那样，且/或提供对在三个不同方向延伸的多个装置结构的支持，如将在透视图中所示的那样。两个不同方向可以或可以不彼此正交。三个不同方向可以包括与两个不同方向正交的第三方向。多个装置结构可以集成到相同电子装置中。例如，当装置结构(例如，存储器单元结构或晶体管结构)在截面图中被示出时，电子装置可以包括多个装置结构(例如，存储器单元结构或晶体管结构)，如将通过电子装置的平面图示出的那样。多个装置结构可以布置成阵列和/或二维图案。

除非另有限定，在此使用的所有术语(包括技术和科学术语)具有与本发明构思所述的领域的技术人员通常理解的相同的含义。将进一步理解的是，如通常使用的字典中限定的那些，术语应被解释为具有与它们在现有技术背景下它们的含义所一致的含义，并且不应以理想化或过分正式的方式解释，除非在此明确如此限定。

图1A、1B和1C是示出根据示例性实施方式的半导体芯片的平面图。图2A和2B是示出根据示例性实施方式的半导体芯片的各部分的平面图。图3A和3B是示出根据示例性实施方式的半导体芯片的各部分的截面图。图4是示出根据示例性实施方式的半导体芯片的裂缝探测部分和/或部件的框图。裂缝探测部分在此也可以称为裂缝探测电路。

图1A、1B和1C分别示出示例性裂缝探测部分。具体地，例如，图1A示出第二导电图案，图1B示出第一导电图案，且图1C示出第三栅极图案。图2A示出在图1A和1B的区域“A”中的第一和第二导电图案。图2B示出在图1B和1C的区域“A”中的第三栅极图案和第一导电图案。图3A示出沿着图2A和2B的线I-I’截取的截面图。图3B包括沿着图2A和2B的线II-II’截取的部分、划线道(scribe lane)和裂缝探测部分的截面图。

参照图1A、1B、1C、2A、2B、3A、3B和4，衬底10可以包括半导体芯片区域12和划线道14。存储器单元可以形成在半导体芯片区域12中，且用于探测裂缝的裂缝探测部分54可以沿着半导体芯片区域12的边缘部分形成。

划线道保护环结构50可以形成在衬底10上并可以将衬底10分成半导体芯片区域12和划线道14。

在示例性实施方式中，如图3B中所示，划线道保护环结构50可以包括第一栅极图案50a、第一接触插塞50b、第一布线50c、第二接触插塞50d和第二布线50e。

第一栅极图案50a、第一布线50c和第二布线50e可以在第一方向上彼此间隔开，该第一方向垂直于或基本上垂直于衬底10的上表面。第一栅极图案50a、第一布线50c和第二布线50c中的每一个可以围绕半导体芯片区域12和划线道14之间的界面。第一接触插塞50b可以电连接到第一栅极图案50a和第一布线50c。第二接触插塞50d可以电连接到第一布线50c和第二布线50e。

第一栅极图案50a可以包括例如多晶硅。第一布线50c可以包括第一金属，而第二布线50e可以包括第二金属。第一和第二布线50c和50e中的每一个可以包括金属和/或金属氮化物。

芯片保护环结构52可以形成在半导体芯片区域12的边缘部分处。从而，芯片保护环结构52可以从划线道保护环结构50形成在半导体芯片区域12的内部部分中。

在示例性实施方式中，如图3B中所示，芯片保护环结构52可以包括第二栅极图案52a、第三接触插塞52b、第三布线52c、第四接触插塞52d和第四布线52e。例如，芯片保护环结构52的叠置层可以与划线道保护环结构50的叠置层相同或基本上相同。

裂缝探测部分54可以形成在半导体芯片区域12中，并可以邻近芯片保护环结构52。半导体芯片中的裂缝可以被裂缝探测部分54探测到。例如，当衬底10被沿着划线道14锯切以分成多个半导体芯片时，半导体芯片中的裂缝可以被裂缝探测部分54探测到。

在示例性实施方式中，裂缝探测部分54可以形成在衬底10上，并可以包括第三栅极图案60、第一布线结构64、第二布线结构68、第五接触插塞62、第六接触插塞66和裂缝探测电路部分72。第三栅极图案60以及第一和第二布线结构64及68中的每一个可以电连接到每个裂缝探测电路。

在示例性实施方式中，如图4中所示，裂缝探测电路部分72可以包括第一裂缝探测电路部分72a、第二裂缝探测电路部分72b和第三裂缝探测电路部分72c。第三栅极图案60、第一布线结构64和第二布线结构68可以分别电连接到第一裂缝探测电路部分72a、第二裂缝探测电路部分72b和第三裂缝探测电路部分72c。从而，从第三栅极图案60、第一布线结构64和第二布线结构68产生的裂缝可以被单独探测。

在形成周边电路的栅电极和存储器单元的栅电极的过程中，第一、第二和第三栅极图案50a、52a和60可以共同和/或同时形成在衬底10上，栅极绝缘层48可以进一步形成在衬底10与第一、第二和第三栅极图案50a、52a和60中的每一个之间。第一、第二和第三栅极图案50a、52a和60可以邻近衬底10的上表面。

在示例性实施方式中，第一、第二和第三栅极图案50a、52a和60可以包括多晶硅。可替代的是，第一、第二和第三栅极图案50a、52a和60可以包括金属氮化物和/或金属。

下面，将详细描述裂缝探测部分54的示例性实施方式。

参照图1C、2B、3A和3B，第三栅极图案60可以邻近衬底10的上表面。

在图1C和2B中，第三栅极图案60可以沿着半导体芯片区域12的边缘部分形成，除了邻近裂缝探测电路部分72的部分。即，例如，第三栅极图案60可以具有矩形环形状，该矩形环形状的邻近裂缝探测电路部分72的一部分可以被切去，该部分可以被称为切割区域。

第三栅极图案60可以具有第一宽度W1。第一绝缘中间层80可以形成在第三栅极图案60上，参照图3A和3B。

第三栅极图案60可以具有第一端部分和第二端部分。第一和第二端部分电连接到第一裂缝探测电路部分72a，如图4中所示。从而，衬底10的上表面和/或第三栅极图案60的缺陷(如裂缝)可以被第一裂缝探测电路部分72a探测到。

参照图1B、2A、2B、3A和3B，第一布线结构64可以形成在第一绝缘中间层80上。

参照图1B，第一布线结构64可以包括多个第一导电图案64a、第一延伸图案64b、第二延伸图案64c和第三延伸图案64d。第一延伸图案64b可以接触第一导电图案64a的端部分。第三和第四延伸图案64c和64d中的每一个可以在第二方向上与第一延伸图案64b间隔开。

在图1B、2A和2B中，第一导电图案64a的每一个可以沿着半导体芯片区域12的边缘部分形成，除了邻近裂缝探测电路部分72的部分之外。即，例如，第一导电图案64a中的每一个可以具有矩形环形状，该矩形环形状邻近裂缝探测电路部分72的一部分可以被切去，该部分被称为切割区域。在示例性实施方式中，第一导电图案64a可以彼此间隔开，并可以布置成同心环。

参照图2B，第一导电图案64a中的每一个具有第二宽度W2，该第二宽度小于第一宽度W1。

在示例性实施方式中，第一导电图案64a的每一个可以交叠第三栅极图案60。第一导电图案64a的第二宽度W2和相邻的第一导电图案64a之间的距离之和可以与第一宽度W1相同、基本上相同或小于该第一宽度W1。

可替代的是，可以提供仅一个第一导电图案64a，并且第一导电图案64a可以与第三栅极图案60交叠。在这种情况下，第一导电图案64a的第二宽度W2可以与第一宽度W1相同或基本上相同。

在示例性实施方式中，第一布线结构64可以包括多个第一延伸图案64b、多个第二延伸图案64c和多个第三延伸图案64d。第一、第二和第三延伸图案64b、64c和64d中的每一个可以在第三方向上朝半导体芯片区域12延伸，该第三方向垂直于或基本上垂直于第一导电图案64a的延伸方向。第一、第二和第三延伸图案64b、64c和64d可以在第二方向上布置。

第一延伸图案64b可以接触第一导电图案64a的端部分。即，例如，第一延伸图案64b可以电连接到第一导电图案64a和第二裂缝探测电路部分72b。从而，第一布线结构64的缺陷，如裂缝，可以通过第二裂缝探测电路部分72b探测到。

第二延伸图案64c可以在第二方向上与第一延伸图案64b间隔开，并且可以设置在第一导电图案64a的切割区域内。

参照图2B，第二延伸图案64c可以跨过第三栅极图案60。第二延伸图案64c可以电连接到第一裂缝探测电路部分72a。

第三延伸图案64d可以在第二方向上与第二延伸图案64c间隔开，并可以设置在第一导电图案64a的切割区域内。

参照图2A，第三延伸图案64d可以跨过包括在第二布线结构68中的第二导电图案68a。第三延伸图案64d可以电连接到第三裂缝探测电路部分72c。

第一、第二和第三延伸图案64b、64c和64d以及第一导电图案可以通过相同或基本上相同的沉积和蚀刻工艺形成。

存储器单元(未示出)可以形成在衬底10的半导体芯片区域12上，并且存储器单元可以在第一方向上设置在衬底10和第一布线结构64之间。即，例如，第一绝缘中间层80可以充分覆盖存储器单元。第一布线结构64可以形成在比存储器单元的上部分更高的层级处。在示例性实施方式中，存储器单元可以包括垂直NAND快闪存储器器件的存储器单元。

第一金属布线(未示出)可以形成在衬底10的半导体芯片区域12上并可以电连接到存储器单元。第一布线结构64和第一金属布线可以通过相同或基本上相同的工艺形成。第一布线结构64可以包括阻挡层和金属层。

参照图3A，第五接触插塞62可以穿过第一绝缘中间层80形成，并可以电连接到第三栅极图案60和第二延伸图案64c。从而，第五接触插塞62的上表面和下表面可以分别接触第二延伸图案64c的下表面和第三栅极图案60的上表面。

参照图4，第二延伸图案64c和第一裂缝探测电路部分72a可以彼此电连接，使得衬底10的上表面和第三栅极图案60的裂缝可以被第一裂缝探测电路部分72a探测到。

第一金属间介电(IMD)层82可以形成在第一布线结构64上。

参照图1A、2A、3A和3B，第二布线结构68可以形成在第一IMD层82上。第二布线结构68可以包括多个第二导电图案68a。

在图1A和2A中，每个第二导电图案68a可以沿着半导体芯片区域12的边缘部分形成，除了邻近裂缝探测电路部分72的部分之外。每个第二导电图案68a可以具有矩形环形状，该矩形环形状的邻近裂缝探测电路部分72的一部分被切去，该部分被称为切割区域。第二导电图案68a可以彼此间隔开并可以布置成同心环。

在示例性实施方式中，第二导电图案68a可以与第一导电图案64a交叠。而且，每个第二导电图案68a可以延伸到部分的第一、第二和第三延伸图案68b、68c和68d。

每个第二导电图案68a可以具有小于第一宽度W1的第三宽度W3。从而，第二导电图案68a的第三宽度W3和相邻的第二导电图案68a之间的距离之和可以与第一宽度W1相同或基本上相同或小于第一宽度W1。在示例性实施方式中，第三宽度W3可以与第二宽度W2相同或基本上相同。

可替代的是，可以提供仅一个第二导电图案68a，以具有矩形环形状，该矩形环形状具有切割区域。在这种情况下，第二导电图案68a的第三宽度W3可以与第一宽度W1相同或基本上相同。

在示例性实施方式中，多个第二金属布线(未示出)可以形成在衬底10的半导体芯片区域12上以电连接到存储单元和/或第一金属布线。第二金属布线和第二布线结构68可以通过相同或基本上相同的工艺形成。第二布线结构68可以包括阻挡层和金属层。

参照图3A和3B，第六接触插塞66可以穿过第一IMD层82形成，以电连接到第三延伸图案64d和第二导电图案68a。从而，第六接触插塞66的上表面和下表面可以分别接触第二导电图案68a的下表面和第三延伸图案64d的上表面。

参照图4，第三延伸图案64d和第三裂缝探测电路部分72c可以彼此电连接，使得第二布线结构68的裂缝可以被第三裂缝探测电路部分72c探测到。

如上所述，第一、第二和第三裂缝探测电路部分72a、72b和72c可以分别探测第三栅极图案60、第一导电图案64a和第二导电图案68a的裂缝。包括在第一、第二和第三裂缝探测电路部分72a、72b和72c的每个中的电路的组成可以彼此相同或基本相同或彼此类似。

下面将参照图4更详细地描述第一、第二和第三裂缝探测电路部分72a、72b和72c。

参照图4，第一裂缝探测电路部分72a可以包括第一时钟信号部分74a、第一缓冲器部分76a和第一输出部分78a。第一时钟信号部分74a可以电连接到第三栅极图案60的第一端部分，且第一缓冲器部分76a和第一输出部分78a可以电连接到第三栅极图案60的第二端部分。第一裂缝探测电路部分72a可以通过第二延伸图案64c电连接到第三栅极图案60。

第一时钟信号部分74a可以包括第一输入部分75a和第一驱动器75b。第一输入部分75a可以接收栅极使能信号G-P ENABLE和测试使能时钟信号CKE。

在示例性实施方式中，第一输入部分75a可以包括NANA电路。第一驱动器75b可以包括彼此连接的多个反相器。

在示例性实施方式中，第一缓冲器部分76a可以包括三态缓冲晶体管。反相栅极使能信号可以供给到三态缓冲晶体管中的上部PMOS晶体管的栅极。而且，栅极使能信号可以供给到三态缓冲晶体管中的下部NMOS晶体管的栅极。

在示例性实施方式中，第一输出部分78a可以包括传输栅极。反相栅极使能信号可以被供给到传输栅极中包括的每个栅极。

第二裂缝探测电路部分72b可以包括第二时钟信号部分74b、第二缓冲器部分76b和第二输出部分78b。第二时钟信号部分74b可以电连接到第一导电图案64a的第一端部分，且第二缓冲器部分76b和第二输出部分78b可以电连接到第一导电图案64a的第二端部分。

第二时钟信号部分74b可以包括第二输入部分75c和第二驱动器75d。第二输入部分75c可以接收第一导电图案的使能信号M1-ENABLE和测试使能时钟信号CKE。

在示例性实施方式中，第二输入部分75c可以包括NAND电路。该第二驱动器75d可以包括多个彼此连接的反相器。

在示例性实施方式中，第二缓冲器部分76b可以包括三态缓冲晶体管。第一导电图案的反向使能信号可以供给到三态缓冲晶体管中的上部PMOS晶体管的栅极。而且，第一导电图案的使能信号可以供给到三态缓冲晶体管中的下部NMOS晶体管的栅极。

在示例性实施方式中，第二输出部分78b可以包括传输栅极。第一导电图案的反相使能信号可以供给到传输栅极中包括的每个栅极。

第三裂缝探测电路部分72c可以包括第三时钟信号部分74c、第三缓冲器部分76c和第三输出部分78c。第三时钟信号部分74c可以电连接到第二导电图案68a的第一端部分，且第三缓冲器部分76c和第三输出部分78c可以电连接到第二导电图案68a的第二端部分。

第三时钟信号部分74c可以包括第三输入部分75e和第三驱动器75f。第三输入部分75e可以接收第二导电图案的使能信号M2-ENABLE和测试使能时钟信号CKE。

在示例性实施方式中，第三输入部分75e可以包括NAND电路。第三驱动器75f可以包括彼此连接的多个反相器。

在示例性实施方式中，第三缓冲器部分76c可以包括三态缓冲晶体管。第二导电图案的反相使能信号可以供给到三态缓冲晶体管中的上部PMOS晶体管的栅极。而且，第二导电图案的使能信号可以供给到三态缓冲晶体管中的下部NMOS晶体管的栅极。

在示例性实施方式中，第三输出部分78c可以包括传输栅极。第二导电图案的反相使能信号可以供给到传输栅极中包括的每个栅极。

图5示出用于说明根据示例性实施方式的探测半导体芯片的裂缝的方法的示例性信号时序。

参照图4和5，为了探测半导体芯片的裂缝，通过操作模式寄存器设置(moderegistration set)(MRS)，裂缝测试模式可以被设定。MRS可以通过组合通过地址总线传输的地址信号来产生测试命令，并且寄存器(registration)可以被设定为裂缝测试模式。

从而，测试使能时钟信号CKE可以供给到第一、第二和第三输入部分75a、75c和75e的每一个中。测试使能时钟信号CKE可以以脉冲方式周期性和重复地供给。测试使能时钟信号CKE可以是电压脉冲信号或电流脉冲信号。

为了检查第三栅极图案60或衬底10的有源区域的裂缝，栅极使能信号GP-ENABLE可以供给到第一输入部分75a中。当测试使能时钟信号CKE和栅极使能信号GP-ENABLE被输入到第一输入部分75a中时，信号可以通过第一驱动器75b被传输到第三栅极图案60、第一缓冲器部分76a和第一输出部分78a。信号的电平可以通过第三栅极图案60、第一缓冲器部分76a和第一输出部分78a连续变化，并由此在给定延迟时间之后可以输出第一输出信号。

在示例性实施方式中，当测试使能时钟信号CKE和栅极使能信号GP-ENABLE一起输入到第一输入部分75a时，信号可以被传输。从而，第一输出信号可以具有与测试使能时钟信号CKE的波形相同或基本上相同的波形，该测试使能时钟信号CKE可以是电流脉冲或电压脉冲。但是，在从测试使能时钟信号CKE的输入时间给定延迟时间之后，第一输出信号可以通过第一输出部分78a输出。

参照图5，当第三栅极图案60的裂缝没有产生时，第一输出信号DQ0(PASS)可以在给定延迟时间之后输出，以具有与测试使能时钟信号CKE的波形相同或基本上相同的波形。

如果第三栅极图案60的裂缝被产生，第三栅极图案60可以是开路，或者可以具有相对高的电阻。从而，第一输出信号DQ0(FAIL)可以是异常的，或者第一输出信号可以被输出的延迟时间会比正常时间范围进一步延迟。当第一输出信号DQ0(FAIL)不具有与测试时钟信号CKE的波形相同或基本相同的波形时，或者当延迟时间在正常时间范围之外时，可以确定在第三栅极图案60和衬底10的该部分中产生裂缝。

为了检查第一布线结构64的一部分的裂缝，第一导电图案使能信号M1-ENABLE可以供给到第二输入部分75c中。测试使能时钟信号CKE可以是电流脉冲或电压脉冲。

当测试使能时钟信号CKE和第一导电图案使能信号M1-ENABLE输入到第二输入部分时，信号可以通过第二驱动器75d传输到第一导电图案64a、第二缓冲器部分76b和第二输出部分78b。

在示例性实施方式中，当测试时钟信号CKE和第一导电图案使能信号M1-ENABLE一起输入到第二输入部分75c时，可以仅信号被传输，使得第二输出信号可以通过第二输出部分78b输出。第二输出信号可以具有与测试使能时钟信号CKE的波形相同或基本上相同的波形，该测试使能时钟信号CKE可以是电流脉冲或电压脉冲。但是，第二输出信号可以在从测试使能时钟信号CKE的输入时间的给定延迟时间之后输出。

从而，当第二输出信号不具有与测试时钟信号CKE的波形相同或基本上相同的波形时，或者当延迟时间在正常时间范围之外时，可以确定在第一布线结构64的该部分中产生裂缝。

为了检查第二布线结构68的一部分的裂缝，第二导电图案使能信号M2-ENABLE可以供给到第三输入部分75e。当测试使能时钟信号CKE和第二导电图案使能信号M2-ENABLE被输入到第三输入部分75e时，信号可以通过第三驱动器75f被传输到第二导电图案68a、第三缓冲器部分76c和第三输出部分78c。

第三输出信号可以通过第三输出部分78c输出。在示例性实施方式中，当第三输出信号不具有与测试时钟信号的波形相同或基本上相同的波形时，或者当延迟时间在正常时间范围之外时，可以确定在第二布线结构68的该部分中产生裂缝。

例如，当衬底10被沿着划线道锯切以分离成多个半导体芯片时，会产生半导体芯片的裂缝。在执行用于封装半导体芯片的模制工艺之前，可以检查半导体芯片的裂缝。

可以探测在衬底10的上部存储器单元、第三栅极图案60和上表面上方的布线中的裂缝。而且可以检查在每个层级中的裂缝。从而，可以更准确地确定半导体芯片中差生的裂缝并且可以减少由于裂缝所致的半导体芯片的故障。

裂缝探测部分可以用在各种半导体器件中，包括：存储器器件，例如NAND快闪存储器器件、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、二维或三维存储器器件等；或逻辑器件中。

下面，将描述包括裂缝检查部分的垂直型NAND快闪存储器器件。但是，示例性实施方式不应局限于此示例。

图6是示出根据示例性实施方式的包括裂缝探测部分的垂直型NAND快闪存储器器件的截面图。

参照图6，半导体衬底100可以包括半导体芯片区域和划线道。

划线道保护环结构(未示出)可以形成在衬底100上，并可以将衬底100分成半导体芯片区域和划线道。芯片保护环结构(未示出)可以形成在半导体芯片区域的边缘部分处。划线道保护环结构和半导体芯片区域可以分别与参照图1A、1B和1C描述的划线道保护环结构和半导体芯片区域相同、基本相同或类似。

裂缝探测部分300可以形成在半导体芯片区域的内部部分，并可以形成为邻近芯片保护环结构。NAND快闪存储器单元和用于操作NAND快闪存储器单元的周边电路可以形成在半导体芯片区域中。

在示例性实施方式中，裂缝探测部分300可以形成在衬底100上，并可以包括第三栅极图案160、第一布线结构164、第二布线结构168、第五接触插塞162、第六接触插塞166和裂缝探测电路部分。

裂缝探测部分可以与参照图1A、1B、1C、2A、2B、3A、3B和4说明的裂缝探测部分的示例性实施方式相同、基本上相同或类似。

NAND快闪存储器单元可以包括垂直沟道结构200，该垂直沟道结构可以形成在衬底100上并在垂直于或基本上垂直于衬底100的上表面的第一方向上延伸。可以形成多个栅线230，且每个栅线230可以围绕垂直沟道结构200。

垂直沟道结构200可以包括沟道图案202、结构204和填充绝缘图案206。结构204可以包括隧道绝缘层204a、电荷存储层204b和阻挡介电层204c。垂直沟道结构200可以穿透栅线230，并可以在第一方向上延伸。

沟道图案202可以具有中空圆柱形状或杯形状。沟道图案202可以包括多晶硅或单晶硅。

填充绝缘图案206可以形成在沟道图案202上并可以填充具有中空圆柱形状或杯形状的沟道结构所形成的内部空间。填充绝缘图案206可以具有柱形。填充绝缘图案206例如可以包括硅氧化物。

在一些示例性实施方式中，沟道图案202可以具有柱形。在这种情况下，填充绝缘图案206可以不形成在沟道图案202上。

隧道绝缘层204a、电荷存储层204b和阻挡介电层204c可以依次形成在沟道图案202的外侧壁上。包括隧道绝缘层204a、电荷存储层204b和阻挡介电层204c的结构204可以围绕沟道图案202的外侧壁。在示例性实施方式中，隧道绝缘层204a可以包括氧化物，例如，硅氧化物。电荷存储层204b可以包括氮化物，例如，硅氮化物。第一阻挡介电层204c可以包括氧化物，例如，硅氧化物。

在示例性实施方式中，半导体图案200可以进一步形成在衬底100和垂直沟道结构200之间。半导体图案220可以接触衬底100的上表面。半导体图案220可以具有柱形，并且垂直沟道结构200可以形成在半导体图案220上。

焊盘图案208可以形成在沟道图案202、隧道绝缘层204a、电荷存储层204b、阻挡介电层204c和填充绝缘图案206上。焊盘图案208可以电连接到例如垂直存储器器件的位线250。

栅线230可以在第一方向上彼此间隔开，并且绝缘层210可以形成在栅线230之间。在示例性实施方式中，栅线230可以在基本平行于衬底100的顶表面的第二方向上延伸。

栅线230可以包括接地选择线(GSL)、字线和串选择线(SSL)。在示例性实施方式中，最下部栅线230可以作用为GSL，且最上部栅线230可以作用为SSL。字线可以形成在GSL和SSL之间。

字线可以分别叠置在多个层处。在示例性实施方式中，字线可以是64层的层或128层的层。因此，包括重复和交替地叠置的栅线230和绝缘层210的栅极叠置结构具有相对非常大(例如大)的厚度。

在示例性实施方式中，栅线230的边缘部分可以具有台阶形状，且栅线230的边缘部分的上表面可以被暴露。

第一绝缘中间层180可以覆盖垂直沟道结构200和栅极叠置结构。第一绝缘中间层180可以与包括在裂缝探测部分中的第一绝缘中间层180相同或基本上相同。

第七接触插塞222可以穿过第一绝缘中间层180形成并可以接触每个栅线230的边缘部分的上表面。第五布线224可以形成在第七接触插塞222和第一绝缘中间层180上。

在裂缝探测部分中的第七接触插塞222和第五接触插塞223可以通过相同或基本上相同的工艺形成。第五布线224和第一布线结构164可以通过相同或基本上相同的工艺形成。

第一布线结构164和第五布线224可以包括金属。第一布线结构164和第五布线224中的每一个可以包括阻挡层和金属层。

在根据示例性实施方式的垂直NAND快闪存储器器件中，存储器单元可以在第一方向上叠置，使得第一绝缘中间层180可以具有相对非常大(例如，大)的厚度。从而，第五接触插塞162和第七接触插塞222可以具有相对非常大(例如，大)的高度。

第一IMD层182可以覆盖第五布线224。第八接触插塞226可以穿过第一IMD层182和第一绝缘中间层180形成，并可以接触焊盘图案208的上表面。位线250可以形成在第八接触插塞226上。

第一IMD层182可以与裂缝探测部分中包括的第一IMD层182相同或基本上相同。第八接触插塞226和第六接触插塞166可以通过相同或基本上相同的工艺形成。位线250和第二布线结构168可以通过相同或基本上相同的工艺形成。

第二布线结构168和位线250可以包括金属。第二布线结构168和位线250中的每一个可以包括阻挡层和金属层。

第二IMD层184可以形成在第一IMD层182上并可以覆盖位线250和第二布线结构168。第九接触插塞252可以穿过第二和第一IMD中间层184和182形成并可以接触第五布线224。第六布线254可以进一步形成在第九接触插塞252上。

如上所述，在垂直NAND快闪存储器器件中，存储器单元可以在第一方向上叠置，使得最上部存储器单元可以形成在相对高的层级处。从而，形成在存储器单元上的导电图案与衬底100之间的间隙可以增大，使得衬底100的裂缝不会影响导电图案。

但是，在示例性实施方式中，衬底100和栅极图案的裂缝可以被裂缝探测部分的第一裂缝探测电路部分更准确地探测。可以探测在半导体芯片的任何层中的裂缝。从而，半导体芯片中的裂缝可以更准确地被探测，使得由于裂缝所致的故障可以被减少。

裂缝探测部分的示例性实施方式可以应用于各种类型的存储器器件。

以上是示例性实施方式的说明并且不应解释为它的限制。虽然已经描述了若干示例性实施方式，本领域技术人员将轻易理解到在不实质上背离本发明构思的新颖教导和优点的前提下，在示例性实施方式中的很多修改都是有可能的。于是，所有这些修改意在包括在如权利要求书所限定的本发明构思的范围内。在权利要求中，装置加功能语句意在覆盖执行所陈述功能的在此描述的结构以及结构等价物和等价结构。因此，要理解的是，前面是各种示例性实施方式的说明，且不应解释为限制于所公开的具体示例性实施方式，并且对所公开的示例性实施方式以及其他示例性实施方式的修改意在包括在所附权利要求书的范围内。

本申请要求于2015年10月8日提交的美国临时申请第62/238,903号和2015年11月27日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2015-0167248号的优先权，每个在先申请的全部内容通过引用结合于此。

Claims (25)

1.一种半导体芯片，包括：

在衬底上的栅极图案，所述栅极图案邻近所述衬底的上表面，并且所述栅极图案沿着所述衬底的半导体芯片区域的边缘部分形成；

在所述栅极图案上方的第一布线结构，所述第一布线结构与所述栅极图案间隔开，并且所述第一布线结构包括沿着所述半导体芯片区域的边缘部分形成的第一导电图案；

第一接触插塞，将所述栅极图案电连接到所述第一布线结构的第一部分；

电连接到所述栅极图案的第一缺陷探测电路；以及

电连接到所述第一布线结构的第二缺陷探测电路。

2.如权利要求1所述的半导体芯片，其中：

所述栅极图案具有矩形环形状；以及

在平面图中，所述栅极图案的端部邻近所述第一缺陷探测电路和所述第二缺陷探测电路并彼此间隔开。

3.如权利要求1所述的半导体芯片，其中：

所述第一布线结构还包括第一延伸线和第二延伸线；

所述第一导电图案具有矩形环形状；

在平面图中，所述第一导电图案的端部邻近所述第一缺陷探测电路和所述第二缺陷探测电路，并且彼此间隔开；

所述第一延伸线接触所述第一导电图案的侧壁并且朝向所述半导体芯片区域延伸；以及

所述第二延伸线与所述第一延伸线间隔开并接触所述第一接触插塞。

4.如权利要求1所述的半导体芯片，其中所述第一缺陷探测电路包括：

时钟信号电路，所述时钟信号电路电连接到所述栅极图案的第一端部分，所述时钟信号电路被构造成根据栅极时钟信号而操作；

缓冲器电路，所述缓冲器电路电连接到所述栅极图案的第二端部分；以及

输出电路，所述输出电路连接到所述缓冲器电路。

5.如权利要求1所述的半导体芯片，其中所述第二缺陷探测电路包括：

时钟信号电路，所述时钟信号电路电连接到所述第一导电图案的第一端部分，所述时钟信号电路被构造成根据第一导电图案时钟信号而操作；

缓冲器电路，所述缓冲器电路电连接到所述第一导电图案的第二端部分；以及

输出电路，所述输出电路连接到所述缓冲器电路。

6.如权利要求1所述的半导体芯片，还包括：

在所述第一布线结构上方的第二布线结构，所述第二布线结构与所述第一布线结构间隔开，并且所述第二布线结构包括沿着所述半导体芯片区域的所述边缘部分的第二导电图案；

第二接触插塞，所述第二接触插塞电连接到所述第二布线结构和所述第一布线结构的第二部分；以及

第三缺陷探测电路，所述第三缺陷探测电路电连接到所述第二布线结构。

7.如权利要求1所述的半导体芯片，还包括：

在所述衬底的存储器单元区域中的多个存储器单元；

其中所述多个存储器单元在所述衬底和所述第一布线结构之间。

8.如权利要求7所述的半导体芯片，其中，所述多个存储器单元包括NAND快闪存储器器件的存储器单元。

9.如权利要求8所述的半导体芯片，其中，所述NAND快闪存储器器件是包括三维垂直NAND存储器阵列的三维存储器器件。

10.一种半导体芯片，包括：

在衬底上的栅极图案，所述栅极图案邻近所述衬底的上表面，且所述栅极图案沿着所述衬底的半导体芯片区域的边缘部分形成；

在所述栅极图案上方的第一布线结构，所述第一布线结构与所述栅极图案间隔开，且所述第一布线结构包括与所述栅极图案交叠的第一导电图案；

第一接触插塞，所述第一接触插塞将所述栅极图案电连接到所述第一布线结构的第一部分；

电连接到所述栅极图案的第一缺陷探测电路；

电连接到所述第一布线结构的第二缺陷探测电路；

在所述衬底的所述半导体芯片区域上的多个栅线，所述多个栅线在基本垂直于所述衬底的所述上表面的第一方向上彼此间隔开，且所述多个栅线在基本平行于所述衬底的所述上表面的第二方向上延伸；

在所述第一方向上通过所述多个栅线延伸的垂直沟道结构；

在所述多个栅线的每一个的边缘部分上的第二接触插塞；

接触所述第二接触插塞的第一布线图案；以及

电连接到所述垂直沟道结构的焊盘图案的位线。

11.如权利要求10所述的半导体芯片，其中，所述第一布线结构和第一布线图案形成在基本上相同的平面上。

12.如权利要求10所述的半导体芯片，还包括：

在所述第一布线结构上方的第二布线结构，所述第二布线结构与所述第一布线结构间隔开，且所述第二布线结构包括沿着所述半导体芯片区域的所述边缘部分形成的第二导电图案；

第二接触插塞，所述第二接触插塞将所述第二布线结构电连接到所述第一布线结构的第二部分；以及

第三缺陷探测电路，所述第三缺陷探测电路电连接到所述第二布线结构。

13.如权利要求12所述的半导体芯片，其中，所述第二布线结构和所述位线形成在基本上相同的平面上。

14.如权利要求10所述的半导体芯片，其中：

所述栅极图案和所述第一导电图案中的每一个具有矩形环形状；

在平面图中，所述栅极图案的端部彼此间隔开；以及

在平面图中，所述第一导电图案的端部彼此间隔开。

15.一种半导体芯片，包括：

在衬底上的栅极图案，所述栅极图案邻近所述衬底的上表面，且所述栅极图案沿着所述衬底的半导体芯片区域的边缘部分形成，且所述栅极图案具有第一端部分和第二端部分；

在所述栅极图案上方的第一布线结构，所述第一布线结构与所述栅极图案间隔开，且所述第一布线结构包括与所述栅极图案交叠的多个第一导电图案；

将所述栅极图案电连接到所述第一布线结构的一部分的第一接触插塞；

电连接到所述栅极图案的所述第一端部分和所述第二端部分的第一缺陷探测电路；以及

电连接到所述第一布线结构的所述多个第一导电图案的第二缺陷探测电路。

16.如权利要求15所述的半导体芯片，其中：

所述第一布线结构还包括第一延伸线和第二延伸线；

所述多个第一导电图案的至少一个具有矩形环形状；

在平面图中，所述至少一个第一导电图案的邻近所述第一缺陷探测电路和所述第二缺陷探测电路的端部彼此间隔开；

所述第一延伸线接触所述至少一个第一导电图案的侧壁且朝向所述半导体芯片区域延伸；以及

所述第二延伸线与所述第一延伸线间隔开并接触所述第一接触插塞。

17.如权利要求16所述的半导体芯片，其中：

所述第一延伸线连接到所述第二缺陷探测电路；以及

所述第二延伸线连接到所述第一缺陷探测电路。

18.如权利要求15所述的半导体芯片，其中，所述第一缺陷探测电路和所述第二缺陷探测电路在半导体芯片区域中。

19.如权利要求15所述的半导体芯片，其中，所述第一缺陷探测电路包括：

时钟信号电路，所述时钟信号电路电连接到所述栅极图案的所述第一端部分，且所述时钟信号电路被构造成根据栅极时钟信号操作；

缓冲器电路，所述缓冲器电路电连接到所述栅极图案的所述第二端部分；以及

连接到所述缓冲器电路的输出电路。

20.如权利要求15所述的半导体芯片，其中，所述第二缺陷探测电路包括：

时钟信号电路，所述时钟信号电路电连接到所述多个第一导电图案的至少一个的第一端部分，所述时钟信号电路被构造成根据导电图案时钟信号操作；

缓冲器电路，所述缓冲器电路电连接到所述至少一个第一导电图案的第二端部分；以及

连接到所述缓冲器电路的输出电路。

21.一种半导体芯片，包括：

在所述衬底上的栅极图案；

在所述栅极图案上的层间绝缘层；

在所述层间绝缘层上的第一布线结构，所述第一布线结构通过接触插塞电连接到所述栅极图案，所述接触插塞穿过所述层间绝缘层；以及

缺陷探测电路，所述缺陷探测电路电连接到所述栅极图案和所述第一布线结构，所述缺陷探测电路被构造成探测所述栅极图案和衬底中的至少一个以及所述第一布线结构中的缺陷。

22.如权利要求21所述的半导体芯片，其中，所述缺陷探测电路包括：

第一裂缝探测电路，所述第一裂缝探测电路电连接到所述栅极图案，所述第一裂缝探测电路被构造成探测所述栅极图案和所述衬底中的至少一个中的至少一个裂缝。

23.如权利要求22所述的半导体芯片，其中，所述缺陷探测电路还包括：

第二裂缝探测电路，所述第二裂缝探测电路电连接到所述第一布线结构，所述第二裂缝探测电路被构造成探测所述第一布线结构中的至少一个裂缝。

24.如权利要求21所述的半导体芯片，其中，所述缺陷探测电路被进一步构造成：

响应于第一栅极时钟信号将第一输入信号供给到所述栅极图案的第一端；

从所述栅极图案的第二端接收第一输出信号；以及

基于所述第一输入信号和所述第一输出信号的相对时序探测所述栅极图案和所述衬底中的至少一个中的缺陷。

25.如权利要求24所述的半导体芯片，其中，所述缺陷探测电路被进一步构造成：

响应于第二栅极时钟信号将第二输入信号供给到所述第一布线结构的第一端；

从所述第一布线结构的第二端接收第二输出信号；以及

基于所述第二输入信号和所述第二输出信号的相对时序探测所述第一布线结构中的缺陷。