CN102759677B - 芯片测试结构以及测试方法 - Google Patents

Abstract

本发明提供了一种芯片测试结构及其测试方法，所述测试结构包括：位于芯片焊垫底部构成堆叠结构的若干测试层以及接触孔；所述测试层包括中央金属层以及环绕所述中央金属层的若干边缘金属层，所述中央金属层以及各边缘金属层之间相互绝缘；所述接触孔将各测试层的中央金属层与芯片焊垫电连接。还包括与各边缘金属层电连接的若干测试焊垫。本发明具有以下优点：可以通过检测边缘金属层与中央金属层的短路情况确定沿介质层横向延伸的裂隙的产生方位，通过检测相邻测试层的边缘金属层的短路情况还可以而检测沿介质层纵向延伸的裂隙的以及产生方位。

Description

芯片测试结构以及测试方法

技术领域

本发明涉及半导体封装测试领域，特别涉及一种用于在封装压焊后测试芯片介质层完整性的测试结构及测试方法。

背景技术

在半导体制造领域，为了对制造工艺进行监控，保证半导体器件的可靠性，通常的做法是在器件中形成测试结构(testkey)，用于一些关键参数的测试。芯片在经过封装时，需要将金属丝(金丝、铜丝)压焊至芯片的焊垫上，实现芯片与外部的电连接。所述压焊产生的压力作用于芯片上，使得介质层的内部或者相邻介质层(绝缘介质层、金属层)之间形成细微的裂隙，直接影响介质层的绝缘或者导电性能，从而在芯片的有源区或互连结构内产生短路、漏电或其他电性问题。因此在封装压焊后对芯片进行介质层完整性的测试显得尤为必要。

图1给出了现有技术的检测芯片介质层完整性的测试结构，所述测试结构形成于芯片待压焊焊垫底部的介质层中，包括若干相互平行且绝缘的曲回状测试金属线，各测试金属线的两端分别与测试焊垫连接。当封装压焊时，芯片受到压力作用而产生了沿介质层横向或纵向的撕扯，介质层出现裂隙，将容易使得上述测试结构中的测试金属线产生错位，原本相互绝缘的测试金属线之间发生短路或测试金属线自身发生断路。在测试过程中向所述测试焊垫通电，检测各测试金属线是否断线以及各测试金属线之间是否短路，便可以判定芯片介质层是否完整，以此检查芯片的可靠性问题。

现有的测试结构具有如下局限性：由于测试结构中测试金属线为同一层金属，因此对于因压力作用而产生的沿介质层横向延伸的裂隙测试准确性较低，而对于纵向延伸的裂隙则容易产生漏检的情况。此外，上述测试结构仅能判断介质层中是否存在裂隙，而不能确定裂隙产生的方位，无法进行进一步的失效分析。

发明内容

本发明解决的问题是提供一种芯片测试结构及其测试方法，改善现有芯片测试结构测试准确度低，无法确定裂隙产生方位的问题。

本发明提供的芯片测试结构，包括：位于芯片焊垫底部构成堆叠结构的若干测试层以及接触孔；所述测试层包括中央金属层以及环绕所述中央金属层的若干边缘金属层，所述中央金属层以及各边缘金属层之间相互绝缘；所述接触孔将各测试层的中央金属层与芯片焊垫电连接。还包括与各边缘金属层电连接的若干测试焊垫。

优选的，所述边缘金属层围绕中央金属层均匀分布。所述测试层中各边缘金属层与中央金属层的间距相等。

可选的，所述中央金属层为正方形，其周围设置有四块“L”字形的边缘金属层，分别对应中央金属层的四个顶角设置。

优选的，所述各测试层中央金属层和边缘金属层的图形各自相同，且在垂直方向相互对准。

本发明还提供了上述芯片测试结构的测试方法，检测位于同一测试层的各边缘金属层与中央金属层之间是否短路，检测位于相邻测试层的边缘金属层之间是否短路。

所述检测同一测试层的各边缘金属层与中央金属层之间是否短路包括：选取芯片焊垫以及该测试层中的任意一个边缘金属层，分别施加不同电位，测试所选边缘金属层与芯片焊垫之间的漏电流，若存在漏电流，则判定该测试层中所选的边缘金属层与中央金属层短路。

所述检测相邻测试层的边缘金属层之间是否短路包括：从所述相邻测试层上分别选取边缘金属层，并施加不同电位，测试所选边缘金属层之间的漏电流，若存在漏电流，则判定所选边缘金属层之间短路。

所述从相邻测试层上分别选取边缘金属层包括：选取两块相互对准的边缘金属层。

与现有技术相比，本发明具有以下优点：所述测试层包括中央金属层以及环绕所述中央金属层的若干边缘金属层，可以通过检测边缘金属层与中央金属层的短路情况确定沿介质层横向延伸的裂隙的产生方位，此外通过检测相邻测试层的边缘金属层的短路情况还可以而检测沿介质层纵向延伸的裂隙的以及产生方位。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1是现有技术的芯片介质层完整性的测试结构示意图；

图2是本发明实施例的芯片测试结构的立体示意图；

图3是图2所示实施例的芯片测试结构的俯视示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，封装压焊时作用于芯片上的应力容易造成芯片介质层产生裂隙，影响介质层完整性，针对上述缺陷进行检测时，现有技术的芯片测试结构，无法准确检测沿介质层纵向延伸的裂隙，也不能确定裂隙的产生方位。

针对上述问题，本发明的发明人提供了一种芯片测试结构，包括位于芯片焊垫底部构成堆叠结构的若干测试层以及接触孔；所述测试层包括中央金属层以及环绕所述中央金属层的若干边缘金属层；所述接触孔将各中央金属层与芯片焊垫电连接。本发明的芯片测试结构通过检测各测试层中边缘金属层与中央金属层的短路情况，便能够确定沿介质层横向延伸的裂隙的产生方位；此外通过检测相邻测试层的边缘金属层的短路情况还可以而检测沿介质层纵向延伸的裂隙的以及产生方位。以下通过具体实施例，介绍本发明的芯片测试结构及其相应的测试方法。

图2为本发明芯片测试结构一个具体实施例的立体示意图，为便于示意，图2采用分解图，仅示出了测试层及其相关结构，本发明领域技术人员应当理解各测试层之间的空间应当还存在绝缘介质或其他半导体结构。

本实施例的芯片测试结构包括位于芯片焊垫100底部构成堆叠结构的若干测试层200；为简化说明，图2中仅示出了两层测试层，定义为测试层200n以及测试层200n-1。所述各测试层200均包括中央金属层201以及环绕所述中央金属层201的边缘金属层202；其中，所述边缘金属层202均匀分布于中央金属层201周围，且各边缘金属层202与中央金属层201的间距相等；边缘金属层202与中央金属层201之间以及边缘金属层202之间为常规的半导体绝缘介质。所述芯片测试结构还包括设置于各测试层200的中央金属层201以及芯片焊垫100之间的接触孔。通过所述接触孔，可以将芯片测试结构中所有的中央金属层201与所述芯片焊垫100电连接，从而能够直接利用芯片焊垫100作为检测时的电位施加端，无需另行制作金属互连结构将每一层的中央金属层201引出。

作为优选的方案，所述中央金属层201的形状可以为圆形，也可以为方形或其他正多边形。由于中央金属层201采用规则形状，而各边缘金属层202均匀分布于中央金属层201周围，且与中央金属层201的间距相等，因此所述边缘金属层202将围绕中央金属层201呈现出规则的放射状排列。如果各测试层200受到外部压力作用相互挤压，其金属以及半导体介质产生形变，进而产生沿测试层200横向或纵向延伸的裂隙时，依据以上放射状排列结构，可以明确所述裂隙相对于中央金属层201的方位。

所述边缘金属层202与中央金属层201之间的间距应当为在满足设计要求的前提下，相邻金属层之间所能够达到的最小宽度，从而最大化地提高本发明芯片测试结构对短路的检测灵敏度。

作为优选的方案，上述边缘金属层202在环绕中央金属层201时，相邻边缘金属层202的间距也为在满足设计要求的前提下，相邻金属层之间所能达到的最小宽度，尽可能全面地使得边缘金属层202包围中央金属层201。这是因为：如果测试层200中出现裂隙，且所述裂隙自中央金属层201起，沿测试层200横向，经由相邻边缘金属层202的间隙向外延伸，芯片测试结构将无法检测出上述裂隙的存在；而尽可能地减小相邻边缘金属层202的间距有助于减少上述漏检情况的产生。

需要指出的是，在单个测试层200中，如果所述边缘金属层202的数量设置的越多，在检测时对裂隙产生位置的判断也越精确。以本实施例中的测试层200为例，所述中央金属层201为正方形，其周围设置有四块“L”字形的边缘金属层202，分别对应中央金属层201的四个顶角设置。在所述测试层200的表面，以中央金属层201的中心为原点建立平面坐标系，上述四块边缘金属层202将中央金属层201周围的平面空间等分为四个扇面区域。如果存在沿该测试层200横向或纵向延伸的裂隙，通过本实施例的芯片测试结构，即能判断出所述裂隙具体存在于哪个扇面区域中。且随着测试金属层202的数量增加，中央金属层201周围的扇面区域也区分的越细，对于所述裂隙的位置判断也越精确。

但从另一角度而言，随着单个测试层200中边缘金属层202的数量增加，将会使得检测过程趋于复杂。例如以上具体实施例中，在单个测试层200内检测中央金属层201与边缘金属层202的短路情况时，仅需要检测四次；而如果边缘金属层202的数量增至八块，则需要检测八次。此外，边缘金属层202的数量越多，则意味着相邻边缘金属层202的间隙也越多，根据前面对测试层200内相邻边缘金属层202的间距进行的描述容易推定：单个测试层200中增加边缘金属层202的数量将导致对裂隙漏检概率的提高。

综上因素，所述测试层200内边缘金属层202的数量设置需要根据封装时的具体检测需求以及芯片的半导体结构等情况进行考量，在检测精度以及检测复杂度之间做出取舍。

作为优选的方案，本发明芯片测试结构中各测试层200在垂直方向(也即沿测试层200纵向)相互对准，所述相互对准的前提是各测试层200具有相同的半导体图形。例如本实施例中，测试层200n与测试层200n-1相互对准，两者的中央金属层201、边缘金属层202的形状、大小、数量以及分布情况也相同。以上各测试层200相互对准的优点在于：

(1)降低工艺制造的成本；

由于各测试层200的结构相同，即半导体图形相同。因此在芯片的半导体制作工艺中，可以采用相同的掩模制作每一层测试层200，极大降低了工艺生产的成本。

(2)简化所述用于将各测试层200的中央金属层201与芯片焊垫100电连接的接触孔的结构；

依据前述内容，为了降低检测复杂度，通常使用接触孔将各测试层200的中央金属层201与顶部的芯片焊垫100电连接，从而直接利用芯片焊垫作为检测时的电位施加端。而如果相邻测试层200的中央金属层201相互对准，则无需在相邻中央金属层201之间逐层制作接触孔。如图2所示，可以在完成各测试层200的制作后，直接在第一层测试层200上制作金属插塞301，所述金属插塞301贯穿各中央金属层201，也能够将各中央金属层201与顶部的芯片焊垫100电连接，因此简化了接触孔结构，降低工艺生产成本。

(3)简化检测沿测试层200纵向延伸的裂隙的方法；

根据前述内容，由于所述沿介质层纵向延伸的裂隙存在，上述裂隙贯穿介质层，导致相邻测试层200的边缘金属层202之间容易发生短路；如果所述相邻测试层200的边缘金属层202之间未能相互对准，则某块边缘金属层可能与另一测试层的多块边缘金属层在垂直方向有重叠，短路情况可能发生在该边缘金属层与其中任何一块边缘金属层之间；因此在检测时，需要根据测试层具体的半导体图形，选择该边缘金属层与其他测试层的多块边缘金属层分别进行短路检测，检测过程较为冗繁。而如果相邻测试层200的边缘金属层202两两对准，一般仅需要检测两块相互对准的边缘金属层之间是否短路，便能覆盖绝大多数的短路情况。例如本实施例中各测试层200均设置有四块边缘金属层202，且各测试层200相互对准，则在进行短路检测时，仅需测试四次便能够大致判断上述短路发生在哪两块相互对准的边缘金属层202之间，进而判断引起该短路情况的裂隙相对于中央金属层201的方位。

以上介绍了本发明芯片测试结构的一个具体实施例，为进一步阐述本发明芯片测试结构的优点，下面结合上述实施例，对其测试方法作详细介绍。

本发明芯片测试结构对介质层完整性的检测机制如下：封装压焊时外界压力作用于芯片焊垫上，所述压力逐层传递至芯片焊垫底部的各介质层，也即本发明芯片检测结构的各测试层上。各测试层受到上述压力作用后相互挤压，由于金属以及半导体介质会受力形变，因此上述因压力作用而产生的形变将在测试层内部形成横向以及纵向的应力，进而产生沿横向以及纵向延伸的裂隙。

由于中央金属层位于测试层的中心，且通过金属插塞与芯片焊垫直接连接；相比于其他疏松的半导体介质，金属插塞具有较强的力传递效果；因此中央金属层受力形变也最为明显，容易形成较强的横向应力，产生沿测试层横向延伸的裂隙，中央金属层中的金属向四周“扩散”，并与边缘金属层发生短路。

此外，因纵向应力而产生的裂隙沿测试层纵向延伸，使得相邻测试层的金属层之间发生短路。上述短路情况绝大多数发生在相邻测试层中的边缘金属层之间或中央金属层之间。由于各中央金属层通过金属插塞电连接，因此中央金属层之间的短路是无法检测的。且根据前述原理，中央金属层因压力作用受到的形变最为明显，即使相邻测试层的中央金属层之间产生裂隙，从可靠性角度也是可以容忍的。而在所述相邻测试层的边缘金属层之间进行短路的检测则是非常有必要的。

根据上述机制，对本发明实施例芯片测试结构的检测包括两方面内容：检测位于同一测试层的各边缘金属层与中央金属层之间是否短路，检测位于相邻测试层的边缘金属层之间是否短路。图3为图2所示实施例的芯片测试结构的俯视示意图，为便于说明，定义测试层200n包括：边缘金属层202na、边缘金属层202nb、边缘金属层202nc以及边缘金属层202nd。而测试焊垫302na、测试焊垫302nb、测试焊垫302nc以及测试焊垫302nd分别与上述四块边缘金属层电连接。测试层200n-1同样包括四块边缘金属层，且与测试层200n中的四块边缘金属层两两对准，由于视角所限图3中未示出，但测试焊垫302(n-1)a、测试焊垫302(n-1)b、测试焊垫302(n-1)c以及测试焊垫302(n-1)d分别与其电连接。

如图3所示，首先对各测试层逐层检测边缘金属层与中央金属层之间是否存在短路，包括选取芯片焊垫100以及该测试层中的任意一个边缘金属层，分别施加不同电位；以测试层200n为例，具体方法是：选取芯片焊垫100作为一个电位施加端，而按照任意顺序选取测试焊垫302na、测试焊垫302nb、测试焊垫302nc以及测试焊垫302nd的其中一个作为另一个电位施加端，施加不同电位，测试是否存在漏电流。假设当选取测试焊垫302nb时产生了漏电流，则可以推断与其电连接的边缘金属层202nb与同一测试层的中央金属层之间存在短路，进而能够判断在测试层200n上，以中央金属层为中心，边缘金属层202nb所处于的扇区平面存在横向延伸的裂隙。

然后检测任意相邻测试层的边缘金属层之间是否存在短路，包括选取相邻测试层的两块边缘金属层之间，分别施加不同电位；以测试层200n以及测试层200n-1为例，具体方法是：选取与两块相互对准的边缘金属层分别连接的测试焊垫作为电位施加端，例如测试焊垫302na与测试焊垫302(n-1)a、测试焊垫302nb与测试焊垫302(n-1)b、测试焊垫302nc与测试焊垫302(n-1)c、测试焊垫302nd与测试焊垫302(n-1)d，施加不同电位，测试是否存在漏电流。假设当选取测试焊垫302nb与测试焊垫302(n-1)b时产生了漏电流，则可以推断与其电连接的边缘金属层202nb与其下方对准的边缘金属层202(n-1)b之间存在短路，进而能够判断在测试层200n上，以中央金属层为中心，边缘金属层202nb所处于的扇区平面，与其下方的测试层200n-1之间存在纵向延伸的裂隙。

基于上述检测方法，本发明实施例的芯片检测结构能够检测出测试层内裂隙的延伸方向，具体位于哪一层以及相对于中央金属层的哪一个扇区。并依据上述检测结果，进行芯片介质层完整性的评估，进而改进封装压焊的工艺或芯片的半导体结构，提高封装可靠性。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种芯片测试结构，用于检测封装压焊后芯片介质层的完整性，其特征在于，包括：位于芯片焊垫底部构成堆叠结构的若干测试层以及接触孔；所述测试层包括中央金属层以及环绕所述中央金属层的若干边缘金属层，所述中央金属层以及各边缘金属层之间相互绝缘；所述接触孔将各测试层的中央金属层与芯片焊垫电连接；

还包括与各边缘金属层电连接的若干测试焊垫；

通过所述芯片焊垫和各所述测试焊垫测试：同一测试层的中央金属层和边缘金属层之间的短路情况，以及相邻测试层中边缘金属层之间的短路情况。

2.如权利要求1所述的芯片测试结构，其特征在于，所述边缘金属层围绕中央金属层均匀分布。

3.如权利要求2所述的芯片测试结构，其特征在于，所述测试层中各边缘金属层与中央金属层的间距相等。

4.如权利要求2所述的芯片测试结构，其特征在于，所述中央金属层为正方形，其周围设置有四块“L”字形的边缘金属层，分别对应中央金属层的四个顶角设置。

5.如权利要求1所述的芯片测试结构，其特征在于，所述各测试层中央金属层和边缘金属层的图形各自相同，且在垂直方向相互对准。

6.一种使用权利要求1至5中任一项所述芯片测试结构的测试方法，其特征在于，包括：检测位于同一测试层的各边缘金属层与中央金属层之间是否短路，检测位于相邻测试层的边缘金属层之间是否短路。

7.如权利要求6所述的测试方法，其特征在于，所述检测同一测试层的各边缘金属层与中央金属层之间是否短路包括：选取芯片焊垫以及该测试层中的任意一个边缘金属层，分别施加不同电位，测试所选边缘金属层与芯片焊垫之间的漏电流，若存在漏电流，则判定该测试层中所选的边缘金属层与中央金属层短路。

8.如权利要求6所述的测试方法，其特征在于，所述检测相邻测试层的边缘金属层之间是否短路包括：从所述相邻测试层上分别选取边缘金属层，并施加不同电位，测试所选边缘金属层之间的漏电流，若存在漏电流，则判定所选边缘金属层之间短路。

9.如权利要求8所述的测试方法，其特征在于，所述从相邻测试层上分别选取边缘金属层包括：选取两块在垂直方向相互对准的边缘金属层。