JP2001210688A - 検査マークを備えた半導体装置 - Google Patents
検査マークを備えた半導体装置Info
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Abstract
(57)【要約】
【課題】 開口部からなる検査マークを備えた半導体装
置において、開口部の隅部に発生するクラックによる半
導体素子等への影響を防止する。 【解決手段】 検査マークを構成する開口部の隅部に対
向して、金属膜を設けることにより、ＢＰＴＥＯＳ膜に
発生したクラックの広がりを金属膜で止める。
置において、開口部の隅部に発生するクラックによる半
導体素子等への影響を防止する。 【解決手段】 検査マークを構成する開口部の隅部に対
向して、金属膜を設けることにより、ＢＰＴＥＯＳ膜に
発生したクラックの広がりを金属膜で止める。
Description
【０００１】
【発明の属する技術分野】本発明は、検査マークを備え
た半導体装置に関し、特に、検査マークの開口部からの
クラックの広がりを防止した半導体装置に関する。
た半導体装置に関し、特に、検査マークの開口部からの
クラックの広がりを防止した半導体装置に関する。
【０００２】
【従来の技術】図１４（ａ）は、複数のブロック部１１
が形成された半導体ウエハ１０である。それぞれのブロ
ック部１１は、１ショットの露光工程で形成される。ま
た、図１４（ｂ）は、ブロック部１１の拡大図である。
図１４（ｂ）に示すように、ブロック部１１には、複数
の半導体チップ１２が形成され、半導体チップ１２間に
は、将来的に半導体チップ１２間を切断するためのダイ
シングライン１３が設けられている。通常、ダイシング
ライン１３内には、膜厚検査、重ね合わせ検査、デバイ
ス特性検査等を行なうための検査マーク（図示せず）が
形成される。
が形成された半導体ウエハ１０である。それぞれのブロ
ック部１１は、１ショットの露光工程で形成される。ま
た、図１４（ｂ）は、ブロック部１１の拡大図である。
図１４（ｂ）に示すように、ブロック部１１には、複数
の半導体チップ１２が形成され、半導体チップ１２間に
は、将来的に半導体チップ１２間を切断するためのダイ
シングライン１３が設けられている。通常、ダイシング
ライン１３内には、膜厚検査、重ね合わせ検査、デバイ
ス特性検査等を行なうための検査マーク（図示せず）が
形成される。
【０００３】図１５（ａ）は、ダイシングラインに設け
られた検査マークの上面図であり、図１５（ｂ）は、図
１５（ａ）のＢ−Ｂ方向の断面図である。図１５（ｂ）
に示すように、半導体基板２１上に、層間絶縁膜とし
て、ステップカバレジが良好なホウ素及びリンを添加し
たＴＥＯＳ（tetraethyl orthosilicate）膜（以下「Ｂ
ＰＴＥＯＳ膜」という。）２２が形成され、更に、ＴＥ
ＯＳ膜２３が形成されている。かかる層間絶縁膜には開
口部（凹部）２４が設けられ、この開口部２４が検査マ
ークとして利用される。開口部２４は、ＢＰＴＥＯＳ膜
２２とＴＥＯＳ膜２３とを貫通し、半導体基板２１の表
面に達している。開口部２４は、図１５（ｂ）の矢印２
９の方向からみた形状、即ち、横断面が正方形であり、
その一辺は、１０μｍ〜１００μｍ程度である。
られた検査マークの上面図であり、図１５（ｂ）は、図
１５（ａ）のＢ−Ｂ方向の断面図である。図１５（ｂ）
に示すように、半導体基板２１上に、層間絶縁膜とし
て、ステップカバレジが良好なホウ素及びリンを添加し
たＴＥＯＳ（tetraethyl orthosilicate）膜（以下「Ｂ
ＰＴＥＯＳ膜」という。）２２が形成され、更に、ＴＥ
ＯＳ膜２３が形成されている。かかる層間絶縁膜には開
口部（凹部）２４が設けられ、この開口部２４が検査マ
ークとして利用される。開口部２４は、ＢＰＴＥＯＳ膜
２２とＴＥＯＳ膜２３とを貫通し、半導体基板２１の表
面に達している。開口部２４は、図１５（ｂ）の矢印２
９の方向からみた形状、即ち、横断面が正方形であり、
その一辺は、１０μｍ〜１００μｍ程度である。
【０００４】
【発明が解決しようとする課題】ＢＰＴＥＯＳ膜２２
は、例えば、シンタのような熱処理工程で流動化し、変
形する。一方、ＴＥＯＳ膜２３は殆ど変形しない。この
ため、半導体基板２１上に半導体素子（図示せず）を形
成するための熱処理工程で、図１５（ａ）に示すよう
に、ＢＰＴＥＯＳ膜２２とＴＥＯＳ膜２３との界面近傍
において、開口部２４の隅部のＢＰＴＥＯＳ膜２２にク
ラック２７が発生する場合がある。かかるクラック２７
は、半導体基板２１上に形成された半導体素子や、他の
検査マークの破壊の原因となる。特に、検査マークは、
その横断面が、例えば、一辺が１００μｍの正方形や、
１μｍ×１００μｍの矩形であり、横断面の断面積が大
きく、かつ、４つの隅部を有する。このため、ＢＰＴＥ
ＯＳ膜２２の変形により隅部に応力が集中し、クラック
２７が発生しやすい。
は、例えば、シンタのような熱処理工程で流動化し、変
形する。一方、ＴＥＯＳ膜２３は殆ど変形しない。この
ため、半導体基板２１上に半導体素子（図示せず）を形
成するための熱処理工程で、図１５（ａ）に示すよう
に、ＢＰＴＥＯＳ膜２２とＴＥＯＳ膜２３との界面近傍
において、開口部２４の隅部のＢＰＴＥＯＳ膜２２にク
ラック２７が発生する場合がある。かかるクラック２７
は、半導体基板２１上に形成された半導体素子や、他の
検査マークの破壊の原因となる。特に、検査マークは、
その横断面が、例えば、一辺が１００μｍの正方形や、
１μｍ×１００μｍの矩形であり、横断面の断面積が大
きく、かつ、４つの隅部を有する。このため、ＢＰＴＥ
ＯＳ膜２２の変形により隅部に応力が集中し、クラック
２７が発生しやすい。
【０００５】これに対して、図１６（ａ）、（ｂ）に示
すように、ＢＰＴＥＯＳ膜２２上にキャパシタ下部電極
のような金属膜２５を設け、該金属膜２５をエッチング
ストッパ層として用い、開口部２４をＴＥＯＳ膜２３の
みに形成する構造も提案されている。しかし、かかる検
査マークでは、金属膜２５の存在により、例えば、ＴＥ
ＯＳ膜２３の正確な膜厚が測定できない。このため、か
かる検査マークは膜厚検査には使用できない。また、重
ね合せ検査に使用する場合には、金属膜２５の存在によ
り、半導体基板２１の表面に形成された重ね合せマーク
の検出に誤差が生じる。このため、かかる検査マークは
重ね合せ検査には使用できない。
すように、ＢＰＴＥＯＳ膜２２上にキャパシタ下部電極
のような金属膜２５を設け、該金属膜２５をエッチング
ストッパ層として用い、開口部２４をＴＥＯＳ膜２３の
みに形成する構造も提案されている。しかし、かかる検
査マークでは、金属膜２５の存在により、例えば、ＴＥ
ＯＳ膜２３の正確な膜厚が測定できない。このため、か
かる検査マークは膜厚検査には使用できない。また、重
ね合せ検査に使用する場合には、金属膜２５の存在によ
り、半導体基板２１の表面に形成された重ね合せマーク
の検出に誤差が生じる。このため、かかる検査マークは
重ね合せ検査には使用できない。
【０００６】そこで、本発明は、ＴＥＯＳ／ＢＰＴＥＯ
Ｓ膜に設けた開口部からなる検査マークに発生するクラ
ックによる半導体素子等への影響を防止した半導体装置
を提供することを目的とする。
Ｓ膜に設けた開口部からなる検査マークに発生するクラ
ックによる半導体素子等への影響を防止した半導体装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】そこで、発明者らは、鋭
意研究の結果、開口部の隅部近傍のＢＰＴＥＯＳ膜上に
金属膜を設けることにより、ＢＰＴＥＯＳ膜に発生した
クラックの広がりを金属膜で止めることができることを
見出し、本発明を完成した。
意研究の結果、開口部の隅部近傍のＢＰＴＥＯＳ膜上に
金属膜を設けることにより、ＢＰＴＥＯＳ膜に発生した
クラックの広がりを金属膜で止めることができることを
見出し、本発明を完成した。
【０００８】即ち、本発明は、半導体基板上に形成した
絶縁膜に開口部を設けてなる検査マークを備えた半導体
装置であって、半導体基板と、該半導体基板上に形成さ
れた第１ＴＥＯＳ膜と、該第１ＴＥＯＳ膜上に形成さ
れ、高温における流動性が該第１ＴＥＯＳ膜より低い第
２ＴＥＯＳ膜と、該第１ＴＥＯＳ膜と該第２ＴＥＯＳ膜
とを貫通して該半導体基板の表面を露出させた、その横
断面が略矩形の開口部と、を含み、更に、該第１ＴＥＯ
Ｓ膜と該第２ＴＥＯＳ膜との間に、該開口部の隅部に対
向するように金属膜を設けたことを特徴とする半導体装
置である。かかる金属膜を形成することにより、第１Ｔ
ＥＯＳ膜の変形により、開口部の周辺の第１ＴＥＯＳ膜
にクラックが発生した場合であっても、開口部の周囲に
形成した金属膜でクラックの広がりを止めることができ
る。これにより、クラックの広がりによる周辺の半導体
素子の破壊や、他の検査マークの破壊を防止することが
できる。
絶縁膜に開口部を設けてなる検査マークを備えた半導体
装置であって、半導体基板と、該半導体基板上に形成さ
れた第１ＴＥＯＳ膜と、該第１ＴＥＯＳ膜上に形成さ
れ、高温における流動性が該第１ＴＥＯＳ膜より低い第
２ＴＥＯＳ膜と、該第１ＴＥＯＳ膜と該第２ＴＥＯＳ膜
とを貫通して該半導体基板の表面を露出させた、その横
断面が略矩形の開口部と、を含み、更に、該第１ＴＥＯ
Ｓ膜と該第２ＴＥＯＳ膜との間に、該開口部の隅部に対
向するように金属膜を設けたことを特徴とする半導体装
置である。かかる金属膜を形成することにより、第１Ｔ
ＥＯＳ膜の変形により、開口部の周辺の第１ＴＥＯＳ膜
にクラックが発生した場合であっても、開口部の周囲に
形成した金属膜でクラックの広がりを止めることができ
る。これにより、クラックの広がりによる周辺の半導体
素子の破壊や、他の検査マークの破壊を防止することが
できる。
【０００９】上記第１ＴＥＯＳ膜は、ホウ素及び／又は
リンが添加されたＴＥＯＳ膜であっても良い。かかるホ
ウ素及び／又はリンが添加されたＢＰＴＥＯＳ膜は変形
しやすく、特にクラックが発生しやすいからである。
リンが添加されたＴＥＯＳ膜であっても良い。かかるホ
ウ素及び／又はリンが添加されたＢＰＴＥＯＳ膜は変形
しやすく、特にクラックが発生しやすいからである。
【００１０】上記金属膜は、上記開口部を囲う無端状の
金属膜であることが好ましい。開口部を囲うように金属
膜を形成することにより、クラックの広がりを有効に防
止することができる。
金属膜であることが好ましい。開口部を囲うように金属
膜を形成することにより、クラックの広がりを有効に防
止することができる。
【００１１】上記金属膜は、上記開口部の隅部を２方向
から囲うＬ字形状の金属膜でも良い。特に、開口部の隅
部においてクラックが発生しやすいため、Ｌ字形状の金
属膜を用いることによっても有効にクラックの広がりを
防止することができる。
から囲うＬ字形状の金属膜でも良い。特に、開口部の隅
部においてクラックが発生しやすいため、Ｌ字形状の金
属膜を用いることによっても有効にクラックの広がりを
防止することができる。
【００１２】上記金属膜は、上記開口部の隅部にその一
辺が対向する三角形の金属膜でも良い。かかる三角形の
金属膜を用いることによっても、開口部の隅部に発生す
るクラックの広がりを有効に防止することができる。
辺が対向する三角形の金属膜でも良い。かかる三角形の
金属膜を用いることによっても、開口部の隅部に発生す
るクラックの広がりを有効に防止することができる。
【００１３】また、本発明は、更に、上記金属膜の外方
に、該金属膜を挟んで上記開口部の隅部に対向するよう
に、第２金属膜が設けられたことを特徴とする半導体装
置でもある。クラックが金属膜を突き抜けて広がった場
合であっても、第２金属膜でクラックの広がりを止める
ことができる。
に、該金属膜を挟んで上記開口部の隅部に対向するよう
に、第２金属膜が設けられたことを特徴とする半導体装
置でもある。クラックが金属膜を突き抜けて広がった場
合であっても、第２金属膜でクラックの広がりを止める
ことができる。
【００１４】また、本発明は、更に、上記金属膜の下部
の上記第１ＴＥＯＳ膜に埋め込まれた埋込み金属膜を有
することを特徴とする半導体装置でもある。埋込み金属
膜を備えることにより、クラックの広がりを、更に有効
に止めることができる。
の上記第１ＴＥＯＳ膜に埋め込まれた埋込み金属膜を有
することを特徴とする半導体装置でもある。埋込み金属
膜を備えることにより、クラックの広がりを、更に有効
に止めることができる。
【００１５】上記埋込み金属膜は、複数の円筒型金属膜
でも良い。
でも良い。
【００１６】
【発明の実施の形態】図１（ａ）は、本発明の実施の形
態にかかる検査マークを含む半導体装置の一部の上面図
である。検査マークは、所定の幅を有するダイシングラ
イン８上に形成されている。将来的に、このダイシング
ライン８に沿って半導体基板１が切断され、それぞれの
半導体チップ（図示せず）に分割される。図１（ｂ）
は、図１（ａ）の半導体装置のＡ−Ａ方向の断面図であ
る。図に示すように、半導体装置は、その上に半導体素
子（図示せず）が集積される半導体基板１を含む。半導
体基板１上には、層間絶縁膜として、ホウ素及びリンを
添加したＴＥＯＳ（tetraethyl orthosilicate）膜（以
下「ＢＰＴＥＯＳ膜」という。）２、ＴＥＯＳ膜３が積
層されている。なお、ＢＰＴＥＯＳ膜２の代わりに、ホ
ウ素、又はリンのいずれか一方が添加されたＴＥＯＳ膜
を用いることもできる。
態にかかる検査マークを含む半導体装置の一部の上面図
である。検査マークは、所定の幅を有するダイシングラ
イン８上に形成されている。将来的に、このダイシング
ライン８に沿って半導体基板１が切断され、それぞれの
半導体チップ（図示せず）に分割される。図１（ｂ）
は、図１（ａ）の半導体装置のＡ−Ａ方向の断面図であ
る。図に示すように、半導体装置は、その上に半導体素
子（図示せず）が集積される半導体基板１を含む。半導
体基板１上には、層間絶縁膜として、ホウ素及びリンを
添加したＴＥＯＳ（tetraethyl orthosilicate）膜（以
下「ＢＰＴＥＯＳ膜」という。）２、ＴＥＯＳ膜３が積
層されている。なお、ＢＰＴＥＯＳ膜２の代わりに、ホ
ウ素、又はリンのいずれか一方が添加されたＴＥＯＳ膜
を用いることもできる。
【００１７】ダイシングライン８上には、ＢＰＴＥＯＳ
膜２、ＴＥＯＳ膜３を貫通し、半導体基板１の表面に達
する開口部４が設けられている。開口部４の横断面、即
ち、図１（ｂ）の矢印９の方向から見た断面は、正方形
である。開口部の横断面は、矩形であってもかまわな
い。かかる開口部４は、層間絶縁膜の膜厚測定用の検査
マークとして用いられる。ＢＰＴＥＯＳ膜２は、開口部
４から所定の間隔をおいて、開口部４を囲む埋込み金属
膜５を含む。埋込み金属膜５は、金属膜６及び半導体基
板１に隣接する、ＢＰＴＥＯＳ膜２の上面及び下面の間
に渡って形成される。なお、金属膜６の形状については
後述する。また、ＴＥＯＳ膜３は、ＢＰＴＥＯＳ膜２の
上に形成された金属膜６を含む。金属膜６は、埋込み金
属膜５に沿って、埋込み金属膜５上に形成されている。
図１（ｂ）に示すように、金属膜６の幅は、埋込み金属
膜５の幅より大きい。
膜２、ＴＥＯＳ膜３を貫通し、半導体基板１の表面に達
する開口部４が設けられている。開口部４の横断面、即
ち、図１（ｂ）の矢印９の方向から見た断面は、正方形
である。開口部の横断面は、矩形であってもかまわな
い。かかる開口部４は、層間絶縁膜の膜厚測定用の検査
マークとして用いられる。ＢＰＴＥＯＳ膜２は、開口部
４から所定の間隔をおいて、開口部４を囲む埋込み金属
膜５を含む。埋込み金属膜５は、金属膜６及び半導体基
板１に隣接する、ＢＰＴＥＯＳ膜２の上面及び下面の間
に渡って形成される。なお、金属膜６の形状については
後述する。また、ＴＥＯＳ膜３は、ＢＰＴＥＯＳ膜２の
上に形成された金属膜６を含む。金属膜６は、埋込み金
属膜５に沿って、埋込み金属膜５上に形成されている。
図１（ｂ）に示すように、金属膜６の幅は、埋込み金属
膜５の幅より大きい。
【００１８】ここで注意すべきは、ＢＰＴＥＯＳ膜２の
融点が、ＴＥＯＳ膜３の融点より低いということであ
る。これにより、半導体基板１上に半導体素子を形成す
るために用いられるシンタ等の加熱工程において、ＢＰ
ＴＥＯＳ膜２が流動化し、変形する。一方、上層のＴＥ
ＯＳ膜３は、殆ど変形しない。この結果、図１（ａ）に
示すように、ＢＰＴＥＯＳ膜２に、開口部４の隅部か
ら、対角線方向にクラック７が発生する場合がある。
融点が、ＴＥＯＳ膜３の融点より低いということであ
る。これにより、半導体基板１上に半導体素子を形成す
るために用いられるシンタ等の加熱工程において、ＢＰ
ＴＥＯＳ膜２が流動化し、変形する。一方、上層のＴＥ
ＯＳ膜３は、殆ど変形しない。この結果、図１（ａ）に
示すように、ＢＰＴＥＯＳ膜２に、開口部４の隅部か
ら、対角線方向にクラック７が発生する場合がある。
【００１９】しかし、本実施の形態にかかる半導体装置
では、開口部４を囲むように、埋込み金属膜５と金属膜
６が形成されているため、クラック７は、埋込み金属膜
５、金属膜６により止められる。これにより、金属膜６
等の外部に形成された半導体素子や、他の検査マークへ
の影響を防止することができる。
では、開口部４を囲むように、埋込み金属膜５と金属膜
６が形成されているため、クラック７は、埋込み金属膜
５、金属膜６により止められる。これにより、金属膜６
等の外部に形成された半導体素子や、他の検査マークへ
の影響を防止することができる。
【００２０】図２（ａ）は、図１（ａ）に示す金属膜６
の一部の上面図である。図２（ｂ）は、図２（ａ）の２
Ｂ−２Ｂ方向の断面図である。また、図２（ｃ）は、図
２（ａ）の２Ｃ−２Ｃ方向の断面図である。図中、半導
体基板１は省略されている。このように、埋込み金属膜
５は、金属膜６及び半導体基板１に隣接する、ＢＰＴＥ
ＯＳ膜２の上面及び下面の間に渡った、板状体として形
成されている。
の一部の上面図である。図２（ｂ）は、図２（ａ）の２
Ｂ−２Ｂ方向の断面図である。また、図２（ｃ）は、図
２（ａ）の２Ｃ−２Ｃ方向の断面図である。図中、半導
体基板１は省略されている。このように、埋込み金属膜
５は、金属膜６及び半導体基板１に隣接する、ＢＰＴＥ
ＯＳ膜２の上面及び下面の間に渡った、板状体として形
成されている。
【００２１】次に、図３、４を用いて、本実施の形態に
かかる半導体装置に含まれる検査マークの製造工程につ
いて説明する。まず、図３（ａ）に示すように、半導体
基板１上に、層間絶縁膜としてＢＰＴＥＯＳ膜２を形成
する。次に、図３（ｂ）に示すように、公知のフォトリ
ソグラフィ工程及びエッチング工程を用いて、ＢＰＴＥ
ＯＳ膜２に開口部２’を設ける。次に、図３（ｃ）に示
すように、開口部２’を埋め込むように、ＢＰＴＥＯＳ
膜２の表面に金属材料層５’を堆積する。続いて、公知
のＣＭＰ法やエッチバック法により、開口部２’内に金
属材料層５’を残し、図３（ｄ）に示すような埋込み金
属膜５を形成する。次に、図３（ｅ）に示すように、Ｂ
ＰＴＥＯＳ膜２の表面に、金属材料層（図示せず）を形
成し、公知のフォトリソグラフィ工程及びエッチング工
程を用いて、埋込み金属膜５に沿った金属膜６を形成す
る。最後に、図４（ｆ）に示すように、ＢＰＴＥＯＳ膜
２上にＴＥＯＳ膜３を堆積し、図４（ｇ）に示すよう
に、開口部４を形成することにより検査マークが完成す
る。なお、埋込み金属膜５、金属膜６には、アルミニウ
ム、銅、アルミニウムシリコン等の材料を用いることが
できる。
かかる半導体装置に含まれる検査マークの製造工程につ
いて説明する。まず、図３（ａ）に示すように、半導体
基板１上に、層間絶縁膜としてＢＰＴＥＯＳ膜２を形成
する。次に、図３（ｂ）に示すように、公知のフォトリ
ソグラフィ工程及びエッチング工程を用いて、ＢＰＴＥ
ＯＳ膜２に開口部２’を設ける。次に、図３（ｃ）に示
すように、開口部２’を埋め込むように、ＢＰＴＥＯＳ
膜２の表面に金属材料層５’を堆積する。続いて、公知
のＣＭＰ法やエッチバック法により、開口部２’内に金
属材料層５’を残し、図３（ｄ）に示すような埋込み金
属膜５を形成する。次に、図３（ｅ）に示すように、Ｂ
ＰＴＥＯＳ膜２の表面に、金属材料層（図示せず）を形
成し、公知のフォトリソグラフィ工程及びエッチング工
程を用いて、埋込み金属膜５に沿った金属膜６を形成す
る。最後に、図４（ｆ）に示すように、ＢＰＴＥＯＳ膜
２上にＴＥＯＳ膜３を堆積し、図４（ｇ）に示すよう
に、開口部４を形成することにより検査マークが完成す
る。なお、埋込み金属膜５、金属膜６には、アルミニウ
ム、銅、アルミニウムシリコン等の材料を用いることが
できる。
【００２２】図５（ａ）は、図１（ａ）に示す金属膜６
の一部の上面図である。図５（ｂ）は、図５（ａ）の５
Ｂ−５Ｂ方向の断面図である。また、図５（ｃ）は、図
５（ａ）の５Ｃ−５Ｃ方向の断面図である。図中、半導
体基板１は省略されている。図に示すように、埋込み金
属膜５は、円柱形状の複数の埋込み金属膜５から形成し
ても構わない。
の一部の上面図である。図５（ｂ）は、図５（ａ）の５
Ｂ−５Ｂ方向の断面図である。また、図５（ｃ）は、図
５（ａ）の５Ｃ−５Ｃ方向の断面図である。図中、半導
体基板１は省略されている。図に示すように、埋込み金
属膜５は、円柱形状の複数の埋込み金属膜５から形成し
ても構わない。
【００２３】図６（ａ）は、図１（ａ）に示す金属膜６
の一部の上面図である。図６（ｂ）は、図６（ａ）の６
Ｂ−６Ｂ方向の断面図である。また、図６（ｃ）は、図
６（ａ）の６Ｃ−６Ｃ方向の断面図である。図中、半導
体基板１は省略されている。図に示すように、埋込み金
属膜５を設けずに、金属膜６のみを用いて、クラックの
広がりを防止することも可能である。
の一部の上面図である。図６（ｂ）は、図６（ａ）の６
Ｂ−６Ｂ方向の断面図である。また、図６（ｃ）は、図
６（ａ）の６Ｃ−６Ｃ方向の断面図である。図中、半導
体基板１は省略されている。図に示すように、埋込み金
属膜５を設けずに、金属膜６のみを用いて、クラックの
広がりを防止することも可能である。
【００２４】上述の検査マークの製造工程では、埋込み
金属膜５と、金属膜６とを別々の工程で作製したが、こ
れらを同時に形成することもできる。即ち、図３（ｃ）
に示すように、ＢＰＴＥＯＳ膜２の表面に金属材料層
５’を堆積した後、図３（ｅ）に示すように、フォトリ
ソグラフィ工程、エッチング工程を用いて、埋込み金属
膜５と金属膜６を同時に形成する。これにより、図７
（ａ）、（ｂ）の断面図に示すように、埋込み金属膜５
と、金属膜６が、一体として形成される。
金属膜５と、金属膜６とを別々の工程で作製したが、こ
れらを同時に形成することもできる。即ち、図３（ｃ）
に示すように、ＢＰＴＥＯＳ膜２の表面に金属材料層
５’を堆積した後、図３（ｅ）に示すように、フォトリ
ソグラフィ工程、エッチング工程を用いて、埋込み金属
膜５と金属膜６を同時に形成する。これにより、図７
（ａ）、（ｂ）の断面図に示すように、埋込み金属膜５
と、金属膜６が、一体として形成される。
【００２５】図８から図１３に、ＢＰＴＥＯＳ層２の表
面上に形成された金属膜６の好ましい形状を示す。な
お、図８から図１３は、ＴＥＯＳ膜３を形成する前にお
ける検査マークの上面図である。
面上に形成された金属膜６の好ましい形状を示す。な
お、図８から図１３は、ＴＥＯＳ膜３を形成する前にお
ける検査マークの上面図である。
【００２６】図８では、金属膜６が、開口部４から所定
の間隔をおいて開口部４を囲うように設けられた、正方
形の無端状形状となっている。このように、開口部４を
金属膜６で囲うことにより、開口部４の周辺のＢＰＴＥ
ＯＳ膜２に発生したクラックの広がりを、金属膜６で止
めることができる。
の間隔をおいて開口部４を囲うように設けられた、正方
形の無端状形状となっている。このように、開口部４を
金属膜６で囲うことにより、開口部４の周辺のＢＰＴＥ
ＯＳ膜２に発生したクラックの広がりを、金属膜６で止
めることができる。
【００２７】また、図９に示すように、金属膜１６は、
開口部４の隅部を２方向から囲うＬ字形状であっても良
い。開口部４の隅部では、上述のように応力集中が起き
やすく、クラックが発生しやすい。また、クラックは、
開口部４の対角線方向に広がりやすい。このため、Ｌ字
形状の金属膜１６を開口部の隅部に対向して設けること
により、クラックの広がりを止めることができる。
開口部４の隅部を２方向から囲うＬ字形状であっても良
い。開口部４の隅部では、上述のように応力集中が起き
やすく、クラックが発生しやすい。また、クラックは、
開口部４の対角線方向に広がりやすい。このため、Ｌ字
形状の金属膜１６を開口部の隅部に対向して設けること
により、クラックの広がりを止めることができる。
【００２８】また、図１０に示すように、金属膜２６
は、開口部４の隅部にその１辺が対向する三角形の形状
でも良い。クラックは、開口部４の隅部で発生しやすい
ため、かかる三角形の金属膜２６によっても、クラック
の広がりを止めることができる。
は、開口部４の隅部にその１辺が対向する三角形の形状
でも良い。クラックは、開口部４の隅部で発生しやすい
ため、かかる三角形の金属膜２６によっても、クラック
の広がりを止めることができる。
【００２９】また、図１１から図１３に示すように、金
属膜の外方に、更に金属膜を設けても良い。即ち、図１
１では、無端状の金属膜６の四隅に、Ｌ字形状の金属膜
１６が形成されている。また、図１２では、無端状の金
属膜６の四隅に、三角形の金属膜２６が形成されてい
る。また、図１３では、開口部４の隅部を２方向から囲
うＬ字形状の金属膜１６の四隅に、三角形の金属膜２６
が形成されている。このように、金属膜を２重に形成す
ることにより、クラックが内側の金属膜を突き抜けた場
合であっても、外側の金属膜でクラックの広がりを止め
ることができる。なお、これらの金属膜６、１６、２６
の下部には、埋込み金属膜を形成しても良い。
属膜の外方に、更に金属膜を設けても良い。即ち、図１
１では、無端状の金属膜６の四隅に、Ｌ字形状の金属膜
１６が形成されている。また、図１２では、無端状の金
属膜６の四隅に、三角形の金属膜２６が形成されてい
る。また、図１３では、開口部４の隅部を２方向から囲
うＬ字形状の金属膜１６の四隅に、三角形の金属膜２６
が形成されている。このように、金属膜を２重に形成す
ることにより、クラックが内側の金属膜を突き抜けた場
合であっても、外側の金属膜でクラックの広がりを止め
ることができる。なお、これらの金属膜６、１６、２６
の下部には、埋込み金属膜を形成しても良い。
【００３０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、検査マークを構成する開口部の周辺に発生し
たクラックの広がりを、開口部の周囲に形成した金属膜
で止めることができる。これにより、検査マークを備え
た半導体装置の製造歩留まりの向上が可能となる。
によれば、検査マークを構成する開口部の周辺に発生し
たクラックの広がりを、開口部の周囲に形成した金属膜
で止めることができる。これにより、検査マークを備え
た半導体装置の製造歩留まりの向上が可能となる。
【図１】 （ａ）本発明の実施の形態にかかる半導体装
置に含まれる検査マークの上面図である。 （ｂ）Ａ−Ａ方向の断面図である。
置に含まれる検査マークの上面図である。 （ｂ）Ａ−Ａ方向の断面図である。
【図２】 本発明の実施の形態にかかる他の検査マーク
である。
である。
【図３】 本発明の実施の形態にかかる半導体装置に含
まれる検査マークの製造工程図である。
まれる検査マークの製造工程図である。
【図４】 本発明の実施の形態にかかる半導体装置に含
まれる検査マークの製造工程図である。
まれる検査マークの製造工程図である。
【図５】 本発明の実施の形態にかかる他の検査マーク
である。
である。
【図６】 本発明の実施の形態にかかる他の検査マーク
である。
である。
【図７】 本発明の実施の形態にかかる他の検査マーク
である。
である。
【図８】 本発明の実施の形態にかかる他の検査マーク
である。
である。
【図９】 本発明の実施の形態にかかる他の検査マーク
である。
である。
【図１０】 本発明の実施の形態にかかる他の検査マー
クである。
クである。
【図１１】 本発明の実施の形態にかかる他の検査マー
クである。
クである。
【図１２】 本発明の実施の形態にかかる他の検査マー
クである。
クである。
【図１３】 本発明の実施の形態にかかる他の検査マー
クである。
クである。
【図１４】 半導体チップを形成した半導体ウエハの上
面図である。
面図である。
【図１５】 （ａ）従来の半導体装置に含まれる検査マ
ークの上面図である。 （ｂ）Ｂ−Ｂ方向の断面図である。
ークの上面図である。 （ｂ）Ｂ−Ｂ方向の断面図である。
【図１６】 （ａ）従来の他の検査マークの上面図であ
る。 （ｂ）Ｃ−Ｃ方向の断面図である。
る。 （ｂ）Ｃ−Ｃ方向の断面図である。
１ 半導体基板、２ ＢＰＴＥＯＳ膜、３ ＴＥＯＳ
膜、４ 開口部、５ 埋込み金属膜、６、１６、２６
金属膜、７ クラック、８ ダイシングライン。
膜、４ 開口部、５ 埋込み金属膜、６、１６、２６
金属膜、７ クラック、８ ダイシングライン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岸田 健 兵庫県伊丹市東有岡４丁目42−８ 株式会 社エルテック内 (72)発明者 中田 洋治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 永井 享浩 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 西村 浩明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 衣笠 彰則 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 城戸 成範 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M106 AA01 AA07 CA48 CA50 5F031 CA02 JA50 MA33 PA20
Claims (8)
- 【請求項１】 半導体基板上に形成した絶縁膜に開口部
を設けてなる検査マークを備えた半導体装置であって、 半導体基板と、 該半導体基板上に形成された第１ＴＥＯＳ膜と、 該第１ＴＥＯＳ膜上に形成され、高温における流動性が
該第１ＴＥＯＳ膜より低い第２ＴＥＯＳ膜と、 該第１ＴＥＯＳ膜と該第２ＴＥＯＳ膜とを貫通して該半
導体基板の表面を露出させた、その横断面が略矩形の開
口部と、を含み、 更に、該第１ＴＥＯＳ膜と該第２ＴＥＯＳ膜との間に、
該開口部の隅部に対向するように金属膜を設けたことを
特徴とする半導体装置。 - 【請求項２】 上記第１ＴＥＯＳ膜が、ホウ素及び／又
はリンが添加されたＴＥＯＳ膜であることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 上記金属膜が、上記開口部を囲う無端状
の金属膜であることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】 上記金属膜が、上記開口部の隅部を２方
向から囲うＬ字形状の金属膜であることを特徴とする請
求項１に記載の半導体装置。 - 【請求項５】 上記金属膜が、上記開口部の隅部にその
一辺が対向する三角形の金属膜であることを特徴とする
請求項１に記載の半導体装置。 - 【請求項６】 更に、上記金属膜の外方に、該金属膜を
挟んで上記開口部の隅部に対向するように、第２金属膜
が設けられたことを特徴とする請求項１に記載の半導体
装置。 - 【請求項７】 更に、上記金属膜の下部の上記第１ＴＥ
ＯＳ膜に埋め込まれた埋込み金属膜を有することを特徴
とする請求項１〜６のいずれかに記載の半導体装置。 - 【請求項８】 上記埋込み金属膜が、複数の円筒型金属
膜であることを特徴とする請求項７に記載の半導体装
置。
Priority Applications (5)
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|---|---|---|---|
| JP2000015760A JP2001210688A (ja) | 2000-01-25 | 2000-01-25 | 検査マークを備えた半導体装置 |
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| DE10046925A DE10046925A1 (de) | 2000-01-25 | 2000-09-21 | Halbleitervorrichtung mit einer Testmarkierung |
| KR10-2000-0055745A KR100384099B1 (ko) | 2000-01-25 | 2000-09-22 | 검사 마크를 구비한 반도체 장치 |
| TW089119580A TW462079B (en) | 2000-01-25 | 2000-09-22 | Semiconductor device having test mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000015760A JP2001210688A (ja) | 2000-01-25 | 2000-01-25 | 検査マークを備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=18543003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| TW (1) | TW462079B (ja) |
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| DE10157058A1 (de) | 2001-11-21 | 2003-06-05 | Infineon Technologies Ag | Justiermarke für Halbleiterscheiben und Verfahren zur Herstellung einer solchen Justiermarke |
| US6778275B2 (en) * | 2002-02-20 | 2004-08-17 | Micron Technology, Inc. | Aberration mark and method for estimating overlay error and optical aberrations |
| US7463367B2 (en) * | 2004-07-13 | 2008-12-09 | Micron Technology, Inc. | Estimating overlay error and optical aberrations |
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-
2000
- 2000-01-25 JP JP2000015760A patent/JP2001210688A/ja active Pending
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- 2000-09-22 TW TW089119580A patent/TW462079B/zh not_active IP Right Cessation
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