JP7235124B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、半導体装置におけるキャパシタ構造としては、特開２０１９－３３１５４号公報（特許文献１）に記載されたものがある。このキャパシタ構造は、基板の絶縁膜上に設けられている。キャパシタ構造は、絶縁膜上の一部に配置された第２電極層と、第２電極層を被覆する層間絶縁膜（誘電体膜）と、層間絶縁膜上の一部に配置された金属膜と、金属膜上に配置された第１電極層と、第１電極層の端部から絶縁膜にわたり連続的に被覆する保護絶縁膜（保護層）とを備える。
特開２０１９－３３１５４号公報
ところで、この半導体装置は、次の問題があることが分かった。半導体装置では、その製造、実装および使用の際に加えられる熱によって、保護層内に内部応力が生じる。より詳細には、半導体装置が加熱または冷却されると保護層は膨張または収縮という熱変形を生じ得るが、この熱変形が、保護層の下層の部材（例えば半導体基板）によって拘束されるため、保護層に内部応力が生じることとなる。その結果、保護層にクラックが生じやすい。特に、誘電体膜の端部周辺を被覆する保護層においてクラックが生じると、水分が保護層のクラックを介して誘電体膜に浸入することがある。一方、近年、半導体装置に高電圧を印加する機会が増加するに伴い、高耐圧性の要求が高まっている。このような高電圧下では、水分が保護層のクラックを介して誘電体膜に浸入した場合、誘電体膜の絶縁破壊強度が低下する問題があった。
そこで、本開示の目的は、誘電体膜の端部周辺を被覆する保護層においてクラックの発生を抑制し、クラックの発生による誘電体膜の絶縁破壊強度の低下（誘電体膜の耐圧性の劣化）を抑制する半導体装置を提供することにある。
本発明者らは、上記課題を解決するために鋭意検討し、誘電体膜の端部（保護層被覆部）の外周端における厚みを、端部以外の誘電体膜の厚みに比べ小さくすることにより、誘電体膜の端部周辺を被覆する保護層においてクラックの発生が抑制されるとの知見を得た。このように、本発明者らは、誘電体膜の端部の外周端における厚みを小さくすることの技術的意義を見出し、本開示を完成するに至った。すなわち、本開示は、以下の態様を含む。
前記課題を解決するため、本開示の一態様である半導体装置は、
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面の一部に配置された誘電体膜と、
前記誘電体膜の一部に配置された第１電極層と、
前記第１電極層の端部から前記誘電体膜の外周端にわたり連続的に被覆する保護層と
を備え、
前記誘電体膜は、前記第１電極層が配置されている電極層配置部と、前記保護層に被覆されている保護層被覆部とを有し、
前記誘電体膜の前記保護層被覆部の前記外周端における厚みは、前記誘電体膜の前記電極層配置部の厚みに比べ小さい。
前記態様によれば、誘電体膜の保護層被覆部の外周端における厚みは、誘電体膜の電極層配置部の厚みに比べ小さい。このように誘電体膜が、その保護層被覆部として、少なくとも外周端において比較的厚みの薄い薄膜領域を有することにより、誘電体膜の端部（保護層被覆部）周辺における保護層の段部の段差を小さくすることができる。段部の段差を小さくすると、保護層の歪みが低下し、誘電体膜の保護層被覆部周辺において保護層内に生じる内部応力を低下させることができる。その結果、誘電体膜の端部周辺における保護層においてクラックの発生を抑制することができる。よって、前記態様は、クラックを介して水分が誘電体膜に浸入することを防止し、誘電体膜の耐圧劣化（絶縁破壊強度の低下）を抑制することができる。
また、半導体装置の一態様では、
前記電極層配置部の最小厚みは、前記保護層被覆部の最大厚みに比べ大きい。
前記態様によれば、電極層配置部の最小厚みは、保護層被覆部の最大厚みに比べ大きい。このため、誘電体膜が、その保護層被覆部として、保護層被覆部の全体にわたって比較的厚みの薄い薄膜領域を有することができる。よって、前記態様は、クラックを介して水分が誘電体膜に浸入することを防止し、誘電体膜の耐圧劣化をさらに抑制することができる。
また、半導体装置の一態様では、
前記保護層の厚みは、前記誘電体膜の前記電極層配置部の厚みと同じかそれより大きい。
前記態様によれば、保護層の厚みは誘電体膜の電極層配置部の厚みと同じかそれより大きい。かかる場合、保護層の厚みに対する、誘電体膜の保護層被覆部周辺における段部の段差の割合を低下させることができる。このため、保護層の歪みがさらに低下し、誘電体膜の保護層被覆部周辺において保護層内に生じる内部応力をさらに低下させることができる。その結果、クラックの発生がさらに抑制される。また、保護層の厚みは大きくなるため、保護層の沿面距離が増加する。これにより、第１電極層（または外部接続電極）の露出部と半導体基板（第１主面）の露出部との間の沿面放電の発生を抑制することができる。
また、半導体装置の一態様によれば、
前記第１電極層の前記端部は、外周端を有する第１端部と、前記第１端部と隣接し前記第１電極層の中央部側に配置された第２端部とを有し、
前記第１端部の外周端における厚みは、前記第２端部の厚みに比べ小さい。
前記態様によれば、第１端部の外周端における厚みは、第２端部の厚みに比べ小さい。このように第１電極層が、その第１端部として、少なくとも外周端において比較的厚みの薄い薄膜領域を有することにより、第１電極層の第１端部周辺における保護層の段部の段差を小さくすることができる。段部の段差を小さくすると、第１電極層の第１端部周辺において保護層内に生じる内部応力をさらに低下させることができる。その結果、第１電極層の第１端部周辺における保護層の段部の角部周辺においてクラックの発生を抑制することができる。このように誘電体膜の保護層被覆部周辺における保護層の段部の角部周辺とは別の箇所である第１電極層の第１端部周辺における保護層の段部の角部周辺においてクラックの発生を抑制することができる。よって、前記態様は、保護層のクラックを介して水分が誘電体膜に浸入することをさらに防止し、誘電体膜の絶縁破壊強度の低下をさらに抑制することができる。
また、半導体装置の一態様によれば、
前記保護層の厚みが、０．１μｍ以上３μｍ以下である。
前記態様によれば、半導体装置の外部から誘電体膜への水分の浸入を防止し、かつ第１電極層（または外部接続電極）の露出部と半導体基板（第１主面）の露出部との間の沿面放電の発生を抑制できる。
また、半導体装置の一態様によれば、
前記第１電極層が、ポリシリコンまたはＡｌからなる。
前記態様によれば、第１電極層の導電性を高めることができる。また、前記態様によれば、第１電極層は耐湿性を有するため、第１電極層は、水分が第１電極層を介して誘電体膜に浸入することを防止する。これにより、前記態様は、誘電体膜の絶縁破壊強度の低下を抑制することができる。
また、半導体装置の一態様では、
前記保護層が、シリコン窒化物からなる。
前記態様によれば、保護層の耐湿性を高めることができる。
また、半導体装置の一態様によれば、
前記誘電体膜が、シリコン酸化物からなる。
前記態様によれば、半導体装置の電気容量を高めることができる。
また、半導体装置の一態様では、
前記半導体基板は、前記誘電体膜の前記電極層配置部が配置された前記第１主面にトレンチを有し、
前記誘電体膜の前記電極層配置部は、前記トレンチの内面を被覆して凹部を形成するように前記第１主面に連続的に配置され、
前記第１電極層は、前記凹部に入り込む入込部を有する。
前記態様によれば、半導体装置は、いわゆるトレンチ構造を有するため、誘電体膜と第１電極層との間の界面の面積が増加し、その結果、半導体装置の電気容量を増加させることができる。
また、半導体装置の一態様では、
前記誘電体膜の前記保護層被覆部の厚みは、前記誘電体膜の前記外周端に向かって、小さくなっている。
前記態様によれば、誘電体膜の保護層被覆部の厚みは、誘電体膜の外周端に向かって、小さくなっている。このため、誘電体膜の保護層被覆部は、例えば、段差が上記方向に沿って小さくなる形状または段差を有しない形状を有する。保護層は下層の形状に沿って形成されるため、保護層は、誘電体膜の保護層被覆部周辺において段差が小さくなる形状または段差を有しない形状を有する。このように、誘電体膜の保護層被覆部周辺において保護層内に生じる内部応力をさらに低下させることができるため、クラックの発生をさらに抑制し、誘電体膜の絶縁破壊強度の低下をさらに抑制する。
また、半導体装置の一態様では、
前記保護層被覆部の幅方向の長さは、前記保護層被覆部の厚みに比べ大きい。
前記態様によれば、保護層被覆部の幅方向の長さは、保護層被覆部の厚みに比べ大きい。このため、例えば、保護層の段部の角部を誘電体膜の電極層配置部から遠ざけて配置することができる。かかる場合、保護層の段部の角部にクラックが発生したとしても、クラックを介して水分が誘電体膜の電極層配置部まで到達しにくい。よって、誘電体膜の絶縁破壊強度の低下をさらに抑制する。
本開示の一態様である半導体装置によれば、誘電体膜の端部周辺を被覆する保護層においてクラックの発生を抑制し、クラックの発生による誘電体膜の絶縁破壊強度の低下を抑制することができる。
半導体装置の第１実施形態を示す断面図である。 図１のＡ部拡大図である。 半導体装置の製造方法について説明する説明図である。 半導体装置の製造方法について説明する説明図である。 半導体装置の製造方法について説明する説明図である。 半導体装置の製造方法について説明する説明図である。 半導体装置の製造方法について説明する説明図である。 半導体装置の第２実施形態を示す断面図である。 図４のＢ部拡大図である。 半導体装置の第３実施形態を示す断面図である。 図６のＣ部拡大図である。 半導体装置の製造方法について説明する説明図である。 半導体装置の製造方法について説明する説明図である。 半導体装置の製造方法について説明する説明図である。 半導体装置の製造方法について説明する説明図である。 半導体装置の製造方法について説明する説明図である。 半導体装置の第４実施形態を示す断面図である。
以下、本開示の一態様である半導体装置を図示の実施の形態により詳細に説明する。なお、図面は一部模式的なものを含み、実際の寸法や比率を反映していない場合がある。また、半導体装置内の構成要素の寸法（より具体的には、厚み、長さおよび幅等）は、走査型電子顕微鏡にて撮影したＳＥＭ画像に基づいて測定した。
＜第１実施形態＞
［構成］
図１は、本開示の第１実施形態に係る半導体装置の断面を模式的に示した図である。図２は、図１のＡ部拡大図である。図１および図２に示すように、半導体装置１は、互いに対向する第１主面１１および第２主面１２を有する半導体基板１０と、第１主面１１の一部に配置された誘電体膜２０と、誘電体膜２０の（第１主面１１と反対側の）一部に配置された第１電極層３０と、第１電極層３０の端部３２から誘電体膜２０の外周端２６にわたり連続的に被覆する保護層５０とを備える。誘電体膜２０は、第１電極層３０が配置されている電極層配置部２１と、保護層５０に被覆されている保護層被覆部２２とを有する。誘電体膜２０の保護層被覆部２２の外周端２６における厚みは、誘電体膜２０の電極層配置部２１の厚みに比べ小さい。
なお、図中、半導体装置１の厚みに平行な方向をＺ方向とし、順Ｚ方向を上側、逆Ｚ方向を下側とする。半導体装置１のＺ方向に直交する平面において、図が記載された紙面に平行な方向をＸ方向とし、図が記載された紙面に直交する方向をＹ方向とする。Ｘ方向、Ｙ方向、およびＺ方向は、互いに直交する。
本明細書において、保護層被覆部２２の外周端２６とは、Ｚ方向から保護層被覆部２２を見た場合の保護層被覆部２２の外周の端をいう。
誘電体膜２０の保護層被覆部２２の表面形状によって、その上に積層される保護層５０の表面形状が決定され得る。本実施形態では、誘電体膜２０の保護層被覆部２２の外周端２６における厚みは、誘電体膜２０の電極層配置部２１の厚みに比べ小さい。すなわち、保護層被覆部２２は、電極層配置部２１に比べて、少なくとも外周端２６において厚みの薄い薄膜領域として理解される。このように、保護層被覆部２２を薄膜領域にすることにより、保護層被覆部の厚みを電極層配置部の厚みと同じにした場合に比べ、誘電体膜２０の外周端２６に対応する、保護層５０の段部５１の段差（より詳細には、後述する第２側面５４ｂの長さＬｂ）を小さくする。その結果、誘電体膜２０の外周端２６に対応する、保護層５０の段部５１の角部（より詳細には、後述する第２角部５５ｂ）付近において、クラックの発生を抑制することができる。
また、電極層配置部２１の最小厚みは、保護層被覆部２２の最大厚みに比べ大きいことが好ましい。かかる場合、保護層被覆部２２は、電極層配置部２１に比べて、保護層被覆部２２の全体にわたって厚みの薄い薄膜領域として理解される。このため、クラックを介して水分が誘電体膜２０に浸入することをより効果的に防止し、誘電体膜２０の耐圧劣化をさらに抑制することができる。
より具体的には、誘電体膜２０の保護層被覆部２２の外周端２６における厚みＴｂは、誘電体膜２０の電極層配置部２１の厚みＴａ（保護層被覆部２２を薄膜領域にしない場合、より詳細には、誘電体膜２０の保護層被覆部２２の厚みを電極層配置部２１の厚みと同じにした場合での、保護層被覆部２２の外周端２６における厚みとして理解され得る）に比べ、ΔＴ（＝Ｔａ－Ｔｂ）小さい。つまり、保護層被覆部２２は、薄膜領域にしない場合に比べ、少なくとも外周端２６においてΔＴ低い上面２４を有する。
誘電体膜２０の保護層被覆部２２の表面形状によって、保護層被覆部２２の上に積層される保護層５０の表面形状が決定され得る。すなわち、保護層５０の表面形状は、保護層５０の下層である誘電体膜２０の保護層被覆部２２の表面形状に対応し、これと略同一となる。このため、保護層５０の第２上面５３ｂは、誘電体膜２０の保護層被覆部２２の上面に対応し、図示する態様ではこれら上面は互いに平行（断面においては平行な直線）となるがこれに限定されない。第２上面５３ｂは、誘電体膜２０の保護層被覆部２２を薄膜領域にしない場合に比べ、少なくとも外周端２６においてΔＴ低い。つまり、保護層５０の第２側面５４ｂの長さＬｂは上記Ｔｂに対応し、誘電体膜２０の保護層被覆部２２を薄膜領域にしない場合の第２側面５４ｂの長さＬａは上記Ｔａに対応し、よってＬｂはＬａに比べ、ΔＴ短い（なお、図２においては、Ｌａが第１電極層３０の厚みと同じである場合、換言すれば、電極層配置部２１の厚みが第１電極層３０の厚みと同じである場合を示しているが、本実施形態はこれに限定されない）。第２上面５３ｂと、第２上面５３ｂから１段下がった第３上面５３ｃとの間の第２側面５４ｂとして理解される第２段差は、誘電体膜２０の保護層被覆部２２を薄膜領域にしない場合に比べ、小さくなる。その結果、保護層５０の段部５１において第２段差の割合が減少する。段部５１における第２段差の割合が減少したことにより、保護層被覆部２２の角部２７に対応する第２角部５５ｂ周辺において、保護層５０内に生じる内部応力が減少する。
これにより、保護層５０の第２上面５３ｂと第２側面５４ｂとから構成される第２角部５５ｂ周辺の保護層５０で、第２側面５４ｂの長さＬｂを短くしたことにより、第２角部５５ｂ周辺への応力が低減されることから、クラックの発生が抑制される。また、保護層被覆部２２の上面２４と、厚みＴｂを有する外周端２６とから構成される角部２７（第２角部５５ｂに対応する）周辺の保護層５０で、クラックの発生が抑制される。
保護層５０において、クラックは段部５１で発生し、より詳細には、応力が集中し易い角部（図示する態様では第１角部５５ａ、第２角部５５ｂ、第３角部５５ｃ）付近において、代表的には角部を起点として、発生する傾向がある。保護層５０のこれらクラックのうち、誘電体膜２０の外周端２６に対応する角部（図示する態様では第２角部５５ｂ）付近に発生したクラックを介して、水分（より具体的には、大気中の水分）が誘電体膜２０に侵入し易いと考えられる。換言すれば、誘電体膜２０の外周端２６に対応する、保護層５０の段部５１の角部（第２角部５５ｂ）付近でのクラックの発生を抑制できれば、誘電体膜２０への水分の侵入を効果的に防止でき、ひいては、誘電体膜２０の耐圧劣化を効果的に抑制できる。
本実施形態の半導体装置１によれば、上述のように、誘電体膜２０の外周端２６に対応する、保護層５０の段部５１の角部（第２角部５５ｂ）付近において、クラックの発生を抑制することができる。これにより、半導体装置１は、保護層５０のクラックを介して水分（より具体的には、大気中の水分）が誘電体膜２０に浸入することを防止し、誘電体膜２０の耐圧劣化（絶縁破壊強度の低下）を抑制することができる。
（半導体装置）
半導体装置１は、上述のように、クラックの発生を抑制し、誘電体膜２０の絶縁破壊強度の低下を抑制できるため、１００Ｖ以上の高電圧（より具体的には、６００Ｖ以上のさらなる高電圧）を印加しても動作し得る。つまり、半導体装置１は、１００Ｖ以上の定格電圧、さらに６００Ｖ以上の定格電圧に耐え得る耐圧性を有する。
半導体装置１は、例えば、半導体コンデンサである。半導体装置１は、例えば、高周波デジタル回路のデカップリングコンデンサ（バイパスコンデンサ）として用いられ、パソコン、ＤＶＤプレーヤー、デジカメ、ＴＶ、携帯電話、カーエレクトロニクス、医療用・産業用・通信用機械などの電子機器に用いられる。ただし、半導体装置１の用途はこれに限られず、例えば、フィルタ回路や整流平滑回路などにも用いることもできる。
半導体装置１は、第２主面１２に配置された第２電極層４０をさらに備えていてよい。図示する態様では、外部接続電極として機能する第１電極層３０および第２電極層４０は、半導体基板１０を介して互いに対向して配置されている。なお、半導体装置１は、第１電極層３０および第２電極層４０にそれぞれ電気的に接続する外部接続電極をさらに備えてもよい。半導体装置１では、ワイヤまたははんだバンプによって、第１電極層３０および第２電極層４０（あるいは、存在する場合には外部接続電極）を図示しない回路基板の配線に電気的に接続することができる。
しかしながら、第２電極層４０は、半導体基板１０と誘電体膜２０との間に配置されてもよい。このとき、外部接続電極として機能する第１電極層３０と、第２電極層４０に電気的に接続された外部接続電極とが同一ＸＹ平面上に互いに離間されて配置されてもよい。
（半導体基板）
半導体基板１０は、互いに対向する第１主面１１と第２主面１２とを有する。半導体基板１０の断面形状は、図１に示すように、略矩形である。
半導体基板１０の材質は、例えば、シリコン（Ｓｉ）、ＳｉＣ、およびＧａＮのいずれかであり得る。半導体基板１０は、導電性を調整する等の目的で、不純物（ドーパント）をドーピングすることができる。電子を供給するドーパント（ドナー）は、例えば、１５族の元素（より具体的には、リン等）である。正孔を供給するドーパント（アクセプター）は、１３族の元素（より具体的には、ホウ素等）である。半導体基板１０は、ｎ型半導体基板、またはｐ型半導体基板であってもよい。半導体基板１０の電気抵抗値は、例えば、０．００１Ωｃｍ～１００Ωｃｍである。
半導体基板１０の厚みは、例えば、１００μｍ～７００μｍである。
なお、本明細書において、厚みは、Ｚ方向の長さをいう。
（誘電体膜）
誘電体膜２０は、第１主面１１の一部に配置されている。誘電体膜２０は、第１電極層３０が配置されている電極層配置部２１と、保護層５０に被覆されている保護層被覆部２２とを有する。
誘電体膜２０の電極層配置部２１は、主として電気容量を調整する。誘電体膜２０の保護層被覆部２２は、主として半導体基板１０と、第１電極層３０との間の絶縁性を確保する。つまり、誘電体膜２０の保護層被覆部２２は、第１電極層３０（または存在する場合には外部接続電極）の露出部と半導体基板１０（より詳細には第１主面１１）の露出部との間の沿面放電（および場合により空気放電）の発生を抑制する。
誘電体膜２０の材質は、例えば、Ｓｉ系物質（より具体的には、シリコン酸化物（ＳｉＯ２）等）である。誘電体膜２０は、好ましくはシリコン酸化物からなる。誘電体膜２０がシリコン酸化物からなると、半導体装置１の電気容量を高めることができる。
誘電体膜２０の保護層被覆部２２の外周端２６における厚みＴｂは、誘電体膜２０の電極層配置部２１の厚みＴａに比べ小さい。誘電体膜２０の電極層配置部２１の厚みＴａは、例えば、０．１μｍ～３μｍである。
誘電体膜２０の保護層被覆部２２の断面形状は、図１および図２に示すように、略矩形であってよい。誘電体膜２０の保護層被覆部２２（薄膜領域）は、半導体装置１の製造方法で後述するように、例えば、オーバーエッチングにより形成される。かかる場合、誘電体膜２０の保護層被覆部２２の上面２４は、オーバーエッチング以外の方法で形成された場合に比べ、粗くなる。このため、誘電体膜２０の保護層被覆部２２の上面２４は、保護層５０との接触面積が大きくなり、保護層５０との密着性が向上する。
誘電体膜２０の保護層被覆部２２の幅（上面２４の長さ）は、例えば、０．１μｍ～３０μｍである。誘電体膜２０の保護層被覆部２２の長さが０．１μｍ～３０μｍであると、第１電極層３０の端面３３と、第１主面１１との間の絶縁性が向上する。
（第１電極層）
第１電極層３０は、第２電極層４０と電界を形成する。第１電極層３０は、誘電体膜２０の一部である電極層配置部２１に配置される。第１電極層３０は、半導体基板１０を介して第２電極層４０と対向する。
第１電極層３０の材質は、例えば、金属および他の導電性材料（より具体的には、導電性樹脂、およびポリシリコン等）である。金属は、例えば、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、Ａｕ（金）、Ｗ（タングステン）、Ｐｔ（プラチナ）、およびＴｉ（チタン）等である。これらの中でも、導電性および耐湿性を高める観点から、第１電極層３０の材質は、金属およびポリシリコンが好ましく、Ａｌおよびポリシリコンがより好ましい。すなわち、第１電極層３０は、ポリシリコンまたはＡｌからなることが好ましい。第１電極層３０の耐湿性を高めるとは、例えば、ポリシリコンまたはＡｌからなる第１電極層３０によって、水分が第１電極層３０を介して誘電体膜２０へ浸入することを防止し、絶縁強度の低下を抑制することを意味する。
（第２電極層）
第２電極層４０は、半導体基板１０の第２主面１２に配置され得る。第２電極層４０の材質は、例えば、金属および他の導電性材料（より具体的には、導電性樹脂、およびポリシリコン（多結晶シリコン）等）である。金属は、例えば、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、Ａｕ（金）、Ｗ（タングステン）、Ｐｔ（プラチナ）、およびＴｉ（チタン）等である。なお、第２電極層４０は、半導体基板１０と誘電体膜２０との間に配置してもよい。
（保護層）
保護層５０は、第１電極層３０の端部３２から半導体基板１０の第１主面１１にわたり連続的に被覆する。つまり、保護層５０は、第１電極層３０の端部３２から半導体基板１０の第１主面１１までの範囲における第１電極層３０の端部３２と、誘電体膜２０の保護層被覆部２２と、半導体基板１０の第１主面１１の一部とを途切れることなく連続的に覆う。
保護層５０は、例えば、上面５３が階段状に低くなる段部５１を有する。保護層５０は、主として保護層被覆部２２を保護する。保護層５０は、半導体装置１の外部からの水分の浸入を阻害し、誘電体膜２０の絶縁破壊強度の低下を抑制する。また、保護層５０は、第１電極層３０（または存在する場合には外部接続電極）の露出部と半導体基板１０（より詳細には第１主面１１）の露出部との間で沿面放電（および場合により空気放電）が発生することを抑制する。
保護層５０の材質は、保護層５０の耐湿性を向上させる観点から、例えば、シリコン窒化物（ＳｉＮ）である。つまり、保護層５０は、例えば、シリコン窒化物からなる。
保護層５０の段部５１は、上面５３および側面５４から角部５５を有して構成され、より詳細には、第１～第３上面５３ａ～５３ｃおよび第１～第３側面５４ａ～５４ｃの３つの対から第１～第３角部５５ａ～５５ｃを有して構成される。図示する態様では、段部５１は、保護層５０の表面にて、第１角部５５ａを形成する第１上面５３ａおよび第１側面５４ａと、第２角部５５ｂを形成する第２上面５３ｂおよび第２側面５４ｂと、第３角部５５ｃを形成する第３上面５３ｃおよび第３側面５４ｃとから構成される。換言すれば、段部５１は、第１上面５３ａと第２上面５３ｂとの間の第１段差（第１側面５４ａに対応する）、第２上面５３ｂと第３上面５３ｃとの間の第２段差（第２側面５４ｂに対応する）、第３上面５３ｃと第１主面１１との間の第３段差（第３側面５４ｃに対応する）を有して、保護層５０の表面に階段状に順次下がって形成される。
各段差につき、段差を構成する上面および側面、ならびに上面および側面により形成される角部の形状については、図示する態様（断面形状）に限定されない。第１上面５３ａ、第２上面５３ｂおよび第３上面５３ｃは、互いに平行（断面においては平行な直線）であり得るが、これに限定されず、実際には、傾斜していたり、湾曲していたり、凹凸が存在していたりしてもよい。また、第１側面５４ａ、第２側面５４ｂおよび第３側面５４ｃも、互いに平行であり得るが、これに限定されず、実際には、傾斜していたり、湾曲していたり、凹凸が存在していたりしてもよい。上面５３ａ～５３ｃと側面５４ａ～５４ｃとは、それぞれ略垂直（約９０°）で接続してもよく、略垂直（約９０°）以外の角度で接続してもよい。第１角部５５ａ、第２角部５５ｂおよび第３角部５５ｃは、略直角（約９０°）であり得るが、これに限定されず、実際には、丸みを帯びていたり、部分的に欠けていたりしてもよい。なお、本明細書において、「略垂直（約９０°）」および「略直角（約９０°）」は、９０°に限定されず、現実的なばらつきの範囲を考慮して、９０°付近の角度も含む。「略垂直（約９０°）以外の角度」は、現実的なばらつきの範囲を超える任意の適切な角度であり得る。
なお、誘電体膜２０の保護層被覆部２２は、外周端２６に向かって、階段状にまたは連続的に低くなるように改変されていてもよい。階段状に低くなる態様は、例えば、保護層被覆部２２が、２以上の上面を有して階段状に低くなる態様である。連続的に低くなる態様は、例えば、保護層被覆部２２が、１種以上の直線または曲線により連続的に低くなる態様である。かかる改変例については、第４実施形態で詳述する。
保護層５０の厚みは、例えば、０．１μｍ～３μｍである。保護層５０の厚みが０．１μｍ～３μｍであると、半導体装置１の外部からの水分の浸入を防止し、かつ、第１電極層３０（または存在する場合には外部接続電極）の露出部と半導体基板１０（より詳細には第１主面１１）の露出部との間の沿面放電（および場合により空気放電）の発生を抑制できる。保護層５０の厚みは、代表的には、誘電体膜２０の保護層被覆部２２上における保護層５０の厚みであり、より詳細には、保護層被覆部２２の上面２４と保護層５０の第２上面５３ｂとの間の距離であり得る。
保護層５０の厚みは、誘電体膜２０の電極層配置部２１の厚みと同じかそれより大きくすることができる。かかる場合、誘電体膜２０の保護層被覆部２２周辺において保護層５０内に生じる内部応力をさらに低下させることができる。その結果、保護層５０の段部５１におけるクラックの発生がさらに抑制される。また、保護層５０の厚みは誘電体膜２０の電極層配置部２１の厚みに比べ大きいため、保護層５０の耐湿性が増加する。さらに、保護層５０の厚みが大きくなると、保護層５０の沿面距離、より詳細には、第１電極層３０の露出部（保護層５０で被覆されていない部分）と半導体基板１０の露出部（保護層５０で被覆されていない部分）との間の保護膜５０表面の距離（代表的には、これらの間の最短距離）が増加する。これにより、第１電極層３０（または存在する場合には外部接続電極）の露出部と半導体基板１０（より詳細には第１主面１１）の露出部との間の沿面放電（および場合により空気放電）の発生を抑制することができる。
保護層被覆部２２の幅方向の長さは、保護層被覆部２２の厚みに比べ大きい。本明細書において、幅方向の長さとは、Ｘ方向の長さである。これにより、保護層５０の段部５１の第２角部５５ｂを誘電体膜２０の電極層配置部２１から遠ざけて配置することができる。かかる場合、保護層５０の段部５１の第２角部５５ｂにクラックが発生したとしても、クラックを介して水分が誘電体膜２０の電極層配置部２１まで到達しにくい。よって、誘電体膜２０の絶縁破壊強度の低下をさらに抑制する。
［半導体装置の製造方法］
次に、半導体装置１の製造方法の一例について説明する。
半導体装置１の製造方法は、
半導体基板１０の第１主面１１の一部に誘電体膜２０（より詳細には、図１～２を参照して上述した誘電体膜２０の前駆体であって、電極層配置部２１と、後に保護層被覆部２２となる部分とを含む）を形成する誘電体膜形成工程と、
誘電体膜２０に第１電極層３０を形成し、誘電体膜２０の一部を除去して保護層被覆部２２（薄膜領域）を形成する（これにより、電極層配置部２１および保護層被覆部２２を有する誘電体膜２０が形成される）第１電極層形成工程と、
第１電極層３０の端部３２から第１主面１１にわたり連続的に被覆する保護層５０を形成する保護層形成工程と、
半導体基板１０の第２主面１２に第２電極層４０を形成する第２電極層形成工程と
を含む。
半導体装置１の製造方法は、上記で得られた複数の半導体装置構造を有する構造体（マザー集積体）を、ダイシングにより個片化するダイシング工程をさらに含むことができる。
具体的に、図３Ａ～図３Ｅを参照して、半導体装置１の製造方法の一例について説明する。図３Ａ～図３Ｅは、半導体装置１の製造方法を説明するための図である。半導体装置１の製造方法は、誘電体膜形成工程と、第１電極層形成工程と、保護層形成工程と、第２電極層形成工程と、ダイシング工程とを含む。なお、誘電体膜形成工程から第２電極層形成工程までに半導体装置１が集積したマザー集積体を作製するが、説明の便宜上、１個の半導体装置１に着目して、製造方法を説明する。
（誘電体膜形成工程）
誘電体膜形成工程では、図３Ａに示すように、半導体基板１０の第１主面１１の一部に誘電体膜２０を形成する。誘電体膜形成工程では、例えば、半導体基板１０の第１主面１１に誘電体膜２０を形成し、誘電体膜２０をパターンニングする。具体的には、半導体基板１０としてシリコン基板を準備する。化学気相成長法（ＣＶＤ法）を用いて、半導体基板１０の第１主面１１に、厚みが０．１～３μｍとなるように、例えば、ＳｉＯ２の誘電体膜２０を形成する。
次いで、フォトリソグラフィー法、およびドライエッチング法により、半導体基板１０の第１主面１１に形成された誘電体膜２０をパターンニングする。例えば、フォトリソグラフィー法では、液体レジストをスピンコートして、誘電体膜２０にフォトレジスト膜を形成する。所定のパターンに対応するマスクを介してフォトレジスト膜を露光する。露光されたフォトレジスト膜を現像する。ドライエッチング法では、例えば、反応性イオンエッチング（ＲＩＥ）を用いてフォトレジスト膜によって被覆されていない誘電体膜２０を選択的に除去する。その後、フォトレジスト膜を除去する。これにより、所定のパターンを有する誘電体膜２０（より詳細には、図１～２を参照して上述した誘電体膜２０の前駆体であって、電極層配置部２１と、後に保護層被覆部２２となる部分とを含む）が半導体基板１０の第１主面１１に形成される。
（第１電極層形成工程）
第１電極層形成工程では、図３Ｂおよび図３Ｃに示すように、誘電体膜２０に第１電極層３０を形成し、誘電体膜２０の一部を除去して保護層被覆部２２（薄膜領域）を形成する。第１電極層形成工程では、例えば、誘電体膜２０が配置された半導体基板１０の第１主面１１に第１電極層３０を形成し、第１電極層３０をパターンニングする。具体的には、図３Ｂに示すように、スパッタ法または真空蒸着法を用いて、誘電体膜２０が配置された半導体基板１０の第１主面１１に、厚みが０．１～３μｍとなるように、例えば、Ａｌの第１電極層３０を形成する。
次いで、フォトリソグラフィー法、およびドライエッチング法により、第１電極層３０をパターンニングする。具体的には、図３Ｂに示すように、マスク層（より具体的には、フォトレジスト層）７０を第１電極層３０にパターンニングして形成する。次いで、図３Ｃに示すように、第１電極層３０をパターンニングする。第１電極層３０のパターンニングでは、所望のパターンを構成しない不要な第１電極層３０を除去する。さらに、オーバーエッチングにより、誘電体膜２０の一部も除去する。次いで、マスク層７０を除去する。これにより、所定のパターンを有する第１電極層３０を形成し、誘電体膜２０の保護層被覆部２２（薄膜領域）を形成する。
誘電体膜２０の保護層被覆部２２の上面２４は、エッチング処理により形成されるため、エッチング処理を行わない場合に比べ、粗くなる。上面２４が粗くなると、上面２４と、後の保護層形成工程で形成される保護層５０との接触面積が大きくなり、誘電体膜２０の保護層被覆部２２と保護層５０との密着性が向上する。
（保護層形成工程）
保護層形成工程では、図３Ｄに示すように、第１電極層３０の端部３２から第１主面１１にわたって連続的に被覆する保護層５０を形成する。具体的には、スパッタ法または真空蒸着法を用いて、例えば、ＳｉＮの保護層５０を形成し、フォトリソグラフィー法またはドライエッチング法を用いてパターンニングする。以上のようにして保護層５０を形成する。また、保護層５０は、厚みが０．１～３μｍとなるように形成する。これにより、第１電極層３０の端部３２から第１主面１１にわたって連続的に被覆する保護層５０が形成される。
（第２電極層形成工程）
第２電極層形成工程では、図３Ｅに示すように、半導体基板１０の第２主面１２に第２電極層４０を形成する。具体的には、第２電極層形成工程では、例えば、スパッタ法および真空蒸着法を用いて、半導体基板１０の第２主面１２に第２電極層４０を形成する。このようにしてマザー積層体を得る。第２電極層形成工程では、第２電極層４０を第２主面１２に形成する前に、第２主面１２をグラインドし、研削処理を施してもよい。
（ダイシング工程）
ダイシング工程では、マザー積層体をダイシングにより個片化して半導体装置１を作製する。
＜第２実施形態＞
［構成］
図４は、第２実施形態に係る半導体装置１Ａの断面を模式的に示した図である。図５は、図４のＢ部拡大図である。第２実施形態は、第１実施形態の変形例であって、第１電極層３０Ａが薄膜領域（第１端部３２１）を有する点で第１実施形態と相違する。この相違する構成を以下で説明する。なお、第２実施形態において、第１実施形態と同一の符号は、第１実施形態と同じ構成であるため、その説明を省略する。
図４および図５に示すように、第２実施形態に係る半導体装置１Ａでは、第１電極層３０Ａの端部３２Ａは、外周端３３Ａを有する第１端部３２１と、第１端部３２１に隣接し第１電極層３０Ａの中央部３１側に配置された第２端部３２２とを有する。第１端部３２１の外周端３３Ａにおける厚みは、第２端部３２２の厚みに比べ小さい。
本明細書において、第１電極層３０Ａの外周端３３Ａとは、Ｚ方向から第１電極層３０Ａを見た場合の第１電極層３０Ａの外周の端をいう。
第１電極層３０Ａの第１端部３２１の表面形状によって、その上に積層される保護層５０Ａの表面形状が決定され得る。本実施形態では、第１電極層３０Ａの第１端部３２１の外周端３３Ａにおける厚みは、第２端部３２２の厚みに比べ小さい。すなわち、第１端部３２１は、第２端部３２２に比べて、少なくとも外周端３３Ａにおいて厚みの薄い薄膜領域として理解される。このように、第１電極層３０Ａが薄膜領域として第１端部３２１を有することにより、第１実施形態のように第１電極層３０が薄膜領域を有しない場合に比べ、第１電極層３０Ａの外周端３３Ａに対応する、保護層５０Ａの段部５１Ａの段差（より詳細には、後述する第２側面５４Ａｂの長さＬＡｂ）を小さくする。その結果、第１電極層３０Ａの外周端３３Ａに対応する、保護層５０Ａの段部５１Ａの角部（より詳細には、後述する第２角部５５Ａｂ）付近において、クラックの発生を抑制することができ、保護層５０Ａ全体において、クラックの発生を第１実施形態よりも一層抑制することができる。
本実施形態においては、第１端部３２１は、第２端部３２２に比べて、第１端部３２１の全体にわたって厚みの薄い薄膜領域として理解される。
より具体的には、第１端部３２１の外周端３３Ａにおける厚みＴｄは、第２端部３２２の厚みＴｃ（第１端部３２１を薄膜領域にしない場合、より詳細には、第１端部３２１の厚みを第２端部３２２の厚みと同じにした場合での、第１端部３２１の外周端３３Ａにおける厚みとして理解され得る）に比べ、ΔＴＡ（＝Ｔｃ－Ｔｄ）小さい。つまり、第１電極層３０Ａは、第１端部３２１を薄膜領域にしない場合に比べ、少なくとも外周端３３ＡにおいてΔＴＡ低い上面３４を有する。
第１電極層３０Ａの第１端部３２１の表面形状によって、第１端部３２１の上に積層される保護層５０Ａの表面形状が決定され得る。すなわち、保護層５０Ａの表面形状は、保護層５０Ａの下層である第１端部３２１の表面形状に対応し、これと略同一となる。このため、保護層５０Ａの第２上面５３Ａｂは、第１端部３２１の上面３４に対応し、図示する態様ではこれら上面は互いに平行（断面においては平行な直線）となるがこれに限定されない。保護層５０Ａの第２上面５３Ａｂは、第１端部３２１を薄膜領域にしない場合に比べ、少なくとも外周端３３ＡにおいてΔＴＡ低い。つまり、保護層５０Ａの第２側面５４Ａｂの長さＬＡｂは上記Ｔｄに対応し、第１端部３２１を薄膜領域にしない場合の第２側面の長さＬＡａは上記Ｔｃに対応し、よってＬＡｂはＬＡａに比べ、ΔＴＡ短い。第２上面５３Ａｂと、第２上面５３Ａｂから１段下がった第３上面５３Ａｃとの間の第２側面５４Ａｂとして理解される第２段差は、第１電極層３０Ａの第１端部３２１を薄膜領域にしない場合に比べ、小さくなる。その結果、保護層５０Ａの段部５１Ａにおいて第２段差の割合が減少する。そして、第１電極層３０Ａの第１端部３２１の角部３７Ａに対応する第２角部５５Ａｂ周辺において、保護層５０Ａ内に生じる内部応力が減少し、保護層５０Ａ全体において、蓄積される内部応力を第１実施形態よりも一層低下させることができる。
これにより、保護層５０Ａの第２上面５３Ａｂと第２側面５４Ａｂとから構成される第２角部５５Ａｂ周辺の保護層５０Ａで、クラックの発生が抑制される。また、第１端部３２１の上面３４と、厚みＴｄを有する外周端（端面）３３Ａとから構成される角部３７Ａ（第２角部５５Ａｂに対応する）周辺の保護層５０Ａで、クラックの発生が抑制される。
本実施形態の半導体装置１Ａによれば、第１実施形態にて上述した半導体装置１と同様に、誘電体膜２０の外周端２６に対応する、保護層５０Ａの段部５１Ａの角部（第３角部５５Ａｃ）付近において、クラックの発生を抑制することができる。更に、本実施形態の半導体装置１Ａによれば、上述のように、第１電極層３０Ａの外周端３３Ａに対応する、保護層５０Ａの段部５１Ａの角部（第２角部５５Ａｂ）付近において、クラックの発生を抑制することができる。これにより、半導体装置１Ａは、保護層５０Ａのクラックを介して水分が誘電体膜２０に浸入することをより効果的に防止し、誘電体膜２０の絶縁化破壊強度の低下をより効果的に抑制することができる。
第１実施形態では、誘電体膜２０の保護層被覆部２２の上面２４の高さを低下させた分、保護層５０の段部５１の第２上面５３ｂの高さを低下させることができる。その一方で、段部５１において、第１上面５３ａと、第１上面５３ａから１段分下がった第２上面５３ｂとで構成される第１段差（第１側面５４ａに対応する）が大きくなってしまう。この大きくなった第１段差に対して、第２実施形態では、第１電極層に薄膜領域を設けることで、段部５１Ａにおいて、第１上面５３Ａａと、第１上面５３Ａａから１段分下がった第２上面５３Ａｂとで構成される第１段差（第１側面５４Ａａに対応する）、および第２上面５３Ａｂと、第２上面５３Ａｂから１段分下がった第３上面５３Ａｃとで構成される第２段差（第２側面５４Ａｂに対応する）の２つにして、クラックの発生を抑制する。
第１電極層３０Ａの中央部３１および第２端部３２２の厚みＴｃは、例えば、０．１～３μｍである。
第１電極層３０Ａの第１端部３２１の断面形状は、図４および図５に示すように、略矩形であってよい。第１電極層３０Ａの第１端部３２１（薄膜領域）は、半導体装置１Ａの製造方法で後述するように、例えば、エッチングにより形成される。かかる場合、第１電極層３０Ａの第１端部３２１の上面３４は、エッチング以外の方法で形成された場合に比べ、粗くなる。このため、第１電極層３０Ａの第１端部３２１の上面３４は、保護層５０Ａとの接触面積が大きくなり、保護層５０Ａとの密着性が向上する。
保護層５０Ａの段部５１Ａは、上面５３Ａおよび側面５４Ａから角部５５を有して構成され、より詳細には、第１～第４上面５３Ａａ～５３Ａｄおよび第１～第４側面５４Ａａ～５４Ａｄの４つの対から第１～第４角部５５Ａａ～５５Ａｄを有して構成される。図示する態様では、段部５１Ａは、保護層５０Ａの表面にて、第１角部５５Ａａを形成する第１上面５３Ａａおよび第１側面５４Ａａと、第２角部５５Ａｂを形成する第２上面５３Ａｂおよび第２側面５４Ａｂと、第３角部５５Ａｃを形成する第３上面５３Ａｃおよび第３側面５４Ａｃと、第４角部５５Ａｄを形成する第４上面５３Ａｄおよび第４側面５４Ａｄとから構成される。換言すれば、段部５１Ａは、第１上面５３Ａａと第２上面５３Ａｂとの間の第１段差（第１側面５４Ａａに対応する）、第２上面５３Ａｂと第３上面５３Ａｃとの間の第２段差（第２側面５４Ａｂに対応する）、第３上面５３Ａｃと第４上面５３Ａｄとの間の第３段差（第３側面５４Ａｃに対応する）、第４上面５３Ａｄと第１主面１１との間の第４段差（第４側面５４Ａｄに対応する）を有して、保護層５０Ａの表面に階段状に順次下がって形成される。
各段差につき、段差を構成する上面および側面、ならびに上面および側面により形成される角部の形状については、図示する態様（断面形状）に限定されず、第１実施形態における説明と同様の説明が本実施形態にも当て嵌まり得る。
なお、第１電極層３０Ａの第１端部３２１は、外周端３３Ａに向かって、階段状にまたは連続的に低くなってもよい。階段状に低くなる態様は、例えば、第１端部３２１が、２以上の上面を有して階段状に低くなる態様である。連続的に低くなる態様は、例えば、第１端部３２１が、１種以上の直線または曲線により連続的に低くなる態様である。
［半導体装置の製造方法］
半導体装置１Ａの製造方法は、半導体装置１の製造方法の第１電極層形成工程において、第１電極層薄膜領域形成処理を施すこと以外は、第１実施形態と同様である。
（第１電極層薄膜領域形成処理）
第１電極層薄膜領域形成処理では、第１電極層３０Ａの端部３２Ａに薄膜領域を形成する。具体的には、誘電体膜２０の一部を除去して保護層被覆部２２（薄膜領域）を形成した後、第１電極層３０Ａの端部３１Ａの第１端部３２１以外を被覆するようにマスク層を形成する。ドライエッチング法により、端部３１Ａの第１端部３２１の一部を除去する。次いで、マスク層を除去する。これにより、薄膜領域（第１端部３２１）を有する、第１電極層３０Ａの端部３２Ａを形成する。また、エッチングにより第１電極層３０Ａの第１端部３２１の上面３４が形成されるため、エッチング処理を行わない場合に比べ、第１電極層３０Ａの上面３４の表面粗さが大きくなる。このため、後続の保護層形成工程において形成される保護層５０Ａと、第１電極層３０Ａとの密着性が向上する。
＜第３実施形態＞
［構成］
図６は、第３実施形態に係る半導体装置１Ｂの断面を模式的に示した図である。第３実施形態は、第１実施形態の変形例であって、トレンチ構造（溝構造）を有する点で第１実施形態と相違する。この相違する構成を以下で説明する。なお、第３実施形態において、第１実施形態と同一の符号は、第１実施形態と同じ構成であるため、その説明を省略する。
図６に示すように、第３実施形態に係る半導体装置１Ｂでは、半導体基板１０Ｂは、誘電体膜２０Ｂの電極層配置部２１Ｂが配置された第１主面１１Ｂにトレンチ（溝）１３を有する。誘電体膜２０Ｂの電極層配置部２１Ｂは、トレンチ１３の内面を被覆して凹部２５を形成するように、トレンチ１３の内面を含む第１主面１１Ｂに配置される。第１電極層３０Ｂは、凹部２５に入り込む入込部３６を有する。
半導体装置１Ｂはトレンチ構造１４を有するため、トレンチ構造を有しない半導体装置に比べ、誘電体膜２０Ｂと第１電極層３０Ｂとで構成される界面の面積が増加する。これにより、半導体装置１Ｂは、電気容量を増加させることができる。
誘電体膜２０Ｂの電極層配置部２１Ｂは、トレンチ１３の内面を被覆する凹部２５を有する。第１電極層３０Ｂは、平面部３５と、入込部３６とを有する。入込部３６は、平面部３５から逆Ｚ方向に延在し、凹部２５を充填する。第１電極層３０Ｂは、櫛の形状を有する。
入込部３６の形状（ＺＸ平面における断面形状）は、図６に示すように、逆Ｚ方向に延在する矩形状である。また、入込部３６の形状（ＸＹ平面における断面形状）は、例えば、多角形（より具体的には、四角形、五角形、および六角形等）、および円である。
入込部３６の形状（ＺＸ平面における断面形状）は、その下端部が底面を有する形状となっている。底面の形状は、例えば、多角形（より具体的には、四角形、五角形、六角形）、および円等である。なお、入込部３６の形状（ＺＸ平面における断面形状）は、その下端部が底面を有する形状に限定されず、例えば、半円弧状であってもよい。
入込部３６は、その側面（内面）にテーパ（傾斜）をつけることができる。つまり、入込部３６は、その下端部から第１主面１１Ｂに向かって幅（Ｘ方向の長さ）が大きくなる形状または小さくなる形状を有してもよい。凹部２５も、その側面の外面および内面にテーパをつけることができる。
凹部２５および入込部３６は、Ｘ方向に沿って配置されている。凹部２５および入込部３６は、例えば、凹部２５および入込部３６を含む断面（ＸＹ平面による断面）を第１主面１１Ｂに垂直な方向から見た場合に、マトリクス状に配置してもよい。
凹部２５および入込部３６の密度（第１主面１１Ｂの単位面積当たりのトレンチ１３の個数）は、例えば、１．５万個／ｍｍ２程度である。
図７は、図６のＣ部拡大図である。図７に示すように、凹部２５の長さＤは、例えば、１０μｍ～５０μｍである。凹部２５のＸ方向の幅Ｗ２は、例えば、５μｍ程度である。凹部２５の外形のアスペクト比（Ｘ方向の幅Ｗ２に対するＺ方向の長さＤの比）は、例えば、２～１０である。凹部２５間のＸ方向の距離Ｗ３は、例えば、３μｍである。誘電体膜２０Ｂの外周端２６からトレンチ構造１４の端部までの距離Ｗ１は、例えば、５０～２００μｍである。
凹部２５の密度、形状、および長さＤ等は、所望の電気容量に合わせて適宜調整することができる。
また、第３実施形態では、誘電体膜２０Ｂの厚みは、トレンチ１３が形成されていない第１主面１１Ｂを被覆する誘電体膜２０ＢのＺ方向の厚みをいう。
［半導体装置の製造方法］
半導体装置１Ｂの製造方法は、半導体装置１の製造方法における誘電体膜形成工程の前に、トレンチ形成工程をさらに含む。すなわち
半導体装置１Ｂの製造方法は、
半導体基板１０Ｂの第１主面１１Ｂにトレンチ１３を形成するトレンチ形成工程と、
トレンチ１３の内面を被覆して凹部２５を形成するように、第１主面１１Ｂに誘電体膜２０Ｂ（より詳細には、図６～７を参照して上述した誘電体膜２０Ｂの前駆体であって、電極層配置部２１Ｂと、後に保護層被覆部２２となる部分とを含む）を形成する誘電体膜形成工程と、
凹部２５に入り込んだ入込部３６を形成するように、誘電体膜２０Ｂに第１電極層３０Ｂを形成し、誘電体膜２０Ｂの一部を除去して保護層被覆部２２（薄膜領域）を形成する（これにより、電極層配置部２１Ｂおよび保護層被覆部２２を有する誘電体膜２０Ｂが形成される）第１電極層形成工程と、
第１電極層３０Ｂの端部３２から半導体基板１０Ｂの第１主面１１Ｂにわたり連続的に被覆する保護層５０を形成する保護層形成工程と、
半導体基板１０Ｂの第２主面１２に第２電極層４０を形成する第２電極層形成工程と、
を含む。
半導体装置１Ｂの製造方法は、上記で得られた複数の半導体装置構造を有する構造体（マザー集積体）を、ダイシングにより個片化するダイシング工程をさらに含むことができる。
具体的に、図８Ａ～図８Ｅを参照して、半導体装置１Ｂの製造方法の一例について説明する。図８Ａ～図８Ｅは、半導体装置１Ｂの製造方法を説明するための図である。半導体装置１Ｂの製造方法は、トレンチ形成工程と、誘電体膜形成工程と、第１電極層形成工程と、保護層形成工程と、第２電極層形成工程と、ダイシング工程とを含む。なお、トレンチ形成工程から第２電極層形成工程までに半導体装置１Ｂが集積したマザー集積体を作製するが、説明の便宜上、１個の半導体装置１Ｂに着目して、製造方法を説明する。
（トレンチ形成工程）
トレンチ形成工程では、図８Ａに示すように、半導体基板１０Ｂの第１主面１１Ｂにトレンチ１３を形成する。トレンチ形成工程は、まず、半導体基板１０Ｂとしてシリコン基板を準備する。次いで、例えば、隣り合うトレンチ１３間の距離Ｗ３が３μｍとなり、トレンチ１３の深さが５μｍとなるように、ボッシュ・プロセスを用いて、半導体基板１０Ｂの第１主面１１Ｂに深掘りエッチング（深掘ＲＩＥ（反応性イオンエッチング））を行う。これにより、複数のトレンチ１３が第１主面１１Ｂに形成される。
トレンチ形成工程の後に、平坦化工程を含んでもよい。平坦化工程では、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて、トレンチ１３を形成した半導体基板１０Ｂの第１主面１１Ｂを平坦化する。これにより、トレンチのパターンに不要な半導体基板１０Ｂの成分を除去し、均一な厚みを有する半導体基板１０Ｂを与えるため、所望の層構成を形成することができる。
（誘電体膜形成工程）
誘電体膜形成工程では、図８Ｂに示すように、トレンチ１３の内面を被覆して凹部２５を形成するように、第１主面１１Ｂに誘電体膜２０Ｂを形成する。誘電体膜形成工程では、例えば、半導体基板１０Ｂの第１主面１１Ｂに誘電体膜２０Ｂを形成し、誘電体膜２０Ｂをパターンニングする。化学気相成長法（ＣＶＤ法）を用いて、半導体基板１０Ｂの第１主面１１Ｂに、厚みが０．１～３μｍとなるように、例えば、ＳｉＯ２の誘電体膜２０Ｂを形成する。これにより、トレンチ１３の内面を被覆して凹部２５が形成された誘電体膜２０Ｂが形成される。
次いで、半導体装置１の製造方法の誘電体膜形成工程に記載したフォトリソグラフィー法、またはドライエッチング法と同様の方法により、半導体基板１０Ｂの第１主面１１Ｂに形成された誘電体膜２０Ｂをパターンニングする。これにより、所定のパターンを有する誘電体膜２０Ｂ（より詳細には、図６～７を参照して上述した誘電体膜２０Ｂの前駆体であって、電極層配置部２１Ｂと、後に保護層被覆部２２となる部分とを含む）が半導体基板１０Ｂの第１主面１１Ｂに形成される。
（第１電極層形成工程）
第１電極層形成工程では、図８Ｃに示すように、凹部２５に入り込んだ入込部３６を形成するように、誘電体膜２０Ｂに第１電極層３０Ｂを形成し、誘電体膜２０Ｂの一部を除去して保護層被覆部２２（薄膜領域）を形成する。第１電極層形成工程では、例えば、誘電体膜２０Ｂが配置された半導体基板１０Ｂの第１主面１１Ｂに第１電極層３０Ｂを形成し、第１電極層３０Ｂをパターンニングする。具体的には、スパッタ法または真空蒸着法を用いて、誘電体膜２０Ｂが配置された半導体基板１０Ｂの第１主面１１Ｂに、厚みが０．１～３μｍとなるように、例えば、Ａｌの第１電極層３０Ｂを形成する。これにより、平面部３５と、平面部３５から逆Ｚ方向に延在する入込部３６とを有する第１電極層３０Ｂが形成される。つまり、トレンチ構造が形成される。
次いで、フォトリソグラフィー法、およびドライエッチング法により、第１電極層３０Ｂをパターンニングする。第１電極層３０Ｂのパターンニングでは、オーバーエッチングにより誘電体膜２０Ｂの保護層被覆部２２の一部も除去する。これにより、所定のパターンを有する第１電極層３０Ｂを形成し、誘電体膜２０Ｂの保護層被覆部２２（薄膜領域）を形成する。
（保護層形成工程～ダイシング工程）
図８Ｄ～図８Ｅに示すように、第１実施形態の保護層形成工程～ダイシング工程とそれぞれ同様の保護層形成工程～ダイシング工程により、半導体装置１Ｂを作製する。
＜第４実施形態＞
（構成）
図９は、第４実施形態に係る半導体装置１Ｃの断面の一部拡大図を示した図である。第４実施形態は、第１実施形態の変形例であって、誘電体膜２０１～２０６の保護層被覆部２２１～２２６の厚みが、誘電体膜２０１～２０６の外周端２６１～２６６に向かって、小さくなっている点で第１実施形態と相違する。この相違する構成を以下で説明する。なお、第４実施形態において、第１実施形態と同一の符号は、第１実施形態と同じ構成であるため、その説明を省略する。
第４実施形態では、代表的な態様として６つの変形例を挙げて説明する。変形例１～６は、それぞれ図９（ａ）～（ｆ）で示される。図９（ａ）～（ｆ）に示すように、第４実施形態に係る半導体装置１Ｃ（全体を図示せず）では、誘電体膜２０１～２０６の保護層被覆部２２１～２２６の厚みが、誘電体膜２０１～２０６の外周端２６１～２６６に向かって、小さくなっている。また、誘電体膜２０１～２０６の保護層被覆部２２１～２２６の外周端２６１～２６６における厚みは、第１実施形態の保護層被覆部２２の外周端２６における厚みに比べ、小さい。
誘電体膜２０１～２０６の保護層被覆部２２１～２２６の厚みが、電極層配置部２１１～２１６の側から保護層被覆部２２１～２２６の外周端２６１～２６６に向かって小さくなる態様は、例えば、複数の段差を有する態様（より具体的には、図９（ａ）および図９（ｂ）に示す態様等）または段差が実質的に０である態様（より具体的には、図９（ｃ）～図９（ｆ）に示す態様等）がある。図９（ａ）～（ｆ）を参照して、変形例１～６を具体的に説明する。なお、本明細書において、「実質的に０である」とは、厳密な０に限定されず、現実的なばらつきの範囲を考慮し、１つの段差として明確に判別しづらい場合も含む。
（変形例１～２）
図９（ａ）および（ｂ）に示すように、誘電体膜２０１，２０２の保護層被覆部２２１，２２２の断面形状は、誘電体膜２０１，２０２の電極層配置部２１１，２１２の側から保護層被覆部２２１，２２２の外周端２６１，２６２に向かって、それぞれ２つおよび３つの段差により階段状に低くなっている。
保護層５０Ｃの段部５１１，５１２は、第１上面５３ａと、第１側面５４ａと、第１段部５６１，５６２と、第３上面５３ｃと、第３側面５４ｃ（不図示）とを有する。保護層５０Ｃの表面形状は、保護層５０Ｃの下層の誘電体膜２０１，２０２の保護層被覆部２２１，２２２の表面形状を反映する。このため、第１段部５６１，５６２の表面形状は、その下に位置する保護層被覆部２２１，２２２の表面形状に対応し、これと略同一となる。すなわち、第１段部５６１，５６２は、電極層配置部２１１，２１２の側から保護層被覆部２２１，２２２の外周端２６１，２６２に向かう方向と平行な方向に、それぞれ２つおよび３つの段差により階段状に低くなっている。第１段部５６１，５６２における各段差が、第１実施形態での第２段差に比べ、小さくなっている。このため、誘電体膜２０１，２０２の保護層被覆部２２１，２２２周辺において、保護層５０Ｃ内に生じる内部応力は、さらに低下する。よって、本実施形態では、第１段部５６１，５６２でのクラックの発生をさらに抑制することができる。なお、誘電体膜の保護層被覆部は、電極層配置部の側から保護層被覆部の外周端に向かって４以上の段差により階段状に低くなってもよい。
各段差につき、段差を構成する上面および側面、ならびに上面および側面により形成される角部の形状については、図示する態様（断面形状）に限定されず、第１実施形態における説明と同様の説明が本実施形態にも当て嵌まり得る。
（変形例３～６）
また、図９（ｃ）～図９（ｆ）に示すように、誘電体膜２０３～２０６の保護層被覆部２２３～２２６の断面形状は、誘電体膜２０３～２０６の電極層配置部２１３～２１６の側から保護層被覆部２２３～２２６の外周端２６３～２６６に向かって、連続的に低くなっている。これらの断面形状では、誘電体膜２０３～２０６の保護層被覆部２２３～２２６の外周端２６３～２６６における厚みが実質的に０である。詳しくは、図９（ｃ）および（ｄ）では、１種以上の直線（より具体的には、図９（ｃ）では、１つの直線、図９（ｄ）では、傾きが異なる２つの直線）によって連続的に低くなっている。図９（ｅ）および（ｆ）では、曲線（より具体的には、図９（ｅ）では、下に凸状の曲線、図９（ｆ）では、上に凸状の曲線）によって連続的に低くなっている。
段部５１３～５１６は、第１上面５３ａと、第１側面５４ａと、第１段部５６３～５６６と、第３上面５３ｃと（符号５３ａ、５４ａ、５３ｃは、図９（ｃ）～（ｆ）に図示していないが、図９（ａ）～（ｂ）と同様である）、第４側面５４ｃ（不図示）とから構成される。保護層５０Ｃの表面形状は、保護層５０Ｃの下層の誘電体膜２０３～２０６の保護層被覆部２２３～２２６の表面形状を反映する。このため、第１段部５６３～５６６の表面形状は、その下に位置する保護層被覆部２２３～２２６の表面形状に対応し、これと略同一となる。すなわち、第１段部５６３～５６６は、Ｘ方向に平行であり得る上面と、Ｚ方向に平行であり得る側面とを有しない。第１段部５６３～５６６は、電極層配置部２１３～２１６の側から保護層被覆部２２３～２２６の外周端２６３～２６６に向かう方向と平行な方向に、傾斜または湾曲して（断面形状においては、１つ以上の直線または曲線により）連続的に低くなっている。より具体的には、第１段部５６３，５６４は、電極層配置部２１３，２１４の側から保護層被覆部２２３，２２４の外周端２６３，２６４に向かって、それぞれ１つおよび２つの直線により連続的に低くなる断面形状を有する。また、第１段部５６５，５６６は、電極層配置部２１５，２１６の側から保護層被覆部２２５，２２６の外周端２６５，２６６に向かって、それぞれ下に凸状の曲線および上に凸状の曲線により連続的に低くなる断面形状を有する。このため、誘電体膜２０３～２０６の保護層被覆部２２３～２２６周辺において、保護層５０Ｃ内に生じる内部応力は、さらに低下する。よって、本実施形態では、保護層５０Ｃは、誘電体膜２０１～２０６の保護層被覆部２２１～２２６周辺において保護層５０Ｃ内に生じる内部応力は、さらに低下する。このため、段部５１１～５１６でのクラックの発生をさらに抑制することができる。よって、本実施形態では、第１段部５６１～５６６でのクラックの発生をさらに抑制することができる。なお、誘電体膜の保護層被覆部は、電極層配置部の側から保護層被覆部の外周端に向かって３以上の直線または任意の他の曲線によって連続的に低くなる断面形状を有してもよい。
また、誘電体膜の保護層被覆部は、その厚みが電極層配置部の側から保護層被覆部の外周端に向かって小さくなる限りにおいて、任意の適切な階段形状、直線形状、および曲線形状からなる群より選択される２つ以上を組み合わせた断面形状を有してもよい。
なお、第１～第４実施形態における上記製造条件は、半導体装置における誘電体膜の保護層被覆部の外周端における厚みが誘電体膜の電極層配置部の側における厚みに比べ小さくなるように、誘電体膜の保護層被覆部が形成されれば、製造条件は限定されない。
本開示は、第１～第４実施形態に限定されるものではなく、本開示の要旨を変更しない限り、種々の態様において実施することができる。また、第１～第４実施形態で示す構成は、一例であり特に限定されるものではなく、本開示の効果から実質的に逸脱しない範囲で種々の変更をすることができる。例えば、第１～第４実施形態において説明した事項は、適宜組み合わせることができる。例えば、第２実施形態で説明した構成と、第３実施形態で説明した構成とを組み合わせることができる。
本発明の半導体装置は、第２電極層を付加することにより、キャパシタ構造を有し、換言すれば、コンデンサとしての機能を有する。本発明の半導体装置は、幅広く種々の用途に利用可能であり、例えば、第１電極層および第２電極層を利用して、コンデンサを含む電子部品として種々の電子回路基板に実装され得る。
本願は、２０１９年８月２１日付けで日本国にて出願された特願２０１９－１５１４７９に基づく優先権を主張し、その記載内容の全てが、参照することにより本明細書に援用される。
１，１Ａ，１Ｂ，１Ｃ 半導体装置
１０，１０Ｂ 半導体基板
１１，１１Ｂ 第１主面
１２ 第２主面
１３ トレンチ
２０，２０Ｂ 誘電体膜
２１，２１Ｂ 誘電体膜の電極層配置部
２２ 誘電体膜の保護層被覆部
２５ 誘電体膜の凹部
２６ 誘電体膜の外周端
３０，３０Ａ，３０Ｂ 第１電極層
３１ 第１電極層の中央部
３２，３２Ａ 第１電極層の端部
３３，３３Ａ 第１電極層の外周端（端面）
３６ 入込部
５０，５０Ａ 保護層
５１，５１Ａ 段部
３２１ 第１電極層の第１端部
３２３ 第１電極層の第２端部
Ｔａ 誘電体膜の電極層配置部の厚み
Ｔｂ 誘電体膜の保護層被覆部の外周端における厚み

Claims (13)

  1. 互いに対向する第１主面および第２主面を有する半導体基板と、
    前記第１主面の一部に配置された誘電体膜と、
    前記誘電体膜の一部に配置された第１電極層と、
    前記第１電極層の端部、前記誘電体膜の外周端、および前記第１主面の少なくとも一部を連続的に被覆する保護層であって、前記外周端に対応する角部を有する保護層と
    を備え、
    前記誘電体膜は、前記第１電極層が配置されている電極層配置部と、前記外周端を含み、かつ前記保護層に被覆されている保護層被覆部とを有し、
    前記誘電体膜の前記保護層被覆部の前記外周端における厚みは、前記誘電体膜の前記電極層配置部の厚みに比べ小さい、半導体装置。
  2. 前記電極層配置部の最小厚みは、前記保護層被覆部の最大厚みに比べ大きい、請求項１に記載の半導体装置。
  3. 前記保護層の厚みは、前記誘電体膜の前記電極層配置部の厚みと同じかそれより大きい、請求項１または２に記載の半導体装置。
  4. 前記第１電極層の前記端部は、外周端を有する第１端部と、前記第１端部と隣接し前記第１電極層の中央部側に配置された第２端部とを有し、
    前記第１端部の前記外周端における厚みは、前記第２端部の厚みに比べ小さい、請求項１～３のいずれかに記載の半導体装置。
  5. 前記第１電極層において、前記第１端部の上面の表面粗さが、前記第２端部の上面の表面粗さより大きい、請求項４に記載の半導体装置。
  6. 前記第１電極層において、前記第１端部と前記第２端部とが同じ導電性材料からなる、請求項４または５に記載の半導体装置。
  7. 前記保護層の厚みが、０．１μｍ以上３μｍ以下である、請求項１～６のいずれか１項に記載の半導体装置。
  8. 前記第１電極層が、ポリシリコンまたはＡｌからなる、請求項１～７のいずれか１項に記載の半導体装置。
  9. 前記保護層が、シリコン窒化物からなる、請求項１～８のいずれか１項に記載の半導体装置。
  10. 前記誘電体膜が、シリコン酸化物からなる、請求項１～９のいずれか１項に記載の半導体装置。
  11. 前記半導体基板は、前記誘電体膜の前記電極層配置部が配置された前記第１主面にトレンチを有し、
    前記誘電体膜の前記電極層配置部は、前記トレンチの内面を被覆して凹部を形成するように前記第１主面に連続的に配置され、
    前記第１電極層は、前記凹部に入り込む入込部を有する、請求項１～１０のいずれか１項に記載の半導体装置。
  12. 前記誘電体膜の前記保護層被覆部の厚みは、前記誘電体膜の前記外周端に向かって小さくなっている、請求項１～１１のいずれか１項に記載の半導体装置。
  13. 前記保護層被覆部の幅方向の長さは、前記保護層被覆部の厚みに比べ大きい、請求項１～１２のいずれか１項に記載の半導体装置。
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