JP2016171150A - 半導体装置 - Google Patents

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Abstract

【課題】コンタクト不良の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、半導体層と、半導体層上に設けられる第１の絶縁膜と、第１の絶縁膜上に設けられる第１の導電層と、半導体層上及び第１の導電層上に設けられる第２の絶縁膜と、第２の絶縁膜上に設けられる第２の導電層と、半導体層と第２の導電層とを接続する第１のコンタクト部と、第１の導電層と第２の導電層とを接続する第２のコンタクト部と、を備え、半導体層と第１のコンタクト部に隣接する第２の絶縁膜の上部との距離よりも半導体層と第２のコンタクト部に隣接する第２の絶縁膜の上部との距離が大きく、第２のコンタクト部の幅が第１のコンタクト部の幅よりも幅が広い。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
半導体装置は、例えば、半導体層と配線層の間、或いは、配線層と配線層との間を電気的に接続するためのコンタクト部を備える。コンタクト部は、コンタクトホールを開口することにより形成される。コンタクトホールは、リソグラフィーによるフォトレジストのパターニングと、パターニングされたフォトレジストをマスクとするエッチングにより形成される。
コンタクトホールを形成する際に、下地表面に大きな段差があると、段差の下の領域と段差の上の領域に同時にコンタクトホールを形成することが困難になる。コンタクトホールのサイズが小さくなると、コンタクトホールの形成が更に困難になる。
コンタクトホールの形成が困難になるのは、下地段差の大きさが、リソグラフィーで使用する露光装置のフォーカスマージンを超えるためである。下地段差の大きさが、露光装置のフォーカスマージンを超えると、コンタクトホールの寸法が設計値からズレたり、コンタクトホールの未開口が発生したりする。
コンタクトホールの寸法が設計値からズレると、コンタクト抵抗のばらつきや、コンタクト抵抗の増大といったコンタクト不良が生じる。また、コンタクトホールが未開口になると配線間がオープンするというコンタクト不良が生じる。コンタクト不良は、半導体装置の特性不良につながるため問題である。
特開２００３−２１８１９９号公報
本発明が解決しようとする課題は、コンタクト不良の低減と信頼性の向上を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、半導体層と、前記半導体層上に設けられる第１の絶縁膜と、前記第１の絶縁膜上に設けられる第１の導電層と、前記半導体層上及び前記第１の導電層上に設けられる第２の絶縁膜と、前記第２の絶縁膜上に設けられる第２の導電層と、前記半導体層と前記第２の導電層とを接続する第１のコンタクト部と、前記第１の導電層と前記第２の導電層とを接続する第２のコンタクト部とを備え、前記半導体層と前記第１のコンタクト部に隣接する前記第２の絶縁膜の上部との距離よりも前記半導体層と前記第２のコンタクト部に隣接する前記第２の絶縁膜との距離が大きく、前記第１のコンタクト部の幅よりも前記第２のコンタクト部の幅が広い、ことを特徴とする。
第１の実施形態の半導体装置の要部の模式図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第２の実施形態の半導体装置の要部の模式図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第２の実施形態の第１の変形例のコンタクト部のパターンを示す平面図。 第２の実施形態の第２の変形例のコンタクト部のパターンを示す平面図。 第２の実施形態の第３の変形例のコンタクト部のパターンを示す平面図。 第３の実施形態の半導体装置の要部の模式図。 第４の実施形態の半導体装置の要部の模式図。 第４の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第４の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第４の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。 第５の実施形態の半導体装置の要部の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、ｎ＋型、ｎ型、ｎ−型との表記は、ｎ＋型、ｎ型、ｎ−型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型、ｐ−型の表記は、ｐ＋型、ｐ型、ｐ−型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
（第１の実施形態）
本実施形態の半導体装置は、半導体層と、半導体層上に設けられる第１の絶縁膜と、第１の絶縁膜上に設けられる第１の導電層と、半導体層上及び第１の導電層上に設けられる第２の絶縁膜と、第２の絶縁膜上に設けられる第２の導電層と、半導体層と第２の導電層とを接続する第１のコンタクト部と、第１の導電層と第２の導電層とを接続する第２のコンタクト部と、を備え、半導体層と第１のコンタクト部に隣接する第２の絶縁膜の上部との距離よりも半導体層と第２のコンタクト部に隣接する第２の絶縁膜の上部との距離が大きく、第２のコンタクト部の幅が第１のコンタクト部の幅よりも幅が広い。
図１は、本実施形態の半導体装置の要部となるトレンチが形成されたセル内の模式図である。図１（ａ）が要部の模式断面図、図１（ｂ）が図１（ａ）のコンタクト部のパターンを示す平面図である。図１（ａ）は図１（ｂ）のＡＡ断面に相当する。要部であるセルの外周には、セルと外部との電気的な導通をとるためのボンディングパッドや耐圧を確保するための終端部などが形成されている。
本実施形態の半導体装置は、トレンチ構造を備えるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。本実施形態の半導体装置は、オン状態のｎ型ベース中の蓄積キャリア密度を、エミッタ側で増大させる構造のＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）である。
本実施形態のＩＧＢＴ１００は、コレクタ電極１０、ｐ＋型コレクタ層１２、ｎ−型ベース層１４、ｐ型ベース層１６、ｐ型フローティング層１８、ゲート電極２０、ダミーゲート電極２２、ｎ＋型エミッタ層２４、エミッタ電極（第２の導電層）２６、絶縁膜（第１の絶縁膜）２８を、備える。ｐ型ベース層１６及びｎ＋型エミッタ層２４は、半導体層の一例である。
また、ＩＧＢＴ１００は、ダミーゲート配線層（第１の導電層）３０、層間絶縁膜（第２の絶縁膜）３２を備える。ＩＧＢＴ１００は、更に、第１のコンタクト部（コンタクトホール）５０、第２のコンタクト部（コンタクトホール）５２、コンタクトプラグ５４を備える。
ｐ＋型コレクタ層１２、ｎ−型ベース層１４、ｐ型ベース層１６、ｐ型フローティング層１８は、例えば、単結晶シリコン（Ｓｉ）で形成される。それぞれの層において、ｐ型不純物は、例えば、Ｂ（ボロン）であり、ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。
コレクタ電極１０は、例えば、Ａｌ、Ｔｉ、Ｎｉ、Ａｕなどを含む金属の積層構造である。コレクタ電極１０上には、ｐ＋型コレクタ層１２が設けられる。
ｐ＋型コレクタ層１２上には、ｎ−型ベース層１４が設けられる。ｎ−型ベース層１４は、ＩＧＢＴ１００のドリフト層として機能する。
ｎ−型ベース層１４上には、ｐ型ベース層１６が設けられる。また、ｎ−型ベース層１４上には、ｐ型フローティング層１８が設けられる。ｐ型フローティング層１８は、周囲と電気的に絶縁されている。
ＩＧＢＴ１００は、ｎ−型ベース層１４及びｐ型ベース層１６との間に、絶縁膜（第１の絶縁膜）２８を挟んで設けられるゲート電極２０を備える。また、ｎ−型ベース層１４、ｐ型フローティング層１８との間に、絶縁膜２８を挟んで設けられるダミーゲート電極２２を備える。ゲート電極２０とｐ型ベース層１６との間の絶縁膜２８は、ゲート絶縁膜として機能する。
ＩＧＢＴ１００では、ｎ＋型エミッタ層２４をソース、ｎ−型ベース層１４をドレイン、ｐ型ベース層１６をベース、絶縁膜２８をゲート絶縁膜、ゲート電極２０をゲートとするＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造が形成される。
ゲート電極２０とダミーゲート電極２２は、例えば、ｎ型不純物を含む多結晶シリコンである。絶縁膜２８は、例えば、シリコン酸化膜である。
ゲート電極２０は、ｐ型ベース層１６におけるチャネル形成を制御する機能を備える。また、ダミーゲート電極２２は、ｐ型フローティング層１８の電位変動の影響が、ゲート電極２０の電位に及ぶことを抑制する機能を備える。ダミーゲート電極２２は、エミッタ電極２６と同電位である。
ｐ型ベース層１６表面に、ｎ＋型エミッタ層２４が選択的に設けられる。ｎ＋型エミッタ層２４のｎ型不純物濃度は、ｎ−型ベース層１４よりも高い。
ｐ型フローティング層１８上の絶縁膜２８上にダミーゲート配線層３０が設けられる。ダミーゲート配線層３０は、物理的、電気的にダミーゲート電極２２に接続される。ダミーゲート配線層３０は、ダミーゲート電極２２にエミッタ電極２６と同一の電位を供給する。
ｐ型ベース層１６、ｐ型フローティング層１８、ゲート電極２０、ダミーゲート電極２２、ダミーゲート配線層３０上には、層間絶縁膜（第２の絶縁膜）３２が設けられる。層間絶縁膜３２は、例えば、シリコン酸化膜である。
絶縁膜３２上に、エミッタ電極２６が設けられる。層間絶縁膜３２には第１のコンタクト部５０が設けられる。第１のコンタクト部５０は、ｐ型ベース層（半導体層）１６及びｎ＋型エミッタ層（半導体層）２４と、エミッタ電極（第２の導電層）２６を接続するために設けられる。
第１のコンタクト部５０内には、コンタクトプラグ５４が設けられる。第１のコンタクト部５０はコンタクトプラグ５４で埋め込まれる。コンタクトプラグ５４は、エミッタ電極２６と異なる材料で形成される。
コンタクトプラグ５４は、例えば、金属である。コンタクトプラグ５４は、例えば、タングステン（Ｗ）を含む金属である。タングステンとｐ型ベース層１６及びｎ＋型エミッタ層２４との間に、バリアメタルが設けられても構わない。バリアメタルは、例えば、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）の積層膜である。
層間絶縁膜３２には第２のコンタクト部５２が設けられる。第２のコンタクト部５２は、ダミーゲート配線層（第１の導電層）３０とエミッタ電極（第２の導電層）２６を接続するために設けられる。第２のコンタクト部５２のダミーゲート配線層３０側で、エミッタ電極２６が、ダミーゲート配線層３０に接する。ダミーゲート配線層（第１の導電層）３０とエミッタ電極（第２の導電層）２６との間に、バリアメタルが設けられてもよい。バリアメタルは、例えば、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）の積層膜からなる。
エミッタ電極２６は、例えば、金属である。エミッタ電極２６は、例えば、アルミニウム（Ａｌ）を含む金属である。エミッタ電極２６は、例えば、バリアメタルを含んでも良い。バリアメタルは、例えば、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）の積層膜からなる。
エミッタ電極２６が、バリアメタルを含む場合、ダミーゲート配線層（第１の導電層）３０とエミッタ電極（第２の導電層）２６が、バリアメタルで接することになる。
エミッタ電極２６は、例えば、シリコン（Ｓｉ）を含むアルミニウム（Ａｌ）とニッケル（Ｎｉ）の積層構造、或いは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、シリコン（Ｓｉ）を含むアルミニウム（Ａｌ）及びニッケル（Ｎｉ）の積層構造を備える。
ｐ型ベース層（半導体層）１６及びｎ＋型エミッタ層（半導体層）２４と第１のコンタクト部５０に隣接する層間絶縁膜（第２の絶縁膜）の上部との距離（図１（ａ）中ｄ１）よりも、ｐ型ベース層（半導体層）１６及びｎ＋型エミッタ層（半導体層）２４と第２のコンタクト部５２に隣接する層間絶縁膜（第２の絶縁膜）の上部との距離（図１（ａ）中ｄ２）が大きい。言い換えれば、層間絶縁膜３２の表面には段差があり、第１のコンタクト部５０は段差の下の領域に形成され、第２のコンタクト部５２は、段差の上の領域に形成されている。
層間絶縁膜３２の表面の段差は、ダミーゲート配線層３０が存在するために生じる。層間絶縁膜３２の表面の段差は、例えば、１．０μｍ以上２μｍ以下である。
また、第１のコンタクト部５０の幅（図１（ａ）、（ｂ）中ｗ１）よりも、第２のコンタクト部５２の幅（図１（ａ）、（ｂ）中ｗ２）が大きい。なお、本明細書中、コンタクト部（コンタクトホール）の幅とは、コンタクト部が正方形の場合は１辺の長さ、長方形の場合には短辺の長さ、円の場合は直径、楕円の場合は短径、多角形や不規則形状の場合は対向する２つの端部（２つの辺）の間の最短距離を意味するものとする。
コンタクト部の幅は、リソグラフィー工程におけるコンタクトホールパターン形成のフォーカスマージンの指標となる。同一の露光装置、同一のレジストプロセスを用いる場合コンタクトホールの幅が大きい程、フォーカスマージンが大きくなる傾向がある。
本実施形態では、第１のコンタクト部５０は、Ｙ方向に伸長する。第１のコンタクト部５０の幅（ｗ１）は、第１のコンタクト部５０のＸ方向で対向する２つの端部の間の距離である。また、第２のコンタクト部５２は、Ｙ方向に伸長する。第２のコンタクト部５２の幅（ｗ２）は、第２のコンタクト部５２のＸ方向で対向する２つの端部の間の距離である。
本実施形態の第１のコンタクト部５０の幅（ｗ１）は、例えば、０．１μｍ以上０．８μｍ以下である。また、第２のコンタクト部５２の幅（ｗ２）は、例えば、１．０μｍ以上１０μｍ以下である。第２のコンタクト部５２の幅（ｗ２）は、例えば、第１のコンタクト部５０の幅（ｗ１）の５倍以上又は１０倍以上である。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図２〜図６は、本実施形態の半導体装置の製造方法を示す模式断面図である。
ｎ−型ベース層１４となる所望の抵抗率を有するＳｉウェハを用い、最初に、公知のプロセス技術を用いて、ｐ型ベース層（半導体層）１６、ｐ型フローティング層１８、ゲート電極２０、ダミーゲート電極２２、ｎ＋型エミッタ層（半導体層）２４、絶縁膜（第１の絶縁膜）２８、ダミーゲート配線層（第１の導電層）３０、及び、層間絶縁膜（第２の絶縁膜）３２を形成する（図２）。
次に、リソグラフィー法により、フォトレジスト３４をパターニングする（図３）。このパターニングにより、第１のコンタクト部形成用の第１のパターン５６、第２のコンタクト部形成用の第２のパターン５８が同時に形成される。
次に、フォトレジスト３４をマスクにエッチングを行い、第１のコンタクト部５０及び第２のコンタクト部５２を形成する。エッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により行う。その後、フォトレジスト３４を剥離する（図４）。
次に、例えば、図示しないチタン膜と窒化チタン膜をスパッタ法にて堆積した後、タングステン膜３６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する（図５）。
次に、タングステン膜３６をエッチバックして、コンタクトプラグ５４を形成する（図６）。タングステン膜３６のエッチバックは、例えば、等方性のエッチングにより行い、第２のコンタクト部５２には、タングステン膜３６が残存しないようにする。
次に、層間絶縁膜３２及びコンタクトプラグ５４上にシリコンを含むアルミニウム膜をスパッタ法により堆積する。更に、図示しない表面パッシベーション膜を形成した後、アルミニウム膜上にニッケル膜をめっき法により堆積することにより、エミッタ電極２６を形成する。
表面構造を作製した後、公知の製造方法により、所望の厚さにＳｉを研削してから裏面にｐ＋型コレクタ層１２を形成し、裏面のｐ＋型コレクタ層１２表面にコレクタ電極１０を形成して、図１に示すＩＧＢＴ１００が製造される。本実施例では図示していないが、ｐ＋型コレクタ層１２とｎ−型ベース層１４の間に、ｎ＋型ベース層を形成しても良い。
次に、本実施形態の半導体装置の作用及び効果について説明する。
層間絶縁膜３２の表面に大きな段差があると、段差の下の第１のコンタクト部５０形成用の第１のパターン５６（図３）と、段差の上の第２のコンタクト部５２形成用の第２のパターン５８（図３）を同時に形成することが困難となる。これは、下地段差の大きさが、第１のパターン５６と第２のパターン５８を同時に解像できるフォーカスマージン（フォーカス可能範囲）を超えるためである。
特に、ＩＧＢＴ１００の高い集積度を実現するためにセルのデザインルールが小さくなると、セルの第１のコンタクト部５０の幅が更に小さくなる。第１のコンタクト部５０の幅が更に小さくなると、第１のパターン５６と第２のパターン５８を同時に解像できるフォーカスマージンが更に小さくなる。したがって、第１のパターン５６と第２のパターン５８の同時形成が更に困難となる。
第１のパターン５６と第２のパターン５８の同時形成に不具合が生じると、コンタクト部の寸法が設計値からズレたり、コンタクト部の未開口が発生したりする。コンタクト部の寸法が設計値からズレると、コンタクト抵抗のばらつきや、コンタクト抵抗の増大といったコンタクト不良が生じる。また、コンタクホールが未開口になると配線間がオープンするというコンタクト不良が生じる。コンタクト不良は、ＩＧＢＴ１００の特性不良につながる。
ＩＧＢＴ１００では、第１のコンタクト部５０の幅（ｗ１）よりも、第２のコンタクト部５２の幅（ｗ２）が大きい。したがって、第１のパターン５６と第２のパターン５８を同時に解像できるフォーカスマージンが拡大する。したがって、コンタクト部の寸法ズレや、コンタクト部の未開口が生じにくい。よって、ＩＧＢＴ１００のコンタクト不良が低減される。
第１のパターン５６と第２のパターン５８を同時に解像できるフォーカスマージンを十分に確保する観点から、第２のコンタクト部５２の幅（ｗ２）は、第１のコンタクト部５０の幅（ｗ１）の５倍以上であることが望ましく、１０倍以上であることがより望ましい。
（第２の実施形態）
本実施形態の半導体装置は、第２のコンタクト部に設けられ、コンタクトプラグと同一の材料の側壁を、更に備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
図７は、本実施形態の半導体装置の要部の模式図である。
本実施形態のＩＧＢＴ２００は、第２のコンタクト部５２内に、側壁６０を備えている。側壁６０は、第１のコンタクト部５０のコンタクトプラグ５４と同一材料である。例えば、コンタクトプラグ５４がタングステンである場合、側壁６０もタングステンである。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図８、図９は、本実施形態の半導体装置の製造方法を示す模式断面図である。
第１のコンタクト部５０及び第２のコンタクト部５２を形成し、例えば、図示しないチタン膜と窒化チタン膜をスパッタ法にて堆積した後、タングステン膜３６をＣＶＤ法により堆積するまでは第１の実施形態の製造方法と同様である（図８）。
次に、タングステン膜３６をエッチバックして、コンタクトプラグ５４を形成する。同時に、第２のコンタクト部５２内に側壁６０を形成する（図９）。タングステン膜３６のエッチバックは、例えば、異方性の強いＲＩＥ法により行い、第２のコンタクト部５２内に、タングステン膜３６が側壁６０として残存するようにする。
次に、層間絶縁膜３２及びコンタクトプラグ５４上にシリコンを含むアルミニウム膜をスパッタ法により堆積する。更に、図示しない表面パッシベーション膜を形成した後、アルミニウム膜上にニッケル膜をめっき法により堆積することにより、エミッタ電極２６を形成する。
表面構造を作製した後、公知の製造方法により、所望の厚さにＳｉを研削してからｐ＋型コレクタ層１２を形成し、裏面のｐ＋型コレクタ層１２表面にコレクタ電極１０を形成して、図７に示すＩＧＢＴ２００が製造される。
次に、本実施形態の半導体装置の作用及び効果について説明する。
本実施形態のＩＧＢＴ２００は、第１の実施形態同様、第１のコンタクト部５０の幅（ｗ１）よりも、第２のコンタクト部５２の幅（ｗ２）が大きい。したがって、第１の実施形態同様、コンタクト不良が低減される。
また、第２のコンタクト部５２のように、比較的開口部の大きなコンタクトでは、温度サイクル試験（Ｔｈｅｍａｌ Ｃｙｃｌｅ Ｔｅｓｔ：ＴＣＴ）やパワーサイクル試験（Ｐｏｗｅｒ Ｃｙｃｌｅ Ｔｅｓｔ：ＰＣＴ）で不良が生じる場合がある。これは、半導体層のシリコンとエミッタ電極の金属（例えば、アルミニウムなど）との熱膨張係数の差が大きいためであり、金属との接触面積が大きい開口部の大きなコンタクトにおいて熱膨張係数差による応力が顕著となるからである。
具体的には、例えば、ダミーゲート配線層（第１の導電層）３０が多結晶シリコンであり、エミッタ電極（第２の導電層）２６がアルミニウムを主成分とする金属であるとする。多結晶シリコンと単結晶シリコンの熱膨張係数は概ね等しい。この場合、シリコン及び多結晶シリコンとアルミニウムの熱膨張係数の差により、温度サイクル試験やパワーサイクル試験の際に、エミッタ電極（第２の導電層）２６に水平方向の応力が強く働く。特に、開口部の大きなコンタクトに置いて、水平方向の応力が強く働く。この結果、エミッタ電極２６に働く応力により所謂Ａｌスライド現象が起こり、エミッタ電極のアルミニウムにクラックが形成されるなどして配線のオープンやショートが生じる。温度サイクル試験やパワーサイクル試験で顕在化する不良は、製品の信頼性不良につながるため問題である。
ＩＧＢＴ２００は、第２のコンタクト部５２に、側壁６０を備えている。側壁６０の材料は、エミッタ電極２６の材料と異なる。
側壁６０表面とエミッタ電極２６との間には所謂アンカー効果が生じるため、側壁６０表面とエミッタ電極２６の密着性が高くなる。このため、エミッタ電極（第２の導電層）２６と下地との密着性が向上し、コンタクト部でのＡｌスライド現象を抑制することができる。したがって、温度サイクル試験やパワーサイクル試験の不良率が低減する。よって、信頼性の向上したＩＧＢＴ２００が実現される。
側壁６０表面とエミッタ電極２６との間のアンカー効果は、側壁６０形成時のエッチングにより、側壁６０表面に微小な凹凸が生じて実効的に側壁６０の表面積が増大することに起因すると考えられる。
（第１の変形例）
図１０は、本実施形態の第１の変形例のセル内のコンタクト部のパターンを示す平面図である。本変形例では、第２のコンタクト部５２がＹ方向に隣接して複数存在する。
本変形例によれば、第２のコンタクト部５２の周囲長が、例えば、図１（ｂ）の場合と比較して増大する。このため、側壁６０表面とエミッタ電極２６との接触面積が増大する。したがって、エミッタ電極２６と下地との密着性がさらに向上する。よって、信頼性の向上したＩＧＢＴ２００が実現される。
（第２の変形例）
図１１は、本実施形態の第２の変形例のコンタクト部のパターンを示す平面図である。本変形例では、第２のコンタクト部５２の端部の半導体層の表面と平行な面（ＸＹ平面）における形状が凹凸状である。
本変形例によれば、第２のコンタクト部５２の周囲長が、例えば、図１（ｂ）の場合と比較して増大する。このため、側壁６０表面とエミッタ電極２６との接触面積が増大する。したがって、エミッタ電極２６と下地との密着性が向上する。よって、信頼性の向上したＩＧＢＴ２００が実現される。
（第３の変形例）
図１２は、本実施形態の第３の変形例のコンタクト部のパターンを示す平面図である。本変形例では、第２のコンタクト部５２の端部の半導体層の表面と平行な面（ＸＹ平面）における形状が波状である。
本変形例によれば、第２のコンタクト部５２の周囲長が、例えば、図１（ｂ）の場合と比較して増大する。このため、側壁６０表面とエミッタ電極２６との接触面積が増大する。したがって、エミッタ電極２６と下地との密着性が向上する。よって、信頼性の向上したＩＧＢＴ２００が実現される。
本実施形態によれば、第１の実施形態同様、ＩＧＢＴ２００のコンタクト不良が低減される。更に、側壁６０を設けることによりＩＧＢＴ２００の信頼性不良が低減される。また、本実施形態の変形例によれば、第２のコンタクト部５２の周囲長が増大することにより、ＩＧＢＴ２００の信頼性不良が更に低減される。
（第３の実施形態）
本実施形態の半導体装置は、物理的に独立した第２の導電層と第３の導電層とを備える点で、第２の実施形態と異なる。以下、第２の実施形態と重複する内容については一部記述を省略する。
図１３は、本実施形態の半導体装置の要部の模式図である。
本実施形態のＩＧＢＴ３００は、第２の実施形態のダミーゲート配線層３０に代えて、ゲート配線層（第１の導電層）４４を備えている。また、層間絶縁膜（第２の絶縁膜）３２上に、エミッタ電極（第２の導電層）２６とゲート配線電極（第３の導電層）４６を備えている。
第１のコンタクト部５０は、ｐ型ベース層（半導体層）１６及びｎ＋型エミッタ層（半導体層）２４と、エミッタ電極（第２の導電層）２６を接続するために設けられる。第２のコンタクト部５２は、ゲート配線層（第１の導電層）４４と、ゲート配線電極（第３の導電層）４６を接続するために設けられる。ゲート配線層４４は、ダミーゲート電極２２とは物理的、電気的に独立している。ゲート配線層４４には、例えば、ゲート電極２０と同電位が印加される。
本実施形態によれば、第２の実施形態同様、側壁６０を設けることによりＩＧＢＴ３００の信頼性不良が低減される。
（第４の実施形態）
本実施形態の半導体装置は、半導体層と第１のコンタクト部に隣接する層間絶縁膜（第２の絶縁膜）の上部との距離と、半導体層と第２のコンタクト部に隣接する層間絶縁膜（第２の絶縁膜）の上部との距離が略同一であること以外は、第２の実施形態と同様である。したがって、第２の実施形態と重複する内容については一部記述を省略する。
図１４は、本実施形態の半導体装置の要部の模式図である。
本実施形態のＩＧＢＴ４００は、ｐ型ベース層（半導体層）１６及びｎ＋型エミッタ層（半導体層）２４と第１のコンタクト部５０に隣接する層間絶縁膜（第２の絶縁膜）３２の上部との距離と、ｐ型ベース層（半導体層）１６及びｎ＋型エミッタ層（半導体層）２４と第２のコンタクト部に隣接する層間絶縁膜（第２の絶縁膜）３２の上部との距離が略同一である。言い換えれば、層間絶縁膜３２の表面には段差がなく、層間絶縁膜３２の表面が平坦である。
次に、本実施形態の半導体装置の製造方法の一例について説明する。図１５、図１６、図１７は、本実施形態の半導体装置の製造方法を示す模式断面図である。
ｎ−型ベース層１４となる所望の抵抗率を有するＳｉウェハを用い、公知のプロセス技術を用いて、ｐ型ベース層１６、ｐ型フローティング層１８、ゲート電極２０、ダミーゲート電極２２、ｎ＋型エミッタ層２４、絶縁膜（第１の絶縁膜）２８、ダミーゲート配線層（第１の導電層）３０、及び、層間絶縁膜（第２の絶縁膜）３２を形成するまでは、第１の実施形態の製造方法と同様である。
次に、層間絶縁膜３２の表面を、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化する（図１５）。
次に、リソグラフィー法により、フォトレジスト３４をパターニングする（図１６）。このパターニングにより、第１のコンタクト部形成用の第１のパターン５６、第２のコンタクト部形成用の第２のパターン５８が同時に形成される。
次に、フォトレジスト３４をマスクにエッチングを行い、第１のコンタクト部５０及び第２のコンタクト部５２を形成する。エッチングは、例えば、ＲＩＥ法により行う。その後、フォトレジスト３４を剥離する（図１７）。
その後、第２の実施形態と同様の方法で、コンタクトプラグ５４、側壁６０、エミッタ電極２６、及び、コレクタ電極１０を形成して、図１４に示すＩＧＢＴ４００が製造される。
本実施形態によれば、第２の実施形態同様、側壁６０を設けることによりＩＧＢＴ４００の信頼性不良が低減される。
（第５の実施形態）
本実施形態の半導体装置は、物理的に独立した第２の導電層と第３の導電層とを備える点で、第３の実施形態と異なる。以下、第３の実施形態と重複する内容については一部記述を省略する。
図１８は、本実施形態の半導体装置の要部の模式図である。
本実施形態のＩＧＢＴ５００は、第３の実施形態のダミーゲート配線層３０に代えて、ゲート配線層（第１の導電層）４４を備えている。また、層間絶縁膜（第２の絶縁膜）３２上に、エミッタ電極（第２の導電層）２６とゲート配線電極（第３の導電層）４６を備えている。
第１のコンタクト部５０は、ｐ型ベース層（半導体層）１６及びｎ＋型エミッタ層（半導体層）２４と、エミッタ電極（第２の導電層）２６を接続するために設けられる。第２のコンタクト部５２は、ゲート配線層（第１の導電層）４４と、ゲート配線電極（第３の導電層）４６を接続するために設けられる。ゲート配線層４４は、ダミーゲート電極２２とは物理的、電気的に独立している。ゲート配線層４４には、例えば、ゲート電極２０と同電位が印加される。
本実施形態によれば、第２の実施形態同様、側壁６０を設けることによりＩＧＢＴ５００の信頼性不良が低減される。
本実施形態では、ゲート配線層４４がトレンチの形成されているセル内にある場合を示したが、チップの周辺部に配置され、ボンディングパッドに接続されるゲート配線層にも適用できる。このとき、ゲート配線のコンタクトの形状は、図１０~図１２に第２のコンタクトの形状である多数の矩形や凹凸状、波状であってもよい。
第１乃至第４の実施形態においては、半導体装置としてＩＧＢＴを例に説明したが、ＭＯＳＦＥＴ等、その他の半導体装置にも本発明は適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１６ ｐ型ベース層（半導体層）
２４ ｎ＋型エミッタ層（半導体層）
２６ エミッタ電極（第２の導電層）
２８ 絶縁膜（第１の絶縁膜）
３０ ダミーゲート配線層（第１の導電層）
３２ 層間絶縁膜（第２の絶縁膜）
４４ ゲート配線層（第１の導電層）
４６ ゲート配線電極（第３の導電層）
５０ 第１のコンタクト部
５２ 第２のコンタクト部
５４ コンタクトプラグ
６０ 側壁
１００ ＩＧＢＴ（半導体装置）
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）

Claims (16)

  1. 半導体層と、
    前記半導体層上に設けられる第１の絶縁膜と、
    前記第１の絶縁膜上に設けられる第１の導電層と、
    前記半導体層上及び前記第１の導電層上に設けられる第２の絶縁膜と、
    前記第２の絶縁膜上に設けられる第２の導電層と、
    前記半導体層と前記第２の導電層とを接続する第１のコンタクト部と、
    前記第１の導電層と前記第２の導電層とを接続する第２のコンタクト部と、を備え、
    前記半導体層と前記第１のコンタクト部に隣接する前記第２の絶縁膜の上部との距離よりも、前記半導体層と前記第２のコンタクト部に隣接する前記第２の絶縁膜の上部との距離が大きく、
    前記第２のコンタクト部の幅が前記第１のコンタクト部の幅よりも幅が広い半導体装置。
  2. 前記第１のコンタクト部に設けられ、前記第２の導電層と異なる材料のコンタクトプラグを、更に備える請求項１記載の半導体装置。
  3. 前記第２のコンタクト部に設けられ、前記コンタクトプラグと同一の材料の側壁を、更に備える請求項２記載の半導体装置。
  4. 前記第２のコンタクト部の前記第１の導電層側で、前記第２の導電層が前記第１の導電層に接する請求項３記載の半導体装置。
  5. 前記第１の導電層が多結晶シリコンであり、前記コンタクトプラグがタングステン（Ｗ）を含み、前記第２の導電層がアルミニウム（Ａｌ）を含む請求項４記載の半導体装置。
  6. 前記第２のコンタクト部が隣接して複数存在する請求項４又は請求項５記載の半導体装置。
  7. 前記第２のコンタクト部の端部の前記半導体層の表面と平行な面における形状が凹凸状である請求項４又は請求項５記載の半導体装置。
  8. 前記第２のコンタクト部の端部の前記半導体層の表面と平行な面における形状が波状である請求項４又は請求項５記載の半導体装置。
  9. 半導体層と、
    前記半導体層上に設けられる第１の絶縁膜と、
    前記第１の絶縁膜上に設けられる第１の導電層と、
    前記半導体層上に設けられる第２の絶縁膜と、
    前記第１の導電層上に設けられる第３の絶縁膜と、
    前記第２の絶縁膜上に設けられる第２の導電層と、
    前記第３の絶縁膜上に設けられる第３の導電層と、
    前記半導体層と前記第２の導電層とを接続する第１のコンタクト部と、
    前記第１の導電層と前記第３の導電層とを接続し、前記第１のコンタクト部の幅よりも幅が広い、第２のコンタクト部と、
    前記第１のコンタクト部に設けられ、前記第２の導電層及び前記第３の導電層と異なる材料のコンタクトプラグと、
    前記第２のコンタクト部に設けられ、前記コンタクトプラグと同一の材料の側壁と、
    を備える半導体装置。
  10. 前記第２のコンタクト部の前記第１の導電層側で、前記第３の導電層が前記第１の導電層に接する請求項９記載の半導体装置。
  11. 前記第１の導電層が多結晶シリコンであり、前記コンタクトプラグがタングステン（Ｗ）を含み、前記第２の導電層及び前記第３の導電層がアルミニウム（Ａｌ）を含む請求項９又は請求項１０記載の半導体装置。
  12. 前記第２のコンタクト部が隣接して複数存在する請求項１０又は請求項１１記載の半導体装置。
  13. 前記第２のコンタクト部の端部の前記半導体層の表面と平行な面における形状が凹凸状である請求項１０又は請求項１１記載の半導体装置。
  14. 前記第２のコンタクト部の端部の前記半導体層の表面と平行な面における形状が波状である請求項１０又は請求項１１記載の半導体装置。
  15. 前記半導体層と前記第１のコンタクト部に隣接する前記第２の絶縁膜の上部との距離よりも、前記半導体層と前記第２のコンタクト部に隣接する前記第３の絶縁膜の上部との距離が大きい請求項９乃至請求項１４いずれか一項記載の半導体装置。
  16. 前記第２の導電層と前記第３の導電層が物理的に連続する請求項９乃至請求項１５いずれか一項記載の半導体装置。
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