JP2010098244A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】下地段差を考慮したリソグラフィマージンを確保しつつ、高集積度と歩留り向上との両立を図ることを可能とした、半導体装置およびその製造方法を提供する。
【解決手段】ＣＭＰ後の層間絶縁膜ＩＤ１１が、第１面ＳＦ１１とこの第１面ＳＦ１１よりも基板側に位置する第２面ＳＦ１２を有し、第１面ＳＦ１１に形成される第１ホールＣＨ１１の最上部の径（Ｄ１１ｄ）が、第２面ＳＦ１２に形成される第２ホールＣＨ１２の最上部の径（Ｄ１２ｄ）よりも大きく設けられる。
【選択図】図８

Description

本発明は製品歩留りを左右する、特にビアホールやコンタクトホール等のホールに着目し、下地段差の影響を抑えるため、下地パターン占有率に応じてホールサイズを調整し、まわりの配線間隔余裕と連動して、ホールサイズが調整された半導体装置およびその製造方法に関する。

ＳｏＣ（System on a Chip)のメモリ領域などを除き、一般にランダムロジックから構成される半導体装置では、従来から単一のサイズからなるビアホールやコンタクトホールが用いられている。しかし、半導体装置の微細化の進行により、リソグラフィのフォーカスマージンが急激に減少する結果、半導体装置の製造マージンが減少し、わずかな寸法変化が引き金になって、半導体装置の歩留りや信頼性の低下を招く一因となっている。

ビアホールやコンタクトホール等のホールサイズを単一サイズとした半導体装置の製造においては、ホール内に埋め込む金属膜の堆積や平坦化制御においては一定のメリットがあった。しかし、半導体装置の微細化の進行により、わずかな下地段差の変動や装置変動が引き起こす寸法変化が歩留りを左右し始め、安定的な製造を阻害する要因になってきた。

その対策のひとつとして、ホールを１個ではなく、複数配置するレイアウトが用いられるようになってきた。しかし、一般に複数のビアホールの配置はチップ面積の増大を招き、その最適化が困難であった。

また、下層に位置する配線の占有率が違う領域間においては、配線を覆う膜の表面に段差が発生し、この段差を軽減するために、ＣＭＰ(Chemical Mechanical Polishing)法を用いて、配線を覆う膜の表面の平坦化を実施することが行なわれている。

しかしながら、ＣＭＰを用いても、配線を覆う膜の表面に発生した段差を完全に平坦にはできないため、残留した段差（数十ｎｍの段差）によって、安定的な半導体装置の製造が阻害されるようになってきている。なお、このような、配線を覆う膜に発生した段差に起因するリソグラフィの問題を解決する技術を開示する特許文献として下記の特許文献１〜３が挙げられる。

特許文献１には、塗布法により有機低誘電率膜を形成することで配線を覆う膜に発生した段差を緩和し、その上に無機反射防止膜を形成することにより焦点深度のマージンを確保する技術が開示されている。特許文献２には、深いコンタクトホールよりも浅いコンタクトホールを小さく形成することにより、配線を覆う膜の段差により深さの異なるコンタクトホールを選択的に形成し、タングステンによってコンタクトホールを埋め込むことができる技術が開示されている。

特許文献３には、被露光材に段差が生じた場合であっても、被露光材の全ての領域で所定のパターンを精度よく同一の工程で露光することのできる減衰型位相シフトマスクを用いた露光方法に関する技術が開示されている。
特開２００３−８６７９３号公報 特開平０９−１７２０７４号公報 特開平０８−３１７１１号公報

本発明が解決しようとする課題は、半導体装置の微細化の進行により、わずかな下地段差の変動や装置変動が引き起こす寸法変化が歩留りを左右し始め、安定的な製造が阻害される点にある。したがって、本発明の目的は、下地段差を考慮したリソマージンを確保しつつ、高集積度と歩留り向上の両立を図ることを可能とした半導体装置およびその製造方法を提供することにある。

本実施の形態の半導体装置およびその製造方法においては、半導体基板と、この半導体基板上に形成された複数のゲート電極と、この半導体基板の上方に設けられ、第１面とこの第１面よりも基板側に位置する第２面とを有し、これらの複数のゲート電極を内部に有する、ＣＭＰ法により表面平坦化処理が施された層間絶縁膜と、第１面に形成される第１ホールと、第２面に形成される第２ホールとを有している。また、第１ホールの最上部の径が、第２ホールの最上部の径よりも大きく設けられている。

また、他の実施の形態の半導体装置およびその製造方法においては、半導体基板と、この半導体基板の上方に設けられ、第１面とこの第１面よりも上層側に位置する第２面とを有し、溝内に埋め込まれたＣｕ配線を複数内部に有する、ＣＭＰ法により表面平坦化処理が施された層間絶縁膜と、この層間絶縁膜の第１面に形成される第１ホールと、この層間絶縁膜の第２面に形成される第２ホールとを有している。また、第１ホールの最上部の径が、第２ホールの最上部の径よりも大きく設けられている。

上述した本実施の形態の半導体装置およびその製造方法によれば、下地パターン占有率に応じたホールサイズ調整を行なうことにより、下地段差を考慮したリソマージンを確保しつつ、高集積度と歩留り向上の両立を図ることが可能となる。

また、まわりのレイアウトに応じたホールサイズ調整を実施できることから、チップ面積を増大させることなく、ビアホールの歩留りを改善することができる。また、ホールサイズを大きくする効果により、半導体装置のエレクトロマイグレーションやストレスマイグレーションに対する配線信頼性向上を期待することができる。

以下に、本発明の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。また、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。

（参考例１）
まず、以下に示す実施の形態１を説明するための参考例１における半導体装置の構造について、図１から図４を参照して説明する。なお、図１は、参考例１における半導体装置の構造を示す平面図であり、図２は、参考例１における半導体装置の構造を示す、図１中のＩＩ−ＩＩ線矢視断面図である。また、図３は、参考例１における半導体装置の製造方法を示す断面図であり、図４は、参考例１における半導体装置の構造およびその製造方法を示す断面図である。

図１に示すように、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）において、単位面積あたりの容量を向上させるために、一般的には、（Ａ），（Ｂ）のようにゲート電極ＧＥ１１を平面的に見て、アレイ状に配置する必要がある。（Ａ）はゲート電極ＧＥ１１のパターン占有率の高い領域Ｒ１１を示し、（Ｂ）はゲート電極ＧＥ１１のパターン占有率の低い領域Ｒ１２を示している。

なお、後述の図面においても、（Ａ）は、ゲート電極ＧＥ１１のパターン占有率の高い領域を示し、（Ｂ）はゲート電極ＧＥ１１のパターン占有率の低い領域Ｒ１２を示している。また、図においては半導体基板Ｓ１１の上に酸化膜を介在させてゲート電極ＧＥ１１が設けられているＭＯＳの構造を簡略化して示しており、ソース／ドレイン領域等の不純物拡散領域や、サイドウォールの図示は省略している。

ＭＯＳにおける単位面積あたりの容量を向上させるためには、ゲート電極ＧＥ１１の配線パターンの占有率を高めて配置することが好ましい。しかし、以下のような問題が生じる。

半導体チップにおいては、容量素子領域のようにゲート電極ＧＥ１１のパターン占有率の高い領域Ｒ１１と、通常の論理回路領域にあたるパターン占有率の低い領域Ｒ１２とが混在する。このように、パターン占有率の高い領域Ｒ１１とパターン占有率が低い領域Ｒ１２が混在した場合、図２に示すように、ゲート電極ＧＥ１１を覆うゲートコンタクト層である層間絶縁膜ＩＤ１１の表面には段差が生じる。この段差を解消し、層間絶縁膜ＩＤ１１の表面平坦化のために、層間絶縁膜ＩＤ１１の表面にＣＭＰが施される。

しかし、図２の断面図に示すように、層間絶縁膜ＩＤ１１の段差を完全に解消することは困難であり、パターン占有率の高い領域Ｒ１１とパターン占有率の低い領域Ｒ１２との間には、数十ｎｍ高さの段差ＳＴ１１が残留する。なお、ゲート電極ＧＥ１１の高さは、約１００ｎｍ程度であり、層間絶縁膜ＩＤ１１の半導体基板Ｓ１の表面からの膜厚さは、約３００ｎｍ程度である。

この段差ＳＴ１１が残留した状態で、層間絶縁膜ＩＤ１１の上に形成されたレジスト膜などからなるマスクＲＦ１１にフォトリソグラフィ技術を用いて露光を行なう場合には、半導体チップの大半の領域を占める、パターン占有率の低い領域Ｒ１２側に焦点が合わされる。

その結果、図３に示すように、マスク膜ＲＦ１１の現像を行なうと、占有率の高い領域Ｒ１１に形成されるレジストホールＲＨ１１の径（最上端の径）Ｄ１１ａは、占有率の低い領域Ｒ１２に形成されるレジストホールＲＨ１２の径（最上端の径）Ｄ１２ａに比べて小さく形成される。

図４は、パターンエッチングが終了したマスクＲＦ１１を用いて、層間絶縁膜ＩＤ１１のエッチング工程を終えた半導体装置の断面図である。層間絶縁膜ＩＤ１１のエッチングでは、図３に示すマスクＲＦ１１のレジストホールＲＨ１１，ＲＨ１２の形状が反映されたコンタクトホールＣＨ１１，ＣＨ１２が形成される。

その結果、図４に示すように、占有率の低い領域Ｒ１２に形成されるコンタクトホールＣＨ１２の径（最上端の径）をＤ１２ｂとし、占有率の低い領域Ｒ１１に形成されるコンタクトホールＣＨ１１の径（最上端の径）をＤ１１ｂとした場合、Ｄ１１ｂ＜Ｄ１２ｂの関係となる。その理由を説明したのが図５および図６である。図５は、フォーカスマージンとプロセスノードとの関係を示す図であり、図６は、寸法とフォーカスとの関係を示す図である。

図５に示すように、ＭＯＳの微細化によるスケーリングが進む（プロセスノードがＡからＢに向けて移動する）と、リソグラフィ技術には高いパターン解像度が求められる。その結果、フォーカスマージン（μｍ）は減少することになる。これにより、残留段差部分（占有率の高い領域Ｒ１１）に形成される焦点はデフォーカスとなり、図６に示すように、レジストホールＲＨ１１の仕上り寸法は、プロセスノードがＡからＢに向かうほど小さくなる。

Ｄ１１ｂ＜Ｄ１２ｂとなる理由を整理すると、以下の（ａ）、（ｂ）が挙げられる。（ａ）段差が原因となりレジスト寸法が小さくなる。（ｂ）層間絶縁膜ＩＤ１１が厚く形成されることから、ホールのボトム径は定性的に小さくなる。これらの理由から、段差が存在する場所ではある一定の確率で歩留りを落としていた。

（実施の形態１）
そこで、本実施の形態１においては、あらかじめゲート電極ＧＥ１１の占有率が高い領域Ｒ１１に配置されるコンタクトホールを、認識装置を用いて抽出し、コンタクトホールを形成するためのフォトマスク側のホールサイズを、ゲート電極ＧＥ１１の占有率が低い領域Ｒ１２に配置されるコンタクトホールを形成するためのフォトマスク側のホールサイズよりも大きく形成する。

そのデータを用いてリソグラフィ工程をおこなった場合の断面図を図７、エッチング後の半導体装置の断面図を図８に示す。なお、図７は、この発明に基づいた実施の形態１における半導体装置の製造方法を示す断面図であり、図８は、この発明に基づいた実施の形態１における半導体装置の構造およびその製造方法を示す断面図である。

図８に示すように、本実施の形態１における半導体装置は、半導体基板Ｓ１１の上方に、表面に平坦化処理が施された層間絶縁膜（ゲートコンタクト層）ＩＤ１１を備え、この層間絶縁膜ＩＤ１１の表面は、第１面ＳＦ１１とこの第１面ＳＦ１１よりも半導体基板Ｓ１１に位置する第２面ＳＦ１２とを有している。

また、層間絶縁膜ＩＤ１１の第１面ＳＦ１１に形成される第１ホールＣＨ１１と、層間絶縁膜ＩＤ１１の第２面ＳＦ１２に形成される第２ホールＣＨ１２とを有し、第１ホールＣＨ１１の最上部の径（Ｄ１１ｄ)が、第２ホールＣＨ１２の最上部の径（Ｄ１２ｄ）よりも大きく設けられている。

再び、図７を参照して、この構成からなる半導体装置の製造方法においては、まず、半導体基板上にゲート電極を形成することにより、ゲート電極ＧＥ１１の占有率が高い領域Ｒ１１と、ゲート電極ＧＥ１１の占有率が低い領域Ｒ１２とを形成する。その次に、これらのゲート電極を有する半導体基板の上に層間絶縁膜ＩＤ１１を形成する。その後、層間絶縁膜ＩＤ１１の表面にＣＭＰ等により平坦化処理を施す。

この際、層間絶縁膜ＩＤ１１の表面には、ゲート電極ＧＥ１１の占有率が高い領域Ｒ１１と、ゲート電極ＧＥ１１の占有率が低い領域Ｒ１２との間に段差ＳＴ１１が残存する。その結果、層間絶縁膜ＩＤ１１の表面には、第１面ＳＦ１１とこの第１面ＳＦ１１よりも基板側に位置する第２面ＳＦ１２とが形成されることになる。

次に、上述したように、コンタクトホールを形成するためのフォトマスク側のホールサイズを、ゲート電極ＧＥ１１の占有率が低い領域Ｒ１１に配置されるホールサイズが、ゲート電極ＧＥ１１の占有率が低い領域Ｒ１２に配置されるホールサイズよりも大きく形成する。

その結果、段差ＳＴ１１で多少デフォーカスになっても影響はそれほど受けず、占有率の高い領域Ｒ１１に形成されるレジストホールＲＨ１１の径（最上端の径）Ｄ１１ｃは、占有率の低い領域Ｒ１２に形成されるレジストホールＲＨ１２の径（最上端の径）Ｄ１２ｃに比べて大きく形成される。

次に、図８に示すように、パターンエッチングが終了したマスクＲＦ１１を用いて、層間絶縁膜ＩＤ１１のエッチング工程を施す。層間絶縁膜ＩＤ１１のエッチングでは、図７に示すマスクＲＦ１１のレジストホールＲＨ１１，ＲＨ１２の形状が反映されたコンタクトホールＣＨ１１，ＣＨ１２が形成される。占有率の低い領域Ｒ１２に形成されるコンタクトホールＣＨ１２の径（最上端の径）をＤ１２ｄとし、占有率の低い領域Ｒ１１に形成されるコンタクトホールＣＨ１１の径（最上端の径）をＤ１１ｄとすると、Ｄ１１ｄ＞Ｄ１２ｄの関係となる。

また、コンタクトホールＣＨ１１，ＣＨ１２の底部（半導体基板Ｓ１に接する部分）の径も通常部と同等以上のサイズを確保できる。この結果、ゲート電極ＧＥ１１の占有率の高い領域Ｒ１１においても歩留りを落とさずパターン形成を行なうことができる。

このように、図８に示す半導体装置の構造を見た場合において、ＣＭＰ後の層間絶縁膜ＩＤ１１が、第１面ＳＦ１１とこの第１面ＳＦ１１よりも基板側に位置する第２面ＳＦ１２を有し、第１面ＳＦ１１に形成される第１ホールＣＨ１１の最上部の径（Ｄ１１ｄ）が、第２面ＳＦ１２に形成される第２ホールＣＨ１２の最上部の径（Ｄ１２ｄ）よりも大きく設けられている。

ここで半導体装置の前提条件として、配線間隔やホールとの余裕は、ホールが大きく形成されても配線間ショートなどの問題が起こらないレイアウトにしておくことが肝要となる。もともとＭＯＳ容量素子で使われるメタル配線パターンピッチは緩い場合が多く、ピッチを広げても面積が拡大することは少ない。容量素子領域Ｒ１１の配線ピッチやホールピッチは、通常論理回路領域Ｒ１２の配線ピッチやホールピッチの２倍以上にされ、配線間ショート等の不具合が起きないようになっている。

よって、本実施の形態に示すような条件を導入しても集積度が低下することはない。あわせて、このような領域では、ホールを複数配置しておけば、歩留り向上に有効である。このように本実施の形態によれば、下地段差を考慮したリソマージンを確保しつつ、高集積化と歩留り向上との両立を図ることが可能になる。

次に、図８に示す構造を備えた具体的な半導体装置の一例を図９に示す。図９に示す半導体装置は、半導体基板Ｓ１１の主表面にトレンチ絶縁膜ＴＩ１０，ＴＩ１１，ＴＩ１２で分離されたウエル領域Ｓ１１１，Ｓ１１２が形成されている。ウエル領域Ｓ１１１は、容量素子領域Ｒ１１を構成し、ウエル領域Ｓ１１２は、通常論理回路領域Ｒ１２を構成している。容量素子領域Ｒ１１は、ゲート電極の配線占有率の高い領域であり、通常論理回路領域Ｒ１２は、ゲート電極の配線占有率の低い領域である。

容量素子領域Ｒ１１においては、ウエル領域Ｓ１１１の主表面上にゲート絶縁膜を介在して、所定形状のゲート電極ＧＥ１１、サイドウォールＳＷ１１が形成されている。また、ウエル領域Ｓ１１１中の所定領域には、第１不純物拡散領域ＩＲ１１１および第２不純物拡散領域ＩＲ１１２が形成されている。

通常論理回路領域Ｒ１２においても、ウエル領域Ｓ１１２の主表面上にゲート絶縁膜を介在して、所定形状のゲート電極ＧＥ１１、サイドウォールＳＷ１１が形成されている。また、ウエル領域Ｓ１１２中の所定領域には、第１不純物拡散領域ＩＲ１１１および第２不純物拡散領域ＩＲ１１２が形成されている。

ウエル領域Ｓ１１１およびウエル領域Ｓ１１２の主表面上には、ゲート電極ＧＥ１１を覆うように、層間絶縁膜ＩＤ１１が設けられている。層間絶縁膜ＩＤ１１の表面は、段差を低減させるためにＣＭＰが施されるが、容量素子領域Ｒ１１と通常論理回路領域Ｒ１２との間には、数十ｎｍ高さの段差ＳＴ１１が残留する。

容量素子領域Ｒ１１および通常論理回路領域Ｒ１２のそれぞれの領域において、層間絶縁膜ＩＤ１１には、不純物拡散領域ＩＲ１１１に通じるコンタクトホールＣＨ１１，ＣＨ１２が形成されている。コンタクトホールＣＨ１１の最上部の径をＤ１１ｄとし、コンタクトホールＣＨ１２の最上部の径をＤ１２ｄとした場合、Ｄ１１ｄ＞Ｄ１２ｄの関係となるように設けられている。

各コンタクトホールＣＨ１１，ＣＨ１２には、不純物拡散領域ＩＲ１１１に電気的に接続するコンタクト部材ＣＤ１１，ＣＤ１２が埋め込まれている。

以上、図９に示す半導体装置およびその方法によれば、層間絶縁膜ＩＤ１１の容量素子領域Ｒ１１側の第１面ＳＦ１１と、この第１面ＳＦ１１よりも基板側に位置する通常論理回路領域Ｒ１２側の第２面ＳＦ１２を有し、第１面ＳＦ１１に形成される第１ホールＣＨ１１の最上部の径（Ｄ１１ｄ）が、第２面ＳＦ１２に形成される第２ホールＣＨ１２の最上部の径（Ｄ１２ｄ）よりも大きく設けられている。

これにより、下地段差を考慮したリソマージンを確保しつつ、高集積化と歩留り向上との両立を図ることが可能になる。また、レイアウトに応じたコンタクトホールサイズ調整や複数ホールの配置により、チップ面積を増大させることなく、コンタクトホールの歩留りの改善を可能とした半導体装置を提供することが可能となる。また、コンタクトホールサイズを大きくする効果により、エレクトロマイグレーションやストレスマイグレーションに対する配線信頼性の向上を図ることを可能とした半導体装置を提供することも可能となる。

（参考例２）
次に、以下に示す実施の形態２を説明するための参考例２における半導体装置の構造について、図１０から図１３を参照して説明する。なお、図１０は、参考例２における半導体装置の構造を示す平面図であり、図１１は、参考例２における半導体装置の構造を示す、図１０中のＸＩ−ＸＩ線矢視断面図である。また、図１２は、参考例２における半導体装置の製造方法を示す断面図であり、図１３は、参考例２における半導体装置の構造およびその製造方法を示す断面図である。

図１０に示すように、半導体装置の中には、メタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３のパターン占有率が高い領域Ｒ２１と低い領域Ｒ２２が存在する。Ｃｕを配線材料としたダマシンプロセスでは、単層ではさほど大きくないＣＭＰ研磨後のディッシングによる段差が、図１１のように、メタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３を含む複数の層間絶縁膜ＩＤ２１，ＩＤ２２，ＩＤ２３が積層されると、各層に生じる段差が蓄積されて、層間絶縁膜ＩＤ２３の表面に大きな残留段差Ｔ２１が生じて問題になることが考えられる。

このような場合、図１２および図１３に示す、層間絶縁膜ＩＤ２４に設けるビアホールＢＨ２１のリソグラフィ工程で問題が生じる。通常、半導体チップの大半の領域を占める、パターン占有率の低い領域Ｒ２２側に焦点が合わされる。その結果、レジスト膜などからなるマスクＲＦ２１の現像を行なうと、図１２に示すように、半導体チップの大半の領域を占める、占有率の低い領域Ｒ２２側にフォーカスが合わされる結果、占有率の高い領域Ｒ２１に形成されるレジストホールＲＨ２１の径（最上端の径）Ｄ２１ａは、占有率の低い領域Ｒ２２に形成されるレジストホールＲＨ２２の径（最上端の径）Ｄ２２ａに比べて小さく形成される。

図１３は、パターンエッチングが終了したマスクＲＦ２１を用いて、層間絶縁膜ＩＤ２４のエッチング工程を終えた断面図である。層間絶縁膜ＩＤ２４のエッチングでは、図１２に示すマスクＲＦ２１のレジストホールＲＨ２１，ＲＨ２２の形状が反映されたビアホールＢＨ２１，ＢＨ２２が形成される。

その結果、占有率の低い領域Ｒ２２に形成されるビアホールＢＨ２２の径（最上端の径）をＤ２２ｂとし、占有率の高い領域Ｒ２１に形成されるビアホールＢＨ２１の径（最上端の径）をＤ２１ｂとすると、実施の形態１の場合と同様の理由から、Ｄ２１ｂ＜Ｄ２２ｂの関係となる。特に、ダマシンプロセスではこの後に続く配線トレンチ形成工程でも、下地段差の上のパターンが所望の通りに仕上がらないという問題が生じる。

（実施の形態２）
そこで、本実施の形態２においては、あらかじめメタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３のパターン占有率が高い領域Ｒ２１に配置されるビアホールを、認識装置を用いて抽出し、ビアホールを形成するためのフォトマスク側のホールサイズを、メタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３のパターン占有率が低い領域Ｒ２２に配置されるビアホールを形成するためのフォトマスク側のホールサイズよりも大きく形成する。

そのデータを用いてリソグラフィ工程をおこなった場合の断面図を図１４、エッチング後の半導体装置の断面図を図１５に示す。なお、図１４は、この発明に基づいた実施の形態２における半導体装置の製造方法を示す断面図であり、図１５は、この発明に基づいた実施の形態２における半導体装置の構造およびその製造方法を示す断面図である。

図１５に示すように、本実施の形態１における半導体装置は、半導体基板Ｓ２１の上方に、表面に平坦化処理が施された上層層間絶縁膜（Ｃｕダマシン配線層）ＩＤ２４を備え、この上層層間絶縁膜ＩＤ２４の表面は、第１面ＳＥ２１とこの第１面ＳＦ２１よりも上層側に位置する第２面ＳＦ２２とを有している。

また、上層層間絶縁膜ＩＤ２４の第１面ＳＦ２１に形成される第１ホールＢＨ２１と、上層層間絶縁膜ＩＤ２４の第２面ＳＦ２２に形成される第２ホールＢＨ２２とを有し、第１ホールＢＨ２１の最上部の径（Ｄ２１ｄ)が、第２ホールＢＨ２２の最上部の径（Ｄ２２ｄ）よりも大きく設けられている。

再び図１４を参照して、この構成からなる半導体装置の製造方法においては、まず、メタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３の占有率が高い領域Ｒ２１と、メタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３の占有率が低い領域Ｒ２２とを有する層間絶縁膜ＩＤ２１，ＩＤ２２、ＩＤ２３を複数膜積層形成する。これらメタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３を有する層間絶縁膜ＩＤ２１，ＩＤ２２，ＩＤ２３のそれぞれは、層間絶縁膜を形成後、この層間絶縁膜内に溝を設け、この溝内にＣｕ等のメタル材料を埋め込んだ後、ＣＭＰ法により平坦化処理を行なって作成される。次に、層間絶縁膜ＩＤ２３の上に、上層層間絶縁膜ＩＤ２４を形成する。その後、上層層間絶縁膜ＩＤ２４の表面にＣＭＰ等により平坦化処理を施す。

この際、上層層間絶縁膜ＩＤ２４の表面には、メタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３の占有率が高い領域Ｒ２１と、メタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３の占有率が低い領域Ｒ２２との間に、層間絶縁膜ＩＤ２１，ＩＤ２２，ＩＤ２３の各層に生じる段差が蓄積さることに起因する、残留段差ＳＴ２１が形成される。その結果、上層層間絶縁膜ＩＤ２４の表面には、第１面ＳＦ２１とこの第１面ＳＦ２１よりも上層側に位置する第２面ＳＦ２２とが形成されることになる。

次に、上述したように、ビアホールを形成するためのフォトマスク側のホールサイズを、メタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３の占有率が高い領域Ｒ２１に配置されるホールサイズが、メタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３の占有率が低い領域Ｒ２２に配置されるホールサイズよりも大きく形成する。

その結果、段差ＳＴ２１で多少デフォーカスになっても影響はそれほど受けず、占有率の高い領域Ｒ２１に形成されるレジストホールＲＨ２１の径（最上端の径）Ｄ２１ｃは、占有率の低い領域Ｒ２２に形成されるレジストホールＲＨ２２の径（最上端の径）Ｄ２２ｃに比べて大きく形成される。

次に、図１５の断面図に示すように、パターンエッチングが終了したマスクＲＦ２１を用いて、上層層間絶縁膜ＩＤ２４のエッチング工程を施す。上層層間絶縁膜ＩＤ２４のエッチングでは、図１４に示すマスクＲＦ２１のレジストホールＲＨ２１，ＲＨ２２の形状が反映されたビアホールＢＨ２１，ＢＨ２２が形成され、占有率の低い領域Ｒ２２に形成されるビアホールＣＨ２２の径（最上端の径）をＤ２２ｄとし、占有率の低い領域Ｒ２１に形成されるビアホールＢＨ２１の径（最上端の径）をＤ２１ｄとすると、Ｄ２１ｄ＞Ｄ２２ｄの関係となる。

また、ビアホールＢＨ２１，２２の底部（メタル配線パターンＭＬ２３に接する部分）の径も通常部と同等以上のサイズを確保できる。この結果、メタル配線パターンＭＬ２１，ＭＬ２２，ＭＬ２３のパターン占有率が高い領域Ｒ２１においても歩留りを落とさずパターン形成を行なうことができる。

このように、図１５に示す半導体装置の構造を見た場合において、ＣＭＰ後の上層層間絶縁膜ＩＤ２４が、第１面ＳＦ２１とこの第１面ＳＦ２１よりも上層側に位置する第２面ＳＦ２２を有し、第１面ＳＦ２１に形成される第１ホールＢＨ２１の最上部の径（Ｄ２１ｄ）が、第２面ＳＦ２２に形成される第２ホールＢＨ２２の最上部の径（Ｄ２２ｄ）よりも大きく設けられている。

また一般に、Ｃｕダマシン配線の占有率を高くせざるを得ない領域は、特に配線抵抗を下げたい回路に限定され、多少のピッチ緩和や配線の幅、間隔を広げることによる面積ロスは生じない。あわせて、このような領域では、ビアホールを複数配置しておけば、歩留り向上に有効である。よって本実施の形態により、下地段差を考慮したリソマージンを確保しつつ、高集積化と歩留り向上の両立が図れるようになる。

次に、図１５に示す構造を備えた具体的な半導体装置の一例を図１６に示す。図１６に示す半導体装置は、半導体基板Ｓ１１の主表面にトレンチ絶縁膜ＴＩ２０，ＴＩ２１，ＴＩ２２で分離されたウエル領域Ｓ２１１，Ｓ２１２が形成されている。ウエル領域Ｓ２１１は、電源回路領域Ｒ２１を構成し、ウエル領域Ｓ２１２は、通常論理回路領域Ｒ２２を構成している。電源回路領域Ｒ２１は、Ｃｕダマシン配線の占有率の高い領域であり、通常論理回路領域Ｒ１２は、Ｃｕダマシン配線の占有率の低い領域である。この電源回路領域Ｒ２１は、通常論理回路領域Ｒ２２を有するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）領域やメモリ回路領域、ＡＤ変換回路やＤＡ変換回路やＰＬＬ回路等のアナログ回路領域を少なくとも一つは含む領域をリング状に取り囲んでいる。

電源回路領域Ｒ２１においては、ウエル領域Ｓ２１１の主表面上にゲート絶縁膜を介在して、所定形状のゲート電極ＧＥ２１、サイドウォールＳＷ２１が形成されている。また、ウエル領域Ｓ２１１中の所定領域には、第１不純物拡散領域ＩＲ２１１および第２不純物拡散領域ＩＲ２１２が形成されている。

電源回路領域Ｒ２１においても、ウエル領域Ｓ２１２の主表面上にゲート絶縁膜を介在して、所定形状のゲート電極ＧＥ２１、サイドウォールＳＷ２１が形成されている。また、ウエル領域Ｓ２１２中の所定領域には、第１不純物拡散領域ＩＲ２１１および第２不純物拡散領域ＩＲ２１２が形成されている。

ウエル領域Ｓ２１１およびウエル領域Ｓ２１２の主表面上には、ゲート電極ＧＥ２１を覆うように、層間絶縁膜ＩＤ２１が設けられている。また、層間絶縁膜ＩＤ２１には、不純物拡散領域ＩＲ２１１，ＩＲ２１２に通じるコンタクトホールＣＨ２１，ＣＨ２２が形成されている。各コンタクトホールＣＨ２１，ＣＨ２２には、不純物拡散領域ＩＲ２１１に電気的に接続するコンタクト部材ＣＤ２１，ＣＤ２２が埋め込まれている。さらに、このコンタクト部材ＣＤ２１，ＣＤ２２の上端部には、Ｃｕダマシン配線層ＭＬ２１が設けられている。

層間絶縁膜ＩＤ２１の上層には、Ｃｕダマシン配線層ＭＬ２２を含む層間絶縁膜ＩＤ２２、Ｃｕダマシン配線層ＭＬ２３を含む層間絶縁膜ＩＤ２３、Ｃｕダマシン配線層ＭＬ２４を含む層間絶縁膜ＩＤ２４、および、Ｃｕダマシン配線層ＭＬ２５を含む層間絶縁膜ＩＤ２５が積層されている。

層間絶縁膜ＩＤ２５の上には、さらに上層層間絶縁膜ＩＤ２６が設けられている。上層層間絶縁膜ＩＤ２６の表面には、各層に生じる段差が蓄積された、数十ｎｍ高さの段差Ｓ２１が生じている。

電源回路領域Ｒ２１および通常論理回路領域Ｒ２２のそれぞれの領域において、上層層間絶縁膜ＩＤ２６には、下層のＣｕダマシン配線層ＭＬ２５に通じるビアホールＢＨ２１，ＢＨ２２が形成されている。ビアホールＢＨ２１の最上部の径をＤ２１ｄとし、ビアホールＢＨ２２の最上部の径をＤ２２ｄとした場合、Ｄ２１ｄ＞Ｄ２２ｄの関係となるように設けられている。

各ビアホールＢＨ２１，ＢＨ２２には、Ｃｕダマシン配線層ＭＬ２５に電気的に接続するコンタクト部材ＢＤ２１，ＢＤ２２が埋め込まれている。

以上、図１６に示す半導体装置においては、ＣＭＰ後の上層層間絶縁膜ＩＤ２６の電源回路領域Ｒ２１側の第１面ＳＦ２１と、この第１面ＳＦ２１よりも上層側に位置する通常論理回路領域Ｒ２２側の第２面ＳＦ２２を有し、第１面ＳＦ２１に形成される第１ホールＣＨ１１の最上部の径（Ｄ２１ｄ）が、第２面ＳＦ２２に形成される第２ホールＣＨ２２の最上部の径（Ｄ２２ｄ）よりも大きく設けられている。

これにより、下地段差を考慮したリソマージンを確保しつつ、高集積化と歩留り向上との両立を図ることが可能になる。また、レイアウトに応じたビアホールサイズ調整や複数ホールの配置により、チップ面積を増大させることなく、ビアホールの歩留りの改善を可能とした半導体装置を提供することが可能となる。また、ビアホールサイズを大きくする効果により、エレクトロマイグレーションやストレスマイグレーションに対する配線信頼性の向上を図ることを可能とした半導体装置を提供することも可能となる。

今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明に基づいた実施の形態１を説明するための参考例１における半導体装置の構造を示す平面図である。 この発明に基づいた実施の形態１を説明するための参考例１における半導体装置の構造を示す、図１中のＩＩ−ＩＩ線矢視断面図である。 この発明に基づいた実施の形態１を説明するための参考例１における半導体装置の製造方法を示す断面図である。 この発明に基づいた実施の形態１を説明するための参考例１における半導体装置の構造およびその製造方法を示す断面図である。 フォーカスマージンとプロセスノードとの関係を示す図である。 寸法とフォーカスとの関係を示す図である。 この発明に基づいた実施の形態１における半導体装置の製造方法を示す断面図である。 この発明に基づいた実施の形態１における半導体装置の構造およびその製造方法を示す断面図である。 この発明に基づいた実施の形態１における半導体装置の具体的適用事例を示す断面図である。 この発明に基づいた実施の形態２を説明するための参考例２における半導体装置の構造を示す平面図である。 この発明に基づいた実施の形態２を説明するための参考例２における半導体装置の構造を示す、図１０中のＸＩ−ＸＩ線矢視断面図である。 この発明に基づいた実施の形態２を説明するための参考例２における半導体装置の製造方法を示す断面図である。 この発明に基づいた実施の形態２を説明するための参考例２における半導体装置の構造およびその製造方法を示す断面図である。 この発明に基づいた実施の形態２における半導体装置の製造方法を示す断面図である。 この発明に基づいた実施の形態２における半導体装置の構造およびその製造方法を示す断面図である。 この発明に基づいた実施の形態２における半導体装置の具体的適用事例を示す断面図である。

符号の説明

ＢＤ２１，ＢＤ２２ コンタクト部材、ＢＨ２１ 第１ホール（ビアホール）、ＢＨ２２ 第２ホール（ビアホール）、ＣＤ１１，ＣＤ１２，ＣＤ２１，ＣＤ２２ コンタクト部材、ＣＨ１１ 第１ホール（コンタクトホール）、ＣＨ１２ 第２ホール（コンタクトホール）、ＣＨ２１，ＣＨ２２ コンタクトホール、ＧＥ１１，ＧＥ２１ ゲート電極、ＩＤ１１，ＩＤ２１，ＩＤ２２，ＩＤ２３，ＩＤ２４，ＩＤ２５，ＩＤ２６ 層間絶縁膜、ＩＲ１１１，ＩＲ２１１，ＩＲ２１１ 第１不純物拡散領域、ＩＲ１１２，ＩＲ２１２ 第２不純物拡散領域、ＭＬ２１，ＭＬ２２，ＭＬ２３，ＭＬ２４，ＭＬ２５ メタル配線パターン（Ｃｕダマシン配線層）、Ｒ１１ パターン占有率の高い領域（容量素子領域）、Ｒ１２ パターン占有率の低い領域（通常論理回路領域）、Ｒ２１ パターン占有率の高い領域（電源回路領域）、Ｒ２２ パターン占有率の低い領域（通常論理回路領域）、ＲＦ１１，ＲＦ２１ マスク（レジスト膜）、ＲＨ１１，ＲＨ１２，ＲＨ２１，ＲＨ２２ レジストホール、Ｓ１１ 半導体基板、Ｓ１１１，Ｓ１１２，Ｓ２１１，Ｓ２１２ ウエル領域、ＳＦ１１，ＳＦ２１ 第１面、ＳＦ１２，ＳＦ２２ 第２面、ＳＴ１１，ＳＴ２１ 段差、ＳＷ１１，ＳＷ２１ サイドウォール、ＴＩ１０，ＴＩ１１，ＴＩ１２，ＴＩ２０，ＴＩ２１，ＴＩ２２ トレンチ絶縁膜。

Claims (6)

1. 半導体基板と、
   前記半導体基板上に形成された複数のゲート電極と、
   前記半導体基板の上方に設けられ、第１面とこの第１面よりも基板側に位置する第２面とを有し、前記複数のゲート電極を内部に有する、ＣＭＰ法により表面平坦化処理が施された層間絶縁膜と、
   前記第１面に形成される第１ホールと、
   前記第２面に形成される第２ホールと、を有し、
   前記第１ホールの最上部の径が、前記第２ホールの最上部の径よりも大きく設けられる、半導体装置。
2. 当該半導体装置は、ゲート容量素子領域と論理回路領域とを有し、
   前記第１面は、前記ゲート容量素子領域に位置し、
   前記第２面は、前記論理回路領域に位置し、
   前記ゲート容量素子領域の前記複数のゲート電極の占有率は前記論理回路領域の前記複数のゲート電極の占有率よりも高い、請求項１に記載の半導体装置。
3. 半導体基板と、
   前記半導体基板の上方に設けられ、第１面とこの第１面よりも上層側に位置する第２面とを有し、溝内に埋め込まれたＣｕ配線を複数内部に有する、ＣＭＰ法により表面平坦化処理が施された層間絶縁膜と、
   前記層間絶縁膜の第１面に形成される第１ホールと、
   前記層間絶縁膜の第２面に形成される第２ホールと、を有し、
   前記第１ホールの最上部の径が、前記第２ホールの最上部の径よりも大きく設けられる、半導体装置。
4. 当該半導体装置は、電源回路領域と論理回路領域とを有し、
   前記第１面は、前記電源回路領域に位置し、
   前記第２面は、前記論理回路領域に位置し、
   前記電源回路領域の前記複数のＣｕ配線の占有率は前記論理回路領域の前記複数のＣｕ配線の占有率よりも高い、請求項３に記載の半導体装置。
5. ゲート電極の占有率が高い領域と、ゲート電極の占有率が低い領域とを有する半導体基板を準備する工程と、
   前記半導体基板の上に層間絶縁膜を形成する工程と、
   層間絶縁膜の表面に平坦化処理を施し、前記層間絶縁膜の表面に、第１面とこの第１面よりも半導体基板側に位置する第２面とが形成される工程と、
   前記層間絶縁膜の上に、前記層間絶縁膜にコンタクトホールを形成するためのホールを有するマスクを形成する工程と、
   前記ホールを有する前記マスクを用いて、前記層間絶縁膜にコンタクトホールを形成する工程とを備え、
   前記マスクに形成される前記ホールのサイズは、前記ゲート電極の占有率が高い領域に配置されるホールサイズが、前記ゲート電極の占有率が低い領域に配置されるホールサイズよりも大きく形成されることにより、前記層間絶縁膜の第１面に形成される前記コンタクトホールの最上部の径が、前記層間絶縁膜の第２面に形成される前記コンタクトホールの最上部の径よりも大きく設けられる、半導体装置の製造方法。
6. メタル配線パターンの占有率が高い領域と、メタル配線パターンの占有率が低い領域とを有する層間絶縁膜を複数膜積層形成する工程と、
   前記層間絶縁膜の上に上層層間絶縁膜を形成する工程と、
   前記上層層間絶縁膜の表面にＣＭＰ法により平坦化処理を施し、前記上層層間絶縁膜の表面に、第１面とこの第１面よりも上層側に位置する第２面とが形成される工程と、
   前記上層層間絶縁膜の上に、前記上層層間絶縁膜にビアホールを形成するためのホールを有するマスクを形成する工程と、
   前記ホールを有する前記マスクを用いて、前記上層層間絶縁膜にビアホールを形成する工程とを備え、
   前記マスクに形成される前記ホールのサイズは、前記メタル配線パターンの占有率が高い領域に配置されるホールサイズが、前記メタル配線パターンの占有率が低い領域に配置されるホールサイズよりも大きく形成されることにより、前記上層層間絶縁膜の第１面に形成される前記ビアホールの最上部の径が、前記上層層間絶縁膜の第２面に形成される前記ビアホールの最上部の径よりも大きく設けられ、
   前記層間絶縁膜は、前記層間絶縁膜内に溝を形成する工程と、前記溝内にＣｕ金属が埋め込まれる工程と、前記層間絶縁膜上のＣｕ金属が、ＣＭＰ法により除去されることにより前記溝内に前記メタル配線パターンが形成される工程により加工される、半導体装置の製造方法。

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