JPH0541455A - 半導体集積回路及びその層間接続方法 - Google Patents
半導体集積回路及びその層間接続方法Info
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- JPH0541455A JPH0541455A JP35359791A JP35359791A JPH0541455A JP H0541455 A JPH0541455 A JP H0541455A JP 35359791 A JP35359791 A JP 35359791A JP 35359791 A JP35359791 A JP 35359791A JP H0541455 A JPH0541455 A JP H0541455A
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Abstract
(57)【要約】
【目的】 コンタクトの加工精度を向上させると共に、
該コンタクトに係る電気抵抗を低減し、電気的な特性の
向上を図る。 【構成】 コンタクト３０は、第１図形１０と第２図形
２０とを交互に連結した形状を有している。第１図形１
０は、幅方向の外形の寸法Ｗ１と長手方向の外形の寸法
Ｌ１とがほぼ等しくなっている。又、第２図形の幅方向
の外形の寸法Ｗ２は、第１図形の幅方向の外形の寸法Ｗ
１よりも短くなっている。このような形状を有するコン
タクトによれば、オーバーエッチングを低減し、現像時
あるいはベーキング時のレジストのダレの不均一を低減
することが可能である。更に、コンタクトを配置可能な
コンタクト領域の面積を有効に利用して、コンタクトの
面積を増加し、電気抵抗を低減することができる。
該コンタクトに係る電気抵抗を低減し、電気的な特性の
向上を図る。 【構成】 コンタクト３０は、第１図形１０と第２図形
２０とを交互に連結した形状を有している。第１図形１
０は、幅方向の外形の寸法Ｗ１と長手方向の外形の寸法
Ｌ１とがほぼ等しくなっている。又、第２図形の幅方向
の外形の寸法Ｗ２は、第１図形の幅方向の外形の寸法Ｗ
１よりも短くなっている。このような形状を有するコン
タクトによれば、オーバーエッチングを低減し、現像時
あるいはベーキング時のレジストのダレの不均一を低減
することが可能である。更に、コンタクトを配置可能な
コンタクト領域の面積を有効に利用して、コンタクトの
面積を増加し、電気抵抗を低減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコンや金属
による配線層等の複数の層の積層構造の、異なる層の間
を電気的に接続する、幅方向の寸法より長手方向の寸法
の方が比較して長いコンタクトを用いた半導体集積回路
に係り、特に、該コンタクトによる電気抵抗の低減を図
った半導体集積回路及びその層間接続方法に関する。
による配線層等の複数の層の積層構造の、異なる層の間
を電気的に接続する、幅方向の寸法より長手方向の寸法
の方が比較して長いコンタクトを用いた半導体集積回路
に係り、特に、該コンタクトによる電気抵抗の低減を図
った半導体集積回路及びその層間接続方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の集積度は、ます
ます向上され、これに伴って、半導体集積回路内部の異
なる層の間を電気的に接続するコンタクトの寸法もます
ます小さくなっている。
ます向上され、これに伴って、半導体集積回路内部の異
なる層の間を電気的に接続するコンタクトの寸法もます
ます小さくなっている。
【０００３】しかしながら、このような寸法の小さいコ
ンタクトにおいては、精度良く加工することが難しいと
いう問題がある。
ンタクトにおいては、精度良く加工することが難しいと
いう問題がある。
【０００４】例えば、細長いコンタクトにあっては、露
光時の光の回り込み量が多くなってしまったり、現像時
あるいはベーキング時のホトレジストのダレがコンタク
トの長辺と短辺で異なることにより、コンタクト幅が不
揃いになってしまうという問題がある。例えば、ポジレ
ジストを用いた場合、細長いコンタクトの中央部分のコ
ンタクト幅が幅広くなってしまうことがある。このよう
に、コンタクトの中央部分の幅が広くなってしまうと、
エッチングの際に、エッチングされるべきでない部分を
もエッチングしてしまうという問題が生じてしまう。
光時の光の回り込み量が多くなってしまったり、現像時
あるいはベーキング時のホトレジストのダレがコンタク
トの長辺と短辺で異なることにより、コンタクト幅が不
揃いになってしまうという問題がある。例えば、ポジレ
ジストを用いた場合、細長いコンタクトの中央部分のコ
ンタクト幅が幅広くなってしまうことがある。このよう
に、コンタクトの中央部分の幅が広くなってしまうと、
エッチングの際に、エッチングされるべきでない部分を
もエッチングしてしまうという問題が生じてしまう。
【０００５】特公昭６２−３３７４６では、細長いコン
タクト領域のコンタクトを、互いに間隔をおいて並べら
れた複数の正方形コンタクトにより構成するようにし、
これによりこのような細長いコンタクト領域のコンタク
トの加工精度を向上させている。
タクト領域のコンタクトを、互いに間隔をおいて並べら
れた複数の正方形コンタクトにより構成するようにし、
これによりこのような細長いコンタクト領域のコンタク
トの加工精度を向上させている。
【０００６】図１１は、従来のコンタクトが用いられて
いる半導体集積回路の集積回路パターン図である。
いる半導体集積回路の集積回路パターン図である。
【０００７】この図１１の集積回路パターン図において
は、図１２の回路図に示されるようなＮＡＮＤ論理ゲー
トが、前述の特公昭６２−３３７４６で開示されている
コンタクトを用いて構成されている。
は、図１２の回路図に示されるようなＮＡＮＤ論理ゲー
トが、前述の特公昭６２−３３７４６で開示されている
コンタクトを用いて構成されている。
【０００８】即ち、この図１１において、電源線ＶＤＤ
とＰチャネルＭＯＳトランジスタＴＰ１、ＴＰ２のソー
スとの間の接続や、ＰチャネルＭＯＳトランジスタＴＰ
１のドレインとＰチャネルＭＯＳトランジスタＴＰ２の
ドレインとＮチャネルＭＯＳトランジスタＴＮ１のドレ
インとの間の接続や、ＮチャネルＭＯＳトランジスタＴ
Ｎ２のソースとグランド線ＧＮＤとの間の接続において
は、互いに間隔をおいて並べられた複数の正方形コンタ
クトにより構成されたコンタクトが用いられている。
とＰチャネルＭＯＳトランジスタＴＰ１、ＴＰ２のソー
スとの間の接続や、ＰチャネルＭＯＳトランジスタＴＰ
１のドレインとＰチャネルＭＯＳトランジスタＴＰ２の
ドレインとＮチャネルＭＯＳトランジスタＴＮ１のドレ
インとの間の接続や、ＮチャネルＭＯＳトランジスタＴ
Ｎ２のソースとグランド線ＧＮＤとの間の接続において
は、互いに間隔をおいて並べられた複数の正方形コンタ
クトにより構成されたコンタクトが用いられている。
【０００９】このように、特公昭６２−３３７４６で開
示されている技術を適用することにより、半導体集積回
路の集積度の向上のために、ＮＡＮＤ論理ゲート等の論
理ゲートの集積回路パターンの大きさが小さくされた場
合であっても、この半導体集積回路に用いられるコンタ
クトの加工精度を向上させることが可能である。
示されている技術を適用することにより、半導体集積回
路の集積度の向上のために、ＮＡＮＤ論理ゲート等の論
理ゲートの集積回路パターンの大きさが小さくされた場
合であっても、この半導体集積回路に用いられるコンタ
クトの加工精度を向上させることが可能である。
【００１０】
【発明が達成しようとする課題】しかしながら、前述の
特公昭６２−３３７４６で開示されているコンタクトを
用いた場合には、集積回路パターンにおける複数のコン
タクトの間の部分は、電気的な接続のためには用いられ
ないために、コンタクトを配置することが可能なコンタ
クト領域の面積を有効に用いることができない。従っ
て、コンタクトによる電気抵抗を増加させてしまい、電
気的な特性を悪化させてしまうという問題がある。
特公昭６２−３３７４６で開示されているコンタクトを
用いた場合には、集積回路パターンにおける複数のコン
タクトの間の部分は、電気的な接続のためには用いられ
ないために、コンタクトを配置することが可能なコンタ
クト領域の面積を有効に用いることができない。従っ
て、コンタクトによる電気抵抗を増加させてしまい、電
気的な特性を悪化させてしまうという問題がある。
【００１１】即ち、図１１において、出力端子Ｙから出
力される出力電流は、電源線ＶＤＤあるいはグランド線
ＧＮＤから供給される際、所定のコンタクトを流れる。
この際、それぞれのコンタクトの電気抵抗が増大してし
まった場合には、論理ゲートの出力特性等を悪化させて
しまう。
力される出力電流は、電源線ＶＤＤあるいはグランド線
ＧＮＤから供給される際、所定のコンタクトを流れる。
この際、それぞれのコンタクトの電気抵抗が増大してし
まった場合には、論理ゲートの出力特性等を悪化させて
しまう。
【００１２】本発明は、前記従来の問題点を解決するべ
くなされたもので、多結晶シリコンや金属による配線層
等の複数の層の積層構造の、異なる層の間を電気的に接
続する、幅方向の寸法より長手方向の寸法の方が比較し
て長いコンタクトを用いた半導体集積回路及びその層間
接続方法において、該コンタクトが微細コンタクトであ
っても、加工精度を向上させると共に、該コンタクトに
よる電気抵抗を軽減し、電気的な特性の向上をも図るこ
とを目的とする。
くなされたもので、多結晶シリコンや金属による配線層
等の複数の層の積層構造の、異なる層の間を電気的に接
続する、幅方向の寸法より長手方向の寸法の方が比較し
て長いコンタクトを用いた半導体集積回路及びその層間
接続方法において、該コンタクトが微細コンタクトであ
っても、加工精度を向上させると共に、該コンタクトに
よる電気抵抗を軽減し、電気的な特性の向上をも図るこ
とを目的とする。
【００１３】
【課題を達成するための手段】本発明は、多結晶シリコ
ンや金属による配線層等の複数の層の積層構造の、異な
る層の間を電気的に接続する、幅方向の寸法より長手方
向の寸法の方が比較して長いコンタクトを備えた半導体
集積回路において、前記コンタクトが、幅方向の外形の
寸法Ｗ１と長手方向の外形の寸法Ｌ１とがほぼ等しい第
１図形と、幅方向の外形の寸法Ｗ２が、前記第１図形の
幅方向の外形の寸法Ｗ１より短い第２図形とを連結した
形状を含むことにより、前記課題を達成したものであ
る。
ンや金属による配線層等の複数の層の積層構造の、異な
る層の間を電気的に接続する、幅方向の寸法より長手方
向の寸法の方が比較して長いコンタクトを備えた半導体
集積回路において、前記コンタクトが、幅方向の外形の
寸法Ｗ１と長手方向の外形の寸法Ｌ１とがほぼ等しい第
１図形と、幅方向の外形の寸法Ｗ２が、前記第１図形の
幅方向の外形の寸法Ｗ１より短い第２図形とを連結した
形状を含むことにより、前記課題を達成したものであ
る。
【００１４】又、本発明は、多結晶シリコンや金属によ
る配線層等の複数の層の積層構造の、異なる層の間を、
幅方向の寸法により長手方向の寸法の方が比較して長い
コンタクトを用いて電気的に接続するための半導体集積
回路の層間接続方法において、幅方向の外形の寸法Ｗ１
と長手方向の外形の寸法Ｌ１とがほぼ等しい第１図形
と、幅方向の外形の寸法Ｗ２が、前記第１図形の幅方向
の外形の寸法Ｗ１より短い第２図形と、を連結した形状
を含むコンタクトを用いたものである。
る配線層等の複数の層の積層構造の、異なる層の間を、
幅方向の寸法により長手方向の寸法の方が比較して長い
コンタクトを用いて電気的に接続するための半導体集積
回路の層間接続方法において、幅方向の外形の寸法Ｗ１
と長手方向の外形の寸法Ｌ１とがほぼ等しい第１図形
と、幅方向の外形の寸法Ｗ２が、前記第１図形の幅方向
の外形の寸法Ｗ１より短い第２図形と、を連結した形状
を含むコンタクトを用いたものである。
【００１５】
【作用】本発明は、半導体集積回路の集積度が向上し、
該半導体集積回路に用いられているコンタクトの寸法が
小さくなり、該コンタクトの加工の際、露光時の光の回
り込み量が多くなってしまったり、現像時あるいはベー
キング時のホトレジストのダレが生じてしまうような場
合にも、このような問題を低減可能であると共に、コン
タクトを配置可能なコンタクト領域の面積を有効に利用
可能なコンタクトの形状を見出したものである。
該半導体集積回路に用いられているコンタクトの寸法が
小さくなり、該コンタクトの加工の際、露光時の光の回
り込み量が多くなってしまったり、現像時あるいはベー
キング時のホトレジストのダレが生じてしまうような場
合にも、このような問題を低減可能であると共に、コン
タクトを配置可能なコンタクト領域の面積を有効に利用
可能なコンタクトの形状を見出したものである。
【００１６】図１は、本発明の要旨を示す集積回路パタ
ーン図である。
ーン図である。
【００１７】この図１において、コンタクト３０は、合
計３個の第１図形１０と、合計２個の第２図形２０とに
より構成されている。即ち、コンタクト３０は、これら
第１図形１０と、第２図形２０とを交互に連結した形状
を有している。
計３個の第１図形１０と、合計２個の第２図形２０とに
より構成されている。即ち、コンタクト３０は、これら
第１図形１０と、第２図形２０とを交互に連結した形状
を有している。
【００１８】この図１において、第１図形１０の幅方向
の外形の寸法Ｗ１は、第１図形１０の長手方向の外形の
寸法Ｌ１とほぼ等しくなっている。
の外形の寸法Ｗ１は、第１図形１０の長手方向の外形の
寸法Ｌ１とほぼ等しくなっている。
【００１９】又、この第１図形１０の幅方向の外形の寸
法Ｗ１よりも、第２図形２０の幅方向の外形の寸法Ｗ２
が狭くなっている。
法Ｗ１よりも、第２図形２０の幅方向の外形の寸法Ｗ２
が狭くなっている。
【００２０】寸法Ｗ１と寸法Ｗ２の比率は、ホトレジス
トの整形、エッチング等の加工技術（精度）を考慮し
て、例えばＷ１の寸法に応じて、次式の関係によりＷ２
の値を定めることができる。
トの整形、エッチング等の加工技術（精度）を考慮し
て、例えばＷ１の寸法に応じて、次式の関係によりＷ２
の値を定めることができる。
【００２１】
【数２】
【００２２】発明者は、このような第１図形１０と第２
図形２０が連結した形状を用いることにより、露光時の
光の回り込み量の低減や、現像時あるいはベーキング時
のホトレジストのダレの、コンタクトの長辺と短辺の間
の不均一を低減できることを見出している。
図形２０が連結した形状を用いることにより、露光時の
光の回り込み量の低減や、現像時あるいはベーキング時
のホトレジストのダレの、コンタクトの長辺と短辺の間
の不均一を低減できることを見出している。
【００２３】又、このような本発明のコンタクトの形状
によれば、コンタクトを配置可能なコンタクト領域の面
積を有効に利用して、該コンタクトによる電気抵抗を低
減し、論理ゲート等の電気的な特性の向上をも図ること
が可能である。
によれば、コンタクトを配置可能なコンタクト領域の面
積を有効に利用して、該コンタクトによる電気抵抗を低
減し、論理ゲート等の電気的な特性の向上をも図ること
が可能である。
【００２４】なお、本発明においては、第１図形の形状
や第２図形２０の形状を、図１に示されるような正方形
あるいは長方形に限定するものではなく、五角形や六角
形等の多角形や、円形や楕円形等、曲線を一部含む図形
であってもよい。
や第２図形２０の形状を、図１に示されるような正方形
あるいは長方形に限定するものではなく、五角形や六角
形等の多角形や、円形や楕円形等、曲線を一部含む図形
であってもよい。
【００２５】即ち、第１図形１０の幅方向の外形の寸法
Ｗ１と第１図形１０の長手方向の外形の寸法Ｌ１とがほ
ぼ等しく、且つ、第２図形２０の幅方向の外形の寸法Ｗ
２が、第１図形１０の幅方向の外形の寸法Ｗ１よりも狭
くなっていればよい。
Ｗ１と第１図形１０の長手方向の外形の寸法Ｌ１とがほ
ぼ等しく、且つ、第２図形２０の幅方向の外形の寸法Ｗ
２が、第１図形１０の幅方向の外形の寸法Ｗ１よりも狭
くなっていればよい。
【００２６】例えば、図２に示される如く、第１図形１
０は、八角形のような多角形であってもよい。
０は、八角形のような多角形であってもよい。
【００２７】又、図３に示されるように、第１図形１０
と第２図形２０と更に他の図形４０とを連結した形状を
含むコンタクトの形状であってもよい。即ち、１つのコ
ンタクトにおいて、加工精度を向上させる部分にのみ、
本発明のコンタクトの形状を用いるものであってもよ
い。
と第２図形２０と更に他の図形４０とを連結した形状を
含むコンタクトの形状であってもよい。即ち、１つのコ
ンタクトにおいて、加工精度を向上させる部分にのみ、
本発明のコンタクトの形状を用いるものであってもよ
い。
【００２８】又、図４に示されるように、３種以上の図
形（図４では第１図形１０と、第２図形２０と、第３図
形５０の３種の図形）を規則的に繰返して連結した形状
を含むコンタクトの形状であっても良い。図４では、寸
法的にほぼ同じ大きさで形状が異なる第１図形１０又は
第３図形５０が、これらに対して幅が狭い第２図形２０
の間に交互に配置されている。
形（図４では第１図形１０と、第２図形２０と、第３図
形５０の３種の図形）を規則的に繰返して連結した形状
を含むコンタクトの形状であっても良い。図４では、寸
法的にほぼ同じ大きさで形状が異なる第１図形１０又は
第３図形５０が、これらに対して幅が狭い第２図形２０
の間に交互に配置されている。
【００２９】又、図５に示されるように、３種以上の図
形（図５では第１図形１０と、第２図形２０と、第３図
形５０の３種類の図形）が他の順序（図５では一つ置き
に配置される第２図形２０の間に２つの第１図形１０と
一つの第３図形５０を順に配置）で配置されていても良
い。
形（図５では第１図形１０と、第２図形２０と、第３図
形５０の３種類の図形）が他の順序（図５では一つ置き
に配置される第２図形２０の間に２つの第１図形１０と
一つの第３図形５０を順に配置）で配置されていても良
い。
【００３０】又、図６に示されるように、３種以上の図
形（図６では、第１図形１０と、第２図形２０と、第３
図形５０の３種の図形）をランダムに配置した形状を含
むコンタクトの形状であっても良い。図６では、第１図
形１０又は第３図形５０と第２図形２０は交互に配置さ
れているが、第１図形１０と第３図形５０は任意に配置
されている。
形（図６では、第１図形１０と、第２図形２０と、第３
図形５０の３種の図形）をランダムに配置した形状を含
むコンタクトの形状であっても良い。図６では、第１図
形１０又は第３図形５０と第２図形２０は交互に配置さ
れているが、第１図形１０と第３図形５０は任意に配置
されている。
【００３１】このように、本発明によれば、半導体集積
回路に用いられるコンタクトが微細なコンタクトであっ
ても、加工精度を向上することができると共に、該コン
タクトに係る電気抵抗を低減し、電気的な特性の向上を
も図ることが可能である。
回路に用いられるコンタクトが微細なコンタクトであっ
ても、加工精度を向上することができると共に、該コン
タクトに係る電気抵抗を低減し、電気的な特性の向上を
も図ることが可能である。
【００３２】
【実施例】以下、本発明の実施例を図を用いて詳細に説
明する。
明する。
【００３３】図７は、本発明の第１実施例の集積回路パ
ターン図である。
ターン図である。
【００３４】この図７の回路は、前述の図１２のＮＡＮ
Ｄ論理ゲートの集積回路パターン図と同じ回路になって
いる。
Ｄ論理ゲートの集積回路パターン図と同じ回路になって
いる。
【００３５】この図７においては、合計９個のコンタク
トのうち、合計５個のコンタクトにおいて、本発明のコ
ンタクトが適用されている。即ち、電源線ＶＤＤとＰチ
ャネルＭＯＳトランジスタＴＰ１のソースとの間の接続
と、電源線ＶＤＤとＰチャネルＭＯＳトランジスタＴＰ
２のソースとの間の接続と、ＰチャネルＭＯＳトランジ
スタＴＰ１のドレインとＰチャネルＭＯＳトランジスタ
ＴＰ２のドレインとＮチャネルＭＯＳトランジスタＴＮ
１のドレインとの間の接続と、ＮチャネルＭＯＳトラン
ジスタＴＮ２のソースとグランド線ＧＮＤとの間の接続
部分に用いられているコンタクトに、本発明のコンタク
トが適用されている。
トのうち、合計５個のコンタクトにおいて、本発明のコ
ンタクトが適用されている。即ち、電源線ＶＤＤとＰチ
ャネルＭＯＳトランジスタＴＰ１のソースとの間の接続
と、電源線ＶＤＤとＰチャネルＭＯＳトランジスタＴＰ
２のソースとの間の接続と、ＰチャネルＭＯＳトランジ
スタＴＰ１のドレインとＰチャネルＭＯＳトランジスタ
ＴＰ２のドレインとＮチャネルＭＯＳトランジスタＴＮ
１のドレインとの間の接続と、ＮチャネルＭＯＳトラン
ジスタＴＮ２のソースとグランド線ＧＮＤとの間の接続
部分に用いられているコンタクトに、本発明のコンタク
トが適用されている。
【００３６】これらの本発明が適用されたコンタクトに
おいては、前述の図１０の従来の該当するコンタクトに
比べて、コンタクトの面積が、４割程度増加されてい
る。従って、これら図７に示される本発明が適用された
コンタクトにおいては、従来に比べて電気抵抗が低減さ
れている。従って、図７に示されるＮＡＮＤ論理ゲート
においては、出力特性の改善、即ち、出力端子Ｙから供
給可能な出力電流を増加することができるという改善が
図られている。
おいては、前述の図１０の従来の該当するコンタクトに
比べて、コンタクトの面積が、４割程度増加されてい
る。従って、これら図７に示される本発明が適用された
コンタクトにおいては、従来に比べて電気抵抗が低減さ
れている。従って、図７に示されるＮＡＮＤ論理ゲート
においては、出力特性の改善、即ち、出力端子Ｙから供
給可能な出力電流を増加することができるという改善が
図られている。
【００３７】次に、図８を参照して、半導体チップ６０
のコーナ部６０ＡにおけるＡｌ層（例えばＡｌ2 ）のク
ラックを防止するべく、該コーナ部６０Ａに配置される
他のＡｌ層（例えばＡｌ1 ）との接続用コンタクト６
４、及び、該Ａｌ1 の半導体基板６２への固定用コンタ
クト６６に適用した、本発明の第２実施例について説明
する。
のコーナ部６０ＡにおけるＡｌ層（例えばＡｌ2 ）のク
ラックを防止するべく、該コーナ部６０Ａに配置される
他のＡｌ層（例えばＡｌ1 ）との接続用コンタクト６
４、及び、該Ａｌ1 の半導体基板６２への固定用コンタ
クト６６に適用した、本発明の第２実施例について説明
する。
【００３８】本実施例においては、接続用コンタクト６
４、固定用コンタクト６６のいずれにおいても、正方形
の第１図形１０が２次元のマトリックス状に配置され、
その間が長方形の第２図形２０によって連結されてい
る。
４、固定用コンタクト６６のいずれにおいても、正方形
の第１図形１０が２次元のマトリックス状に配置され、
その間が長方形の第２図形２０によって連結されてい
る。
【００３９】図８において、６８は拡散層、７０は、Ｉ
／０セル、７２は、ボンディングパッドである。
／０セル、７２は、ボンディングパッドである。
【００４０】図９は、図８のＡ−Ａ線に沿う断面図であ
る。
る。
【００４１】図９において、７２Ａ、７２ＢはＬＯＣＯ
Ｓ層、７４、７６は層間絶縁膜、７８はパッシベーショ
ン膜である。
Ｓ層、７４、７６は層間絶縁膜、７８はパッシベーショ
ン膜である。
【００４２】なお、、第１図形１０の間隔が小さく、そ
の間のホトレジストが剥離する可能性がある場合には、
例えば図１０に示す変形例の如く、コンタクトによって
周囲から完全に分離されてしまう領域が発生しないよう
に、第１図形１０と第２図形２０をジクザク状に連結す
ることもできる。
の間のホトレジストが剥離する可能性がある場合には、
例えば図１０に示す変形例の如く、コンタクトによって
周囲から完全に分離されてしまう領域が発生しないよう
に、第１図形１０と第２図形２０をジクザク状に連結す
ることもできる。
【００４３】
【発明の効果】以上説明した通り、本発明によれば、多
結晶シリコンや金属による配線層等の複数の層の積層構
造の、異なる層の間を電気的に接続する、幅方向の寸法
より長手方向の寸法の方が比較して長いコンタクトを用
いた半導体集積回路やその層間接続方法において、該コ
ンタクトが微細なコンタクトであっても、加工精度を向
上させると共に、該コンタクトによる電気抵抗を低減
し、電気的な特性の向上を図ることができるという優れ
た効果を得ることができる。
結晶シリコンや金属による配線層等の複数の層の積層構
造の、異なる層の間を電気的に接続する、幅方向の寸法
より長手方向の寸法の方が比較して長いコンタクトを用
いた半導体集積回路やその層間接続方法において、該コ
ンタクトが微細なコンタクトであっても、加工精度を向
上させると共に、該コンタクトによる電気抵抗を低減
し、電気的な特性の向上を図ることができるという優れ
た効果を得ることができる。
【図１】図１は、本発明の要旨を示す第１の集積回路パ
ターン図である。
ターン図である。
【図２】図２は、本発明の要旨を示す第２の集積回路パ
ターン図である。
ターン図である。
【図３】図３は、本発明の要旨を示す第３の集積回路パ
ターン図である。
ターン図である。
【図４】図４は、本発明の要旨を示す第４の集積回路パ
ターン図である。
ターン図である。
【図５】図５は、本発明の要旨を示す第５の集積回路パ
ターン図である。
ターン図である。
【図６】図６は、本発明の要旨を示す第６の集積回路パ
ターン図である。
ターン図である。
【図７】図７は、本発明の第１実施例の集積回路パター
ン図である。
ン図である。
【図８】図８は、本発明の第２実施例の集積回路パター
ン図である。
ン図である。
【図９】図９は、図８のＡ−Ａ線に沿う断面図である。
【図１０】図１０は、第２実施例の変形例の集積回路パ
ターン図である。
ターン図である。
【図１１】図１１は、従来のＮＡＮＤ論理ゲートの集積
回路パターン図である。
回路パターン図である。
【図１２】図１２は、ＮＡＮＤ論理ゲートの回路図であ
る。
る。
１０…第１図形、 ２０…第２図形、 ３０、６４、６６…コンタクト、 ４０…他の図形、 ５０…第３図形、 Ｗ１…第１図形の幅方向の外形の寸法、 Ｗ２…第２図形の幅方向の外形の寸法、 Ｌ１…第１図形の長手方向の外形の寸法、 Ｌ２…第２図形の長手方向の外形の寸法、 ＶＤＤ…電源（電源線）、 ＧＮＤ…グランド（グランド線）、 Ａ、Ｂ…入力、 Ｙ…出力、 ＴＰ１、ＴＰ２…ＰチャネルＭＯＳトランジスタ、 ＴＮ１、ＴＮ２…ＮチャネルＭＯＳトランジスタ。
Claims (5)
- 【請求項１】多結晶シリコンや金属による配線層等の複
数の層の積層構造の、異なる層の間を電気的に接続す
る、幅方向の寸法より長手方向の寸法の方が比較して長
いコンタクトを備えた半導体集積回路において、 前記コンタクトが、 幅方向の外形の寸法Ｗ１と長手方向の外形の寸法Ｌ１と
がほぼ等しい第１図形と、 幅方向の外形の寸法Ｗ２が、前記第１図形の幅方向の外
形の寸法Ｗ１より短い第２図形と、 を連結した形状を含むことを特徴とする半導体集積回
路。 - 【請求項２】請求項１において、前記第１図形の幅方向
の外形の寸法Ｗ１と前記第２図形の幅方向の外形の寸法
Ｗ２が、次式の関係を満足することを特徴とする半導体
集積回路。 【数１】 - 【請求項３】請求項２において、前記第１図形と前記第
２図形が交互に配置されていることを特徴とする半導体
集積回路。 - 【請求項４】請求項２において、前記コンタクトが、前
記第１図形と前記第２図形に加えて、更に他の図形を含
むことを特徴とする半導体集積回路。 - 【請求項５】多結晶シリコンや金属による配線層等の複
数の層の積層構造の、異なる層の間を、幅方向の寸法に
より長手方向の寸法の方が比較して長いコンタクトを用
いて電気的に接続するための半導体集積回路の層間接続
方法において、 幅方向の外形の寸法Ｗ１と長手方向の外形の寸法Ｌ１と
がほぼ等しい第１図形と、 幅方向の外形の寸法Ｗ２が、前記第１図形の幅方向の外
形の寸法Ｗ１より短い第２図形と、 を連結した形状を含むコンタクトを用いることを特徴と
する半導体集積回路の層間接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353597A JP2840150B2 (ja) | 1990-12-28 | 1991-12-18 | 半導体集積回路及びその層間接続方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40623490 | 1990-12-28 | ||
| JP2-406234 | 1990-12-28 | ||
| JP3353597A JP2840150B2 (ja) | 1990-12-28 | 1991-12-18 | 半導体集積回路及びその層間接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541455A true JPH0541455A (ja) | 1993-02-19 |
| JP2840150B2 JP2840150B2 (ja) | 1998-12-24 |
Family
ID=26579883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3353597A Expired - Fee Related JP2840150B2 (ja) | 1990-12-28 | 1991-12-18 | 半導体集積回路及びその層間接続方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2840150B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691574A (en) * | 1993-09-27 | 1997-11-25 | Nec Corporation | Semiconductor device capable of high speed operation and being integrated with high density |
| EP1075027A2 (de) * | 1999-08-05 | 2001-02-07 | Infineon Technologies AG | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips |
| JP2006287216A (ja) * | 2005-03-10 | 2006-10-19 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2016171150A (ja) * | 2015-03-11 | 2016-09-23 | 株式会社東芝 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079748A (ja) * | 1983-10-06 | 1985-05-07 | Sanyo Electric Co Ltd | 半導体集積回路の多層配線構造 |
-
1991
- 1991-12-18 JP JP3353597A patent/JP2840150B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079748A (ja) * | 1983-10-06 | 1985-05-07 | Sanyo Electric Co Ltd | 半導体集積回路の多層配線構造 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691574A (en) * | 1993-09-27 | 1997-11-25 | Nec Corporation | Semiconductor device capable of high speed operation and being integrated with high density |
| EP1075027A2 (de) * | 1999-08-05 | 2001-02-07 | Infineon Technologies AG | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips |
| EP1075027A3 (de) * | 1999-08-05 | 2005-06-29 | Infineon Technologies AG | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips |
| JP2006287216A (ja) * | 2005-03-10 | 2006-10-19 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2016171150A (ja) * | 2015-03-11 | 2016-09-23 | 株式会社東芝 | 半導体装置 |
| US9947574B2 (en) | 2015-03-11 | 2018-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2840150B2 (ja) | 1998-12-24 |
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