CN114008767A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，能够抑制在覆盖介电膜的端部周边的保护层产生裂缝，并抑制由产生裂缝引起的介电膜的绝缘破坏强度的降低。半导体装置具备：半导体基板，具有相互对置的第一主面和第二主面；介电膜，配置于第一主面的一部分；第一电极层，配置于介电膜的一部分；以及保护层，从第一电极层的端部遍及上述介电膜的外周端连续地覆盖。介电膜具有：电极层配置部，配置有第一电极层；以及保护层覆盖部，被保护层覆盖。介电膜的保护层覆盖部的外周端处的厚度小于介电膜的电极层配置部的厚度。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，作为半导体装置中的电容器结构，有日本特开2019－33154号公报(专利文献1)中记载的结构。该电容器结构设置在基板的绝缘膜上。电容器结构具备配置于绝缘膜上的一部分的第二电极层、覆盖第二电极层的层间绝缘膜(介电膜)、配置于层间绝缘膜上的一部分的金属膜、配置在金属膜上的第一电极层、以及从第一电极层的端部遍及绝缘膜连续地覆盖的保护绝缘膜(保护层)。
专利文献1:日本特开2019－33154号公报。
另外，已经知晓该半导体装置具有如下的问题。在半导体装置中，由于在其制造、安装以及使用时施加的热量，会在保护层内产生内部应力。更详细而言，若半导体装置被加热或者冷却则保护层可能产生膨胀或者收缩这样的热变形，但由于该热变形受到保护层的下层的部件(例如，半导体基板)的限制，所以会在保护层产生内部应力。其结果是，容易在保护层产生裂缝。特别是，若在覆盖介电膜的端部周边的保护层产生裂缝，则存在水分经由保护层的裂缝浸入到介电膜的情况。另一方面，近年来，随着对半导体装置施加高电压的机会增加，高耐压性的需求升高。在这样的高电压下，当水分经由保护层的裂缝浸入到介电膜的情况下，存在介电膜的绝缘破坏强度降低的问题。
发明内容
因此，本公开的目的在于提供一种抑制在覆盖介电膜的端部周边的保护层产生裂缝，并抑制由产生裂缝引起的介电膜的绝缘破坏强度的降低(介电膜的耐压性的劣化)的半导体装置。
本发明人等为了解决上述课题进行了深入研究，发现了通过使介电膜的端部(保护层覆盖部)的外周端处的厚度小于端部以外的介电膜的厚度，可抑制在覆盖介电膜的端部周边的保护层产生裂缝。这样，本发明人等发现了减小介电膜的端部的外周端处的厚度的技术意义，从而完成本公开。即，本公开包含以下的方式。
为了解决上述课题，作为本公开的一个方式的半导体装置具备：
半导体基板，具有相互对置的第一主面和第二主面；
介电膜，配置于上述第一主面的一部分；
第一电极层，配置于上述介电膜的一部分；以及
保护层，从上述第一电极层的端部遍及上述介电膜的外周端连续地覆盖，
上述介电膜具有电极层配置部和保护层覆盖部，上述电极层配置部配置有上述第一电极层，上述保护层覆盖部被上述保护层覆盖，
上述介电膜的上述保护层覆盖部的上述外周端处的厚度小于上述介电膜的上述电极层配置部的厚度。
根据上述方式，介电膜的保护层覆盖部的外周端处的厚度小于介电膜的电极层配置部的厚度。如这样地，通过介电膜至少在外周端具有厚度相对较薄的薄膜区域作为其保护层覆盖部，能够减小介电膜的端部(保护层覆盖部)周边的保护层的阶梯部的阶梯差。若减小阶梯部的阶梯差，则保护层的形变降低，能够降低在介电膜的保护层覆盖部周边在保护层内产生的内部应力。其结果是，能够抑制在介电膜的端部周边的保护层产生裂缝。因此，上述方式能够防止水分经由裂缝浸入到介电膜，并抑制介电膜的耐压劣化(绝缘破坏强度的降低)。
另外，在半导体装置的一个方式中，
上述电极层配置部的最小厚度大于上述保护层覆盖部的最大厚度。
根据上述方式，电极层配置部的最小厚度大于保护层覆盖部的最大厚度。因此，介电膜能够遍及保护层覆盖部的整体具有厚度相对较薄的薄膜区域作为其保护层覆盖部。因此，上述方式能够防止水分经由裂缝浸入到介电膜，并进一步抑制介电膜的耐压劣化。
另外，在半导体装置的一个方式中，
上述保护层的厚度等于或大于上述介电膜的上述电极层配置部的厚度。
根据上述方式，保护层的厚度等于或大于介电膜的电极层配置部的厚度。在这样的情况下，能够降低介电膜的保护层覆盖部周边的阶梯部的阶梯差相对于保护层的厚度的比例。因此，保护层的形变进一步降低，能够进一步降低在介电膜的保护层覆盖部周边在保护层内产生的内部应力。其结果是，可进一步抑制裂缝的产生。另外，由于保护层的厚度增大，所以保护层的爬电距离增加。由此，能够抑制第一电极层(或者外部连接电极)的露出部与半导体基板(第一主面)的露出部之间的沿面放电的产生。
另外，根据半导体装置的一个方式，
上述第一电极层的上述端部具有第一端部和第二端部，上述第一端部具有外周端，上述第二端部与上述第一端部邻接并配置于上述第一电极层的中央部侧，
上述第一端部的外周端处的厚度小于上述第二端部的厚度。
根据上述方式，第一端部的外周端处的厚度小于第二端部的厚度。如这样地，通过第一电极层至少在外周端具有厚度相对较薄的薄膜区域作为其第一端部，能够减小第一电极层的第一端部周边中的保护层的阶梯部的阶梯差。若减小阶梯部的阶梯差，则能够进一步降低在第一电极层的第一端部周边在保护层内产生的内部应力。其结果是，能够抑制在第一电极层的第一端部周边中的保护层的阶梯部的角部周边产生裂缝。这样，能够抑制在与介电膜的保护层覆盖部周边中的保护层的阶梯部的角部周边不同的位置亦即第一电极层的第一端部周边中的保护层的阶梯部的角部周边产生裂缝。因此，上述方式能够进一步防止水分经由保护层的裂缝浸入到介电膜，并进一步抑制介电膜的绝缘破坏强度的降低。
另外，根据半导体装置的一个方式，
上述保护层的厚度为0.1μm以上且3μm以下。
根据上述方式，能够防止水分从半导体装置的外部浸入到介电膜，并且抑制第一电极层(或者外部连接电极)的露出部与半导体基板(第一主面)的露出部之间的沿面放电的产生。
另外，根据半导体装置的一个方式，
上述第一电极层是由多晶硅或Al构成的。
根据上述方式，能够提高第一电极层的导电性。另外，根据上述方式，由于第一电极层具有耐湿性，所以第一电极层防止水分经由第一电极层浸入到介电膜。由此，上述方式能够抑制介电膜的绝缘破坏强度的降低。
另外，在半导体装置的一个方式中，
上述保护层是由氮化硅构成的。
根据上述方式，能够提高保护层的耐湿性。
另外，根据半导体装置的一个方式，
上述介电膜是由氧化硅构成的。
根据上述方式，能够提高半导体装置的电容量。
另外，在半导体装置的一个方式中，
上述半导体基板在上述第一主面具有沟槽，其中，上述第一主面配置有上述介电膜的上述电极层配置部，
上述介电膜的上述电极层配置部在上述第一主面连续地配置，以覆盖上述沟槽的内表面并形成凹部，
上述第一电极层具有进入上述凹部的进入部。
根据上述方式，由于半导体装置具有所谓的沟槽结构，所以介电膜与第一电极层之间的界面的面积增加，其结果是，能够增加半导体装置的电容量。
另外，在半导体装置的一个方式中，
上述介电膜的上述保护层覆盖部的厚度朝向上述介电膜的上述外周端减小。
根据上述方式，介电膜的保护层覆盖部的厚度朝向介电膜的外周端减小。因此，介电膜的保护层覆盖部例如具有阶梯差沿着上述方向减小的形状或者不具有阶梯差的形状。由于保护层沿着下层的形状形成，所以保护层具有在介电膜的保护层覆盖部周边阶梯差减小的形状或者不具有阶梯差的形状。如这样地，由于能够进一步降低在介电膜的保护层覆盖部周边在保护层内产生的内部应力，所以进一步抑制裂缝的产生，并进一步抑制介电膜的绝缘破坏强度的降低。
另外，在半导体装置的一个方式中，
上述保护层覆盖部的宽度方向的长度大于上述保护层覆盖部的厚度。
根据上述方式，保护层覆盖部的宽度方向的长度大于保护层覆盖部的厚度。因此，例如，能够将保护层的阶梯部的角部远离介电膜的电极层配置部而配置。在这样的情况下，即使在保护层的阶梯部的角部产生裂缝，水分也难以经由裂缝到达介电膜的电极层配置部。因此，进一步抑制介电膜的绝缘破坏强度的降低。
根据作为本公开的一个方式的半导体装置，能够抑制在覆盖介电膜的端部周边的保护层产生裂缝，并抑制由产生裂缝引起的介电膜的绝缘破坏强度的降低。
附图说明
图1是表示半导体装置的第一实施方式的剖视图。
图2是图1的A部放大图。
图3A是对半导体装置的制造方法进行说明的说明图。
图3B是对半导体装置的制造方法进行说明的说明图。
图3C是对半导体装置的制造方法进行说明的说明图。
图3D是对半导体装置的制造方法进行说明的说明图。
图3E是对半导体装置的制造方法进行说明的说明图。
图4是表示半导体装置的第二实施方式的剖视图。
图5是图4的B部放大图。
图6是表示半导体装置的第三实施方式的剖视图。
图7是图6的C部放大图。
图8A是对半导体装置的制造方法进行说明的说明图。
图8B是对半导体装置的制造方法进行说明的说明图。
图8C是对半导体装置的制造方法进行说明的说明图。
图8D是对半导体装置的制造方法进行说明的说明图。
图8E是对半导体装置的制造方法进行说明的说明图。
图9是表示半导体装置的第四实施方式的剖视图。
具体实施方式
以下，通过图示的实施方式对作为本公开的一个方式的半导体装置进行详细说明。此外，附图包含部分示意性的结构，具有未反映出实际的尺寸、比例的情况。另外，半导体装置内的构成要素的尺寸(更具体而言，厚度、长度以及宽度等)基于由扫描式电子显微镜拍摄的SEM图像来测定。
＜第一实施方式＞
[结构]
图1是示意性地示出本公开的第一实施方式的半导体装置的剖面的图。图2是图1的A部放大图。如图1和图2所示，半导体装置1具备：具有相互对置的第一主面11和第二主面12的半导体基板10、配置于第一主面11的一部分的介电膜20、配置于介电膜20的(与第一主面11相反侧的)一部分的第一电极层30以及从第一电极层30的端部32遍及介电膜20的外周端26连续地覆盖的保护层50。介电膜20具有配置有第一电极层30的电极层配置部21以及被保护层50覆盖的保护层覆盖部22。介电膜20的保护层覆盖部22的外周端26处的厚度小于介电膜20的电极层配置部21的厚度。
此外，在图中，将与半导体装置1的厚度平行的方向设为Z方向，将正向Z方向设为上侧，将反向Z方向设为下侧。在与半导体装置1的Z方向正交的平面上，将与记载有图的纸面平行的方向设为X方向，并将与记载有图的纸面正交的方向设为Y方向。X方向、Y方向以及Z方向相互正交。
在本说明书中，所谓的保护层覆盖部22的外周端26是指从Z方向观察保护层覆盖部22的情况下的保护层覆盖部22的外周的端部。
可以根据介电膜20的保护层覆盖部22的表面形状，来决定层叠在保护层覆盖部22上的保护层50的表面形状。在本实施方式中，介电膜20的保护层覆盖部22的外周端26处的厚度小于介电膜20的电极层配置部21的厚度。即，保护层覆盖部22可被理解为至少在外周端26处比厚度的电极层配置部21薄的薄膜区域。这样，通过使保护层覆盖部22成为薄膜区域，与使保护层覆盖部的厚度和电极层配置部的厚度相同的情况相比，减小与介电膜20的外周端26对应的保护层50的阶梯部51的阶梯差(更详细而言，后述的第二侧面54b的长度Lb)。其结果是，能够抑制在与介电膜20的外周端26对应的保护层50的阶梯部51的角部(更详细而言，后述的第二角部55b)附近产生裂缝。
另外，优选电极层配置部21的最小厚度大于保护层覆盖部22的最大厚度。在这样的情况下，保护层覆盖部22可被理解为保护层覆盖部22整体的厚度比电极层配置部21薄的薄膜区域。因此，能够更有效地防止水分经由裂缝浸入到介电膜20，并进一步抑制介电膜20的耐压劣化。
更具体而言，介电膜20的保护层覆盖部22的外周端26处的厚度Tb比介电膜20的电极层配置部21的厚度Ta(可以理解为在不使保护层覆盖部22成为薄膜区域的情况下，更详细而言，使介电膜20的保护层覆盖部22的厚度与电极层配置部21的厚度相同的情况下的保护层覆盖部22的外周端26处的厚度)小ΔT(＝Ta－Tb)。换句话说，与未成为薄膜区域的情况相比，保护层覆盖部22至少在外周端26具有ΔT较低的上表面24。
可以根据介电膜20的保护层覆盖部22的表面形状来决定层叠在保护层覆盖部22上的保护层50的表面形状。即，保护层50的表面形状对应于作为保护层50的下层的介电膜20的保护层覆盖部22的表面形状，并与此大致相同。因此，保护层50的第二上表面53b对应于介电膜20的保护层覆盖部22的上表面，在图示的方式中这些上表面相互平行(在剖面中平行的直线)，但并不限定于此。与未使介电膜20的保护层覆盖部22成为薄膜区域的情况相比，第二上表面53b至少在外周端26处ΔT较低。换句话说，保护层50的第二侧面54b的长度Lb对应于上述Tb，未使介电膜20的保护层覆盖部22成为薄膜区域的情况下的第二侧面54b的长度La对应于上述Ta，因此Lb与La相比，ΔT较短(此外，在图2中，示出La与第一电极层30的厚度相同的情况，换言之，电极层配置部21的厚度与第一电极层30的厚度相同的情况，但本实施方式并不限定于此)。与未使介电膜20的保护层覆盖部22成为薄膜区域的情况相比，第二阶梯差减小，其中，第二阶梯被理解为第二上表面53b与从第二上表面53b向下一个台阶的第三上表面53c之间的第二侧面54b。其结果是，在保护层50的阶梯部51中第二阶梯差的比例减少。通过减少了阶梯部51中的第二阶梯差的比例，从而在与保护层覆盖部22的角部27对应的第二角部55b周边保护层50内所产生的内部应力减少。
由此，通过由保护层50的第二上表面53b和第二侧面54b构成的第二角部55b周边的保护层50缩短第二侧面54b的长度Lb，从而对第二角部55b周边的应力被减少，因此可抑制裂缝的产生。另外，通过由保护层覆盖部22的上表面24和具有厚度Tb的外周端26构成的角部27(对应于第二角部55b)周边的保护层50，抑制裂缝的产生。
在保护层50中，裂缝具有在阶梯部51产生，更详细而言，在应力容易集中的角部(在图示的方式中为第一角部55a、第二角部55b、第三角部55c)附近，代表性地以角部为起点而产生的趋势。认为水分(更具体而言，大气中的水分)容易经由保护层50的这些裂缝中的、在对应于介电膜20的外周端26的角部(在图示的方式中为第二角部55b)附近产生的裂缝侵入到介电膜20。换言之，若能够抑制在对应于介电膜20的外周端26的保护层50的阶梯部51的角部(第二角部55b)附近产生裂缝，则能够有效地防止水分侵入到介电膜20，进而，能够有效地抑制介电膜20的耐压劣化。
根据本实施方式的半导体装置1，如上述那样，能够抑制在对应于介电膜20的外周端26的保护层50的阶梯部51的角部(第二角部55b)附近产生裂缝。由此，半导体装置1能够防止水分(更具体而言，大气中的水分)经由保护层50的裂缝浸入到介电膜20，并抑制介电膜20的耐压劣化(绝缘破坏强度的降低)。
(半导体装置)
如上述那样，由于半导体装置1能够抑制裂缝的产生，并抑制介电膜20的绝缘破坏强度的降低，所以即使施加100V以上的高电压(更具体而言，600V以上的更高电压)也可以动作。换句话说，半导体装置1具有可以承受100V以上的额定电压，进一步600V以上的额定电压的耐压性。
半导体装置1例如是半导体电容器。半导体装置1例如被用作高频数字电路的去耦电容器(旁路电容器)，可用于个人计算机、DVD播放机、数码相机、TV、移动电话、汽车电子、医疗用/工业用/通信用机器等电子设备。但是，半导体装置1的用途并不局限于此，例如，也能够用于滤波电路、整流平滑电路等。
半导体装置1也可以还具备配置于第二主面12的第二电极层40。在图示的方式中，作为外部连接电极发挥作用的第一电极层30以及第二电极层40经由半导体基板10相互对置地配置。此外，半导体装置1也可以还具备分别与第一电极层30以及第二电极层40电连接的外部连接电极。在半导体装置1中，能够通过电线或焊料凸块，将第一电极层30以及第二电极层40(或者，在存在的情况下为外部连接电极)与未图示的电路基板的布线电连接。
然而，第二电极层40也可以配置于半导体基板10与介电膜20之间。此时，作为外部连接电极发挥作用的第一电极层30和与第二电极层40电连接的外部连接电极也可以相互分离地配置在同一XY平面上。
(半导体基板)
半导体基板10具有相互对置的第一主面11和第二主面12。如图1所示，半导体基板10的剖面形状为大致矩形。
半导体基板10的材质例如可以是硅(Si)、SiC以及GaN中的任意一种材质。以调整导电性等目的，半导体基板10可以掺杂杂质(掺杂剂)。供给电子的掺杂剂(施主)例如是第15族元素(更具体而言，磷等)。供给空穴的掺杂剂(受主)是第13族元素(更具体而言，硼等)。半导体基板10也可以是n型半导体基板或p型半导体基板。半导体基板10的电阻值例如是0.001Ωcm～100Ωcm。
半导体基板10的厚度例如是100μm～700μm。
此外，在本说明书中，厚度是指Z方向的长度。
(介电膜)
介电膜20配置于第一主面11的一部分。介电膜20具有配置有第一电极层30的电极层配置部21和被保护层50覆盖的保护层覆盖部22。
介电膜20的电极层配置部21主要调整电容量。介电膜20的保护层覆盖部22主要确保半导体基板10与第一电极层30之间的绝缘性。换句话说，介电膜20的保护层覆盖部22抑制第一电极层30(或者在存在的情况下，为外部连接电极)的露出部与半导体基板10(更详细而言为第一主面11)的露出部之间的沿面放电(以及根据情况为空气放电)的产生。
介电膜20的材质例如是Si系物质(更具体而言，为氧化硅(SiO2)等)。介电膜20优选是由氧化硅构成的。若介电膜20是由氧化硅构成的，则能够提高半导体装置1的电容量。
介电膜20的保护层覆盖部22的外周端26处的厚度Tb小于介电膜20的电极层配置部21的厚度Ta。介电膜20的电极层配置部21的厚度Ta例如为0.1μm～3μm。
如图1和图2所示，介电膜20的保护层覆盖部22的剖面形状也可以为大致矩形。介电膜20的保护层覆盖部22(薄膜区域)如在半导体装置1的制造方法中后述的那样，例如，通过过腐蚀而形成。在这样的情况下，与以过腐蚀以外的方法形成的情况相比，介电膜20的保护层覆盖部22的上表面24变得粗糙。因此，介电膜20的保护层覆盖部22的上表面24与保护层50的接触面积增大，且与保护层50的紧贴性提高。
介电膜20的保护层覆盖部22的宽度(上表面24的长度)例如为0.1μm～30μm。若介电膜20的保护层覆盖部22的长度为0.1μm～30μm，则第一电极层30的端面33与第一主面11之间的绝缘性提高。
(第一电极层)
第一电极层30与第二电极层40形成电场。第一电极层30配置于作为介电膜20的一部分的电极层配置部21。第一电极层30经由半导体基板10与第二电极层40对置。
第一电极层30的材质例如是金属以及其他导电性材料(更具体而言，导电性树脂以及多晶硅等)。金属例如是Mo(钼)、Al(铝)、Au(金)、W(钨)、Pt(铂)以及Ti(钛)等。在这些材料中，从提高导电性以及耐湿性的观点考虑，第一电极层30的材质优选为金属以及多晶硅，更为优选为Al以及多晶硅。即，优选第一电极层30是由多晶硅或Al构成的。所谓的提高第一电极层30的耐湿性，例如，意味着通过由多晶硅或者Al构成的第一电极层30，防止水分经由第一电极层30浸入到介电膜20，并抑制绝缘强度的降低。
(第二电极层)
第二电极层40可以配置于半导体基板10的第二主面12。第二电极层40的材质例如是金属以及其他导电性材料(更具体而言，是导电性树脂以及多晶硅(多晶硅)等)。金属例如是Mo(钼)、Al(铝)、Au(金)、W(钨)、Pt(铂)以及Ti(钛)等。此外，第二电极层40也可以配置于半导体基板10与介电膜20之间。
(保护层)
保护层50从第一电极层30的端部32遍及半导体基板10的第一主面11连续地覆盖。换句话说，保护层50不间断而连续地覆盖从第一电极层30的端部32到半导体基板10的第一主面11的范围内的第一电极层30的端部32、介电膜20的保护层覆盖部22以及半导体基板10的第一主面11的一部分。
保护层50例如具有上表面53阶梯状地降低的阶梯部51。保护层50主要保护保护层覆盖部22。保护层50阻挡来自半导体装置1的外部的水分的浸入，并抑制介电膜20的绝缘破坏强度的降低。另外，保护层50抑制在第一电极层30(或者，在存在的情况下为外部连接电极)的露出部与半导体基板10(更详细而言为第一主面11)的露出部之间产生沿面放电(以及根据情况为空气放电)。
从提高保护层50的耐湿性的观点考虑，保护层50的材质例如是氮化硅(SiN)。换句话说，保护层50例如是由氮化硅构成的。
保护层50的阶梯部51具有由上表面53以及侧面54构成的角部55而构成，更详细而言，具有由第一上表面53a～第三上表面53c以及第一侧面54a～第三侧面54c这三个对构成的第一角部55a～第三角部55c而构成。在图示的方式中，阶梯部51由在保护层50的表面形成第一角部55a的第一上表面53a和第一侧面54a、形成第二角部55b的第二上表面53b和第二侧面54b、以及形成第三角部55c的第三上表面53c和第三侧面54c构成。换言之，阶梯部51具有第一上表面53a与第二上表面53b之间的第一阶梯差(对应于第一侧面54a)、第二上表面53b与第三上表面53c之间的第二阶梯差(对应于第二侧面54b)、第三上表面53c与第一主面11之间的第三阶梯差(对应于第三侧面54c)，在保护层50的表面呈阶梯状地依次降低地形成。
对于各阶梯差，构成阶梯差的上表面和侧面、以及由上表面和侧面形成的角部的形状并不限定于图示的方式(剖面形状)。第一上表面53a、第二上表面53b以及第三上表面53c可以相互平行(在剖面中为平行的直线)，但并不局限于此，实际上也可以为倾斜、或弯曲、或存在凹凸。另外，第一侧面54a、第二侧面54b以及第三侧面54c也可以相互平行，但并不局限于此，实际上也可以为倾斜、或弯曲或存在凹凸。上表面53a～53c与侧面54a～54c分别可以大致垂直(约90°)连接，也可以以大致垂直(约90°)以外的角度连接。第一角部55a、第二角部55b以及第三角部55c可以为大致直角(约90°)，但并不局限于此，实际上也可以为带有圆角、或部分欠缺。此外，在本说明书中，“大致垂直(约90°)”以及“大致直角(约90°)”并不限定于90°，考虑到现实的偏差的范围，也包含90°附近的角度。“大致垂直(约90°)以外的角度”可以是超过现实的偏差的范围的任意的适当的角度。
此外，介电膜20的保护层覆盖部22可以被改变为朝向外周端26阶梯状地或者连续地降低。阶梯状地降低的方式例如是保护层覆盖部22具有两个以上的上表面且阶梯状地降低的方式。连续地降低的方式例如是保护层覆盖部22以一种以上的直线或者曲线连续地降低的方式。对于这样的改变例，在第四实施方式中详细叙述。
保护层50的厚度例如是0.1μm～3μm。若保护层50的厚度为0.1μm～3μm，则防止来自半导体装置1的外部的水分的浸入，并且抑制第一电极层30(或者，在存在的情况下为外部连接电极)的露出部与半导体基板10(更详细而言，为第一主面11)的露出部之间的沿面放电(以及根据情况为空气放电)的产生。保护层50的厚度代表性地是介电膜20的保护层覆盖部22上的保护层50的厚度，更详细而言，可以是保护层覆盖部22的上表面24与保护层50的第二上表面53b之间的距离。
保护层50的厚度可以等于或大于介电膜20的电极层配置部21的厚度。在这样的情况下，能够进一步降低在介电膜20的保护层覆盖部22周边在保护层50内产生的内部应力。其结果是，进一步抑制保护层50的阶梯部51中的裂缝的产生。另外，由于保护层50的厚度大于介电膜20的电极层配置部21的厚度，所以保护层50的耐湿性增加。并且，若保护层50的厚度增大，则保护层50的爬电距离，更详细而言，第一电极层30的露出部(未被保护层50覆盖的部分)与半导体基板11的露出部(未被保护层50覆盖的部分)之间的保护膜50表面的距离(代表性地，它们之间的最短距离)增加。由此，能够抑制第一电极层30(或者，在存在的情况下为外部连接电极)的露出部与半导体基板10(更详细而言，为第一主面11)的露出部之间的沿面放电(以及根据情况为空气放电)的产生。
保护层覆盖部22的宽度方向的长度大于保护层覆盖部22的厚度。在本说明书中，宽度方向的长度是指X方向的长度。由此，能够将保护层50的阶梯部51的第二角部55b远离介电膜20的电极层配置部21而配置。在这样的情况下，即使在保护层50的阶梯部51的第二角部55b产生裂缝，水分也难以经由裂缝到达介电膜20的电极层配置部21。因此，进一步抑制介电膜20的绝缘破坏强度的降低。
[半导体装置的制造方法]
接下来，对半导体装置1的制造方法的一个例子进行说明。
半导体装置1的制造方法包含：
介电膜形成工序，在半导体基板10的第一主面11的一部分形成介电膜20(更详细而言，是参照图1～图2上述的介电膜20的前驱体，且包含电极层配置部21和之后成为保护层覆盖部22的部分)；
第一电极层形成工序，在介电膜20形成第一电极层30，并去除介电膜20的一部分来形成保护层覆盖部22(薄膜区域)(由此，形成具有电极层配置部21以及保护层覆盖部22的介电膜20)；
保护层形成工序，形成从第一电极层30的端部32遍及第一主面11连续地覆盖的保护层50；以及
第二电极层形成工序，在半导体基板10的第二主面12形成第二电极层40。
半导体装置1的制造方法可以进一步包含切割工序，在该切割工序中，通过切割将通过上述工序获得的具有多个半导体装置结构的结构体(母集成体)单片化。
具体而言，参照图3A～图3E，对半导体装置1的制造方法的一个例子进行说明。图3A～图3E是用于对半导体装置1的制造方法进行说明的图。半导体装置1的制造方法包括介电膜形成工序、第一电极层形成工序、保护层形成工序、第二电极层形成工序以及切割工序。此外，从介电膜形成工序到第二电极层形成工序制成集成有半导体装置1的母集成体，但为了便于说明，着眼于一个半导体装置1，对制造方法进行说明。
(介电膜形成工序)
如图3A所示，在介电膜形成工序中，在半导体基板10的第一主面11的一部分形成介电膜20。在介电膜形成工序中，例如，在半导体基板10的第一主面11形成介电膜20，并对介电膜20进行图案化。具体而言，作为半导体基板10准备硅基板。使用化学气相生长法(CVD法)，在半导体基板10的第一主面11例如形成SiO2的介电膜20，以使厚度为0.1～3μm。
接下来，通过光刻法以及干式蚀刻法，对形成于半导体基板10的第一主面11的介电膜20进行图案化。例如，在光刻法中，旋涂液体抗蚀剂，在介电膜20形成光致抗蚀剂膜。经由对应于规定图案的掩模对光致抗蚀剂膜曝光。显影曝光后的光致抗蚀剂膜。在干式蚀刻法中，例如，使用反应性离子蚀刻(RIE)选择性地去除未被光致抗蚀剂膜覆盖的介电膜20。之后，去除光致抗蚀剂膜。由此，在半导体基板10的第一主面11形成具有规定图案的介电膜20(更详细而言，是参照图1～2上述的介电膜20的前驱体，包含电极层配置部21和之后成为保护层覆盖部22的部分)。
(第一电极层形成工序)
如图3B以及图3C所示，在第一电极层形成工序中，在介电膜20形成第一电极层30，并去除介电膜20的一部分形成保护层覆盖部22(薄膜区域)。在第一电极层形成工序中，例如，在配置有介电膜20的半导体基板10的第一主面11形成第一电极层30，并对第一电极层30进行图案化。具体而言，如图3B所示，使用溅射法或者真空蒸镀法，在配置有介电膜20的半导体基板10的第一主面11例如形成Al的第一电极层30，以使厚度为0.1～3μm。
接下来，通过光刻法以及干式蚀刻法，对第一电极层30进行图案化。具体而言，如图3B所示，将掩模层(更具体而言，光致抗蚀剂层)70图案化并形成为第一电极层30。接下来，如图3C所示，对第一电极层30进行图案化。在第一电极层30的图案化中，去除不构成所希望的图案的不必要的第一电极层30。并且，也通过过腐蚀，去除介电膜20的一部分。接下来，去除掩模层70。由此，形成具有规定图案的第一电极层30，并形成介电膜20的保护层覆盖部22(薄膜区域)。
由于通过蚀刻处理形成介电膜20的保护层覆盖部22的上表面24，所以与未进行蚀刻处理的情况相比，上表面24变得粗糙。若上表面24变得粗糙，则上表面24与通过后面的保护层形成工序形成的保护层50的接触面积增大，且介电膜20的保护层覆盖部22与保护层50的紧贴性提高。
(保护层形成工序)
如图3D所示，在保护层形成工序中，形成从第一电极层30的端部32遍及第一主面11连续地覆盖的保护层50。具体而言，使用溅射法或者真空蒸镀法例如形成SiN的保护层50，并使用光刻法或者干式蚀刻法进行图案化。如以上那样形成保护层50。另外，保护层50形成为厚度为0.1～3μm。由此，形成从第一电极层30的端部32遍及第一主面11连续地覆盖的保护层50。
(第二电极层形成工序)
如图3E所示，在第二电极层形成工序中，在半导体基板10的第二主面12形成第二电极层40。具体而言，在第二电极层形成工序中，例如，使用溅射法以及真空蒸镀法，在半导体基板10的第二主面12形成第二电极层40。这样获得母层叠体。在第二电极层形成工序中，也可以当在第二主面12形成第二电极层40之前，研磨第二主面12，并实施磨削处理。
(切割工序)
在切割工序中，通过切割将母层叠体单片化制成半导体装置1。
＜第二实施方式＞
[结构]
图4是示意性地表示第二实施方式的半导体装置1A的剖面的图。图5是图4的B部放大图。第二实施方式是第一实施方式的变形例，在第一电极层30A具有薄膜区域(第一端部321)的点与第一实施方式不同。以下对该不同的结构进行说明。此外，在第二实施方式中，由于与第一实施方式相同的附图标记是与第一实施方式相同的结构，所以省略其说明。
如图4以及图5所示，在第二实施方式的半导体装置1A中，第一电极层30A的端部32A具备：具有外周端33A的第一端部321以及与第一端部321邻接并配置于第一电极层30A的中央部31侧的第二端部322。第一端部321的外周端33A处的厚度小于第二端部322的厚度。
在本说明书中，所谓的第一电极层30A的外周端33A是指从Z方向观察第一电极层30A的情况下的第一电极层30A的外周的端部。
可以根据第一电极层30A的第一端部321的表面形状，来决定层叠在第一端部321上的保护层50A的表面形状。在本实施方式中，第一电极层30A的第一端部321的外周端33A处的厚度小于第二端部322的厚度。即，第一端部321可理解为至少在外周端33A厚度比第二端部322薄的薄膜区域。如这样地，通过第一电极层30A作为薄膜区域具有第一端部321，与如第一实施方式那样第一电极层30不具有薄膜区域的情况相比，减小对应于第一电极层30A的外周端33A的保护层50A的阶梯部51A的阶梯差(更详细而言，后述的第二侧面54Ab的长度LAb)。其结果是，能够抑制在对应于第一电极层30A的外周端33A的保护层50A的阶梯部51A的角部(更详细而言，后述的第二角部55Ab)附近产生裂缝，并与第一实施方式相比能够进一步抑制在保护层50A整体产生裂缝。
在本实施方式中，第一端部321可理解为在第一端部321整体厚度比第二端部322薄的薄膜区域。
更具体而言，第一端部321的外周端33A处的厚度Td与第二端部322的厚度Tc(可以理解为在未使第一端部321成为薄膜区域的情况下，更详细而言，使第一端部321的厚度与第二端部322的厚度相同的情况下的第一端部321的外周端33A处的厚度)，ΔTA(＝Tc－Td)较小。换句话说，与未使第一端部321成为薄膜区域的情况相比，第一电极层30A至少在外周端33A具有ΔTA较低的上表面34。
可以根据第一电极层30A的第一端部321的表面形状，决定层叠在第一端部321上的保护层50A的表面形状。即，保护层50A的表面形状对应于作为保护层50A的下层的第一端部321的表面形状，与其大致相同。因此，保护层50A的第二上表面53Ab对应于第一端部321的上表面34，在图示的方式中这些上表面相互平行(在剖面中为平行的直线)，但并不限定于此。与未使第一端部321成为薄膜区域的情况相比，保护层50A的第二上表面53Ab至少在外周端33A处ΔTA较低。换句话说，保护层50A的第二侧面54Ab的长度LAb对应于上述Td，未使第一端部321成为薄膜区域的情况下的第二侧面的长度LAa对应于上述Tc，因此LAb与LAa相比，ΔTA较短。与未使第一电极层30A的第一端部321成为薄膜区域的情况相比，第二阶梯差减小，其中，第二阶梯差可理解为第二上表面53Ab与从第二上表面53Ab下降一个台阶的第三上表面53Ac之间的第二侧面54Ab。其结果是，在保护层50A的阶梯部51A中第二阶梯差的比例减少。而且，在对应于第一电极层30A的第一端部321的角部37A的第二角部55Ab周边，在保护层50A内产生的内部应力减少，并在保护层50A整体，与第一实施方式相比能够进一步降低积累的内部应力。
由此，可通过由保护层50A的第二上表面53Ab和第二侧面54Ab构成的第二角部55Ab周边的保护层50A，抑制裂缝的产生。另外，可通过由第一端部321的上表面34和具有厚度Td的外周端(端面)33A构成的角部37A(对应于第二角部55Ab)周边的保护层50A，抑制裂缝的产生。
根据本实施方式的半导体装置1A，与在第一实施方式中上述的半导体装置1相同，能够在对应于介电膜20的外周端26的保护层50A的阶梯部51A的角部(第三角部55Ac)附近产生裂缝。进一步，根据本实施方式的半导体装置1A，如上述那样，能够抑制在对应于第一电极层30A的外周端33A的保护层50的阶梯部51的角部(第二角部55Ab)附近产生裂缝。由此，半导体装置1A能够更有效地防止水分经由保护层50A的裂缝浸入到介电膜20，并更有效地抑制介电膜20的绝缘化破坏强度的降低。
在第一实施方式中，能够使保护层50的阶梯部51的第二上表面53b的高度降低使介电膜20的保护层覆盖部22的上表面24的高度降低的量。另一方面，在阶梯部51中，由第一上表面53a和从第一上表面53a下降一个台阶的第二上表面53b构成的第一阶梯差(对应于第一侧面54a)增大。对于该增大的第一阶梯差，在第二实施方式中，通过在第一电极层设置薄膜区域，在阶梯部51A，为由第一上表面53Aa和从第一上表面53Aa下降一个台阶的第二上表面53Ab构成的第一阶梯差(对应于第一侧面54a)、以及由第二上表面53Ab和从第二上表面53Ab下降一个台阶的第三上表面53Ac构成的第二阶梯差(对应于第二侧面54Aa)这两个阶梯差，抑制裂缝的产生。
第一电极层30A的中央部31以及第二端部322的厚度Tc例如为0.1～3μm。
如图4和图5所示，第一电极层30A的第一端部321的剖面形状可以为大致矩形。第一电极层30A的第一端部321(薄膜区域)如在半导体装置1A的制造方法中后述的那样，例如，通过蚀刻来形成。在这样的情况下，与通过蚀刻以外的方法形成的情况相比，第一电极层30A的第一端部321的上表面34变得粗糙。因此，第一电极层30A的第一端部321的上表面34与保护层50A的接触面积增大，且与保护层50A的紧贴性提高。
保护层50的阶梯部51A具有由上表面53A以及侧面54A构成的角部55而构成，更详细而言，具有由第一上表面53Aa～第四上表面53Ad以及第一侧面54Aa～第四侧面54Ad这四个对构成的第一角部55Aa～第四角部55Ad而构成。在图示的方式中，阶梯部51A由在保护层50A的表面形成第一角部55Aa的第一上表面53Aa和第一侧面54Aa、形成第二角部55Ab的第二上表面53Ab和第二侧面54Ab、形成第三角部55Ac的第三上表面53Ac和第三侧面54Ac、以及形成第四角部55Ad的第四上表面53Ad和第四侧面54Ad构成。换言之，阶梯部51A具有第一上表面53Aa和第二上表面53Ab之间的第一阶梯差(对应于第一侧面54Aa)、第二上表面53Ab与第三上表面53Ac之间的第二阶梯差(对应于第二侧面54Ab)、第三上表面53Ac与第四上表面53Ad之间的第三阶梯差(对应于第三侧面54Ac)、第四上表面53Ad与第一主面11之间的第四阶梯差(对应于第四侧面54Ad)，在保护层50A的表面呈阶梯状地依次降低地形成。
对于各阶梯差，对于构成阶梯差的上表面和侧面、以及由上表面和侧面形成的角部的形状并不限定于图示的方式(剖面形状)，与第一实施方式中的说明相同的说明可以应用于本实施方式。
此外，第一电极层30A的第一端部321也可以朝向外周端33A阶梯状地或者连续地降低。阶梯状地降低的方式例如是第一端部321具有两个以上的上表面而阶梯状地降低的方式。连续地降低的方式例如是第一端部321以一种以上的直线或曲线连续地降低的方式。
[半导体装置的制造方法]
半导体装置1A的制造方法在半导体装置1的制造方法的第一电极层形成工序中，除了实施第一电极层薄膜形成处理以外，与第一实施方式相同。
(第一电极层薄膜区域形成处理)
在第一电极层薄膜区域形成处理中，在第一电极层30A的端部32A形成薄膜区域。具体而言，在去除介电膜20的一部分形成保护层覆盖部22(薄膜区域)后，形成掩模层，以覆盖第一电极层30A的端部31A的第一端部321以外的部分。通过干式蚀刻法，去除端部31A的第一端部321的一部分。接下来，去除掩模层。由此，形成具有薄膜区域(第一端部321)的第一电极层30A的端部32A。另外，由于通过蚀刻形成第一电极层30A的第一端部321的上表面34，所以与未进行蚀刻处理的情况相比，第一电极层30A的上表面34的表面粗糙度增大。因此，提高在后续的保护层形成工序中形成的保护层50A与第一电极层30A的紧贴性。
＜第三实施方式＞
[结构]
图6是示意性地表示第三实施方式的半导体装置1B的剖面的图。第三实施方式是第一实施方式的变形例，在具有沟槽结构(槽结构)的点与第一实施方式不同。以下对该不同的结构进行说明。此外，在第三实施方式中，由于与第一实施方式相同的附图标记是与第一实施方式相同的结构，所以省略其说明。
如图6所示，在第三实施方式的半导体装置1B中，半导体基板10B在配置有介电膜20B的电极层配置部21B的第一主面11B具有沟槽(槽)13。介电膜20B的电极层配置部21B配置于包含沟槽13的内表面的第一主面11B，以覆盖沟槽13的内表面形成凹部25。第一电极层30B具有进入凹部25的进入部36。
由于半导体装置1B具有沟槽结构14，所以与不具有沟槽结构的半导体装置相比，由介电膜20B和第一电极层30B构成的界面的面积增加。由此，半导体装置1B能够使电容量增加。
介电膜20B的电极层配置部21B具有覆盖沟槽13的内表面的凹部25。第一电极层30B具有平面部35和进入部36。进入部36从平面部35向反向Z方向延伸，并填充凹部25。第一电极层30B具有梳子的形状。
如图6所示，进入部36的形状(ZX平面上的剖面形状)是向反向Z方向延伸的矩形形状。另外，进入部36的形状(XY平面上的剖面形状)例如是多边形(更具体而言，四边形、五边形以及六边形等)以及圆。
进入部36的形状(ZX平面上的剖面形状)为其下端部具有底面的形状。底面的形状例如是多边形(更具体而言，四边形、五边形、六边形)以及圆等。此外，进入部36的形状(ZX平面上的剖面形状)并不限定于其下端部具有底面的形状，例如，也可以是半圆弧状。
进入部36可以在其侧面(内表面)添加锥度(倾斜)。换句话说，进入部36也可以具有从其下端部朝向第一主面11B宽度(X方向的长度)增大的形状或者从其下端部朝向第一主面11B宽度减小的形状。凹部25也可以在其侧面的外表面以及内表面添加锥度。
凹部25以及进入部36沿着X方向配置。例如，在从垂直于第一主面11B的方向观察包含凹部25以及进入部36的剖面(XY平面的剖面)的情况下，凹部25以及进入部36也可以配置成矩阵状。
凹部25以及进入部36的密度(第一主面11B的每单位面积的沟槽13的个数)例如为1.5万个/mm2左右。
图7是图6的C部放大图。如图7所示，凹部25的长度D例如是10μm～50μm。凹部25的X方向的宽度W2例如为5μm左右。凹部25的外形的纵横比(Z方向的长度D相对于X方向的宽度W2之比)例如是2～10。凹部25间的X方向的距离W3例如为3μm。从介电膜20B的外周端26到沟槽结构14的端部的距离W1例如为50～200μm。
凹部25的密度、形状以及长度D等可以根据所希望的电容量适当地调整。
另外，在第三实施方式中，介电膜20B的厚度是指覆盖未形成沟槽13的第一主面11B的介电膜20B的Z方向的厚度。
[半导体装置的制造方法]
半导体装置1B的制造方法在半导体装置1的制造方法中的介电膜形成工序之前，还包含沟槽形成工序。即，
半导体装置1B的制造方法包含：
沟槽形成工序，在半导体基板10B的第一主面11B形成沟槽13；
介电膜形成工序，在第一主面11B形成介电膜20B(更详细而言，是参照图6～图7上述的介电膜20B的前驱体，包含电极层配置部21B和之后成为保护层覆盖部22的部分)，以覆盖沟槽13的内表面形成凹部25；
第一电极层形成工序，在介电膜20B形成第一电极层30B，并去除介电膜20B的一部分形成保护层覆盖部22(薄膜区域)，以形成进入凹部25的进入部36(由此，形成具有电极层配置部21B和保护层覆盖部22的介电膜20B)；
保护层形成工序，形成从第一电极层30B的端部32遍及半导体基板10B的第一主面11B连续地覆盖的保护层50；以及
第二电极层形成工序，在半导体基板10的第二主面12形成第二电极层40。
半导体装置1B的制造方法可以进一步包含切割工序，在上述切割工序中，通过切割将通过上述工序获得的具有多个半导体装置结构的结构体(母集成体)单片化。
具体而言，参照图8A～图8E，对半导体装置1B的制造方法的一个例子进行说明。图8A～图8E是用于对半导体装置1B的制造方法进行说明的图。半导体装置1B的制造方法包含沟槽形成工序、介电膜形成工序、第一电极层形成工序、保护层形成工序、第二电极层形成工序以及切割工序。此外，从沟槽形成工序到第二电极层形成工序制成集成有半导体装置1B的母集成体，但为了便于说明，着眼于一个半导体装置1B，对制造方法进行说明。
(沟槽形成工序)
如图8A所示，在沟槽形成工序中，在半导体基板10B的第一主面11B形成沟槽13。在沟槽形成工序中，首先，准备硅基板作为半导体基板10B。接下来，例如，使用博世工艺，在半导体基板10B的第一主面11B进行深挖蚀刻(深挖RIE(反应性离子蚀刻))，以使相邻的沟槽13间的距离W2为3μm，沟槽13的深度为5μm。由此，在第一主面11B形成多个沟槽13。
在沟槽形成工序之后，也可以包含平坦化工序。在平坦化工序中，例如，使用CMP(Chemical Mechanical Polishing：化学机械抛光)，使形成有沟槽13的半导体基板10B的第一主面11B平坦化。由此，由于在沟槽的图案中去除不必要的半导体基板10B的成分，给予具有均匀的厚度的半导体基板10B，所以能够形成所希望的层结构。
(介电膜形成工序)
如图8B所示，在介电膜形成工序中，在第一主面11B形成介电膜20B，以覆盖沟槽13的内表面形成凹部25。在介电膜形成工序中，例如，在半导体基板10B的第一主面11B形成介电膜20B，并对介电膜20B进行图案化。使用化学气相生长法(CVD法)，在半导体基板10B的第一主面11B例如形成SiO2的介电膜20B，以使厚度为0.1～3μm。由此，形成覆盖沟槽13的内表面并形成有凹部25的介电膜20B。
接下来，通过与半导体装置1的制造方法的介电膜形成工序中记载的光刻法或者干式蚀刻法相同的方法，对形成于半导体基板10B的第一主面11B的介电膜20B进行图案化。由此，在半导体基板10B的第一主面11B形成具有规定图案的介电膜20B(更详细而言，是参照图6～图7上述的介电膜20B的前驱体，包含电极层配置部21B和在后面成为保护层覆盖部22的部分)。
(第一电极层形成工序)
如图8C所示，在第一电极层形成工序中，在介电膜20B形成第一电极层30B，并去除介电膜20B的一部分形成保护层覆盖部22(薄膜区域)，以形成进入凹部25的进入部36。在第一电极层形成工序中，例如，在配置有介电膜20B的半导体基板10B的第一主面11B形成第一电极层30B，对第一电极层30B进行图案化。具体而言，使用溅射法或者真空蒸镀法，在配置有介电膜20B的半导体基板10B的第一主面11B例如形成Al的第一电极层30B，以使厚度为0.1～3μm。由此，形成具有平面部35和从平面部35向反向Z方向延伸的进入部36的第一电极层30B。换句话说，形成沟槽结构。
接下来，通过光刻法以及干式蚀刻法，对第一电极层30B进行图案化。在第一电极层30B的图案化中，也通过过腐蚀去除介电膜20B的保护层覆盖部22的一部分。由此，形成具有规定图案的第一电极层30B，并形成介电膜20B的保护层覆盖部22(薄膜区域)。
(保护层形成工序～切割工序)
如图8D～图8E所示，通过与第一实施方式的保护层形成工序～切割工序分别相同的保护层形成工序～切割工序，制成半导体装置1B。
＜第四实施方式＞
(结构)
图9是表示第四实施方式的半导体装置1C的剖面的部分放大图的图。第四实施方式是第一实施方式的变形例，介电膜201～206的保护层覆盖部221～226的厚度在朝向介电膜201～206的外周端261～266减小的点与第一实施方式不同。以下对该不同的结构进行说明。此外，在第四实施方式中，由于与第一实施方式相同的附图标记是与第一实施方式相同的结构，所以省略其说明。
在第四实施方式中，作为代表性的方式举出六个变形例进行说明。变形例1～6分别用图9的(a)～图9的(f)来表示。如图9的(a)～图9的(f)所示，在第四实施方式的半导体装置1C(未图示整体)中，介电膜201～206的保护层覆盖部221～226的厚度朝向介电膜201～206的外周端261～266减小。另外，介电膜201～206的保护层覆盖部221～226的外周端261～266处的厚度小于第一实施方式的保护层覆盖部22的外周端26处的厚度。
介电膜201～206的保护层覆盖部221～226的厚度从电极层配置部211～216侧朝向保护层覆盖部221～226的外周端261～266减小的方式例如具有：具有多个阶梯差的方式(更具体而言，图9的(a)以及图9的(b)所示的方式等)或者阶梯差实质为0的方式(更具体而言，图9的(c)～图9的(f)所示的方式等)。参照图9的(a)～(f)，对变形例1～6进行具体说明。此外，在本说明书中，所谓的“实质为0”并不限定于精确的0，也包含考虑到现实的偏差的范围，难以明确地判别为一个阶梯差的情况。
(变形例1～2)
如图9的(a)以及图9的(b)所示，介电膜201、202的保护层覆盖部221、222的剖面形状从介电膜201、202的电极层配置部211、212侧朝向保护层覆盖部221、222的外周端261、262，分别通过两个以及三个阶梯差呈阶梯状地降低。
保护层50C的阶梯部511、512具有第一上表面53a、第一侧面54a、第一阶梯部561、562、第三上表面53c以及第三侧面54c(未图示)。保护层50C的表面形状反映出保护层50C的下层的介电膜201、202的保护层覆盖部221、222的表面形状。因此，第一阶梯部561、562的表面形状对应于位于第一阶梯部561、562下方的保护层覆盖部221、222的表面形状，与其大致相同。即，第一阶梯部561、562在与从电极层配置部211、212侧朝向保护层覆盖部221、222的外周端261、262的方向平行的方向上分别通过两个以及三个阶梯差呈阶梯状地降低。第一阶梯部561、562中的各阶梯差小于第一实施方式中的第二阶梯差。因此，进一步降低在介电膜201、202的保护层覆盖部221、222周边在保护层50C内产生的内部应力。因此，在本实施方式中，能够进一步抑制第一阶梯部561、562中的裂缝的产生。此外，介电膜的保护层覆盖部也可以从电极层配置部侧朝向保护层覆盖部的外周端通过四个以上的阶梯差呈阶梯状降低。
对于各阶梯差，对于构成阶梯差的上表面和侧面、以及由上表面以及侧面形成的角部的形状并不限定于图示的(剖面形状)，与第一实施方式中的说明相同的说明也可以应用于本实施方式。
(变形例3～6)
另外，如图9的(c)～图9的(f)所示，介电膜203～206的保护层覆盖部223～226的剖面形状从介电膜203～206的电极层配置部213～216侧朝向保护层覆盖部223～226的外周端263～266连续地降低。在这些剖面形状中，介电膜203～206的保护层覆盖部223～226的外周端263～266处的厚度实质为0。详细而言，在图9的(c)以及图9的(d)中，以一种以上的直线(更具体而言，在图9的(c)中为一条直线，在图9的(d)中为斜率不同的两条直线)连续地降低。在图9的(e)以及图9的(f)中，以曲线(更具体而言，在图9的(e)中为向下凸状的曲线，在图9的(f)中为向上凸状的曲线)连续地降低。
阶梯部513～阶梯部516包括第一上表面53a、第一侧面54a、第一阶梯部563～第一阶梯部566、第三上表面53c(在图(c)～(f)中未图示附图标记53a、54a、53c，但与图(a)～(b)相同)、以及第四侧面54c(未图示)。保护层50C的表面形状反映保护层50C的下层的介电膜203～206的保护层覆盖部223～226的表面形状。因此，第一阶梯部563～566的表面形状对应于位于第一阶梯部563～566下方的保护层覆盖部223～226的表面形状，与其大致相同。即，第一阶梯部563～566不具有可以平行于X方向的上表面、以及可以平行于Z方向的侧面。第一阶梯部563～566在与从电极层配置部213～216侧朝向保护层覆盖部223～226的外周端263～266的方向平行的方向上，倾斜或者弯曲地(在剖面形状中，以一条以上的直线或曲线)连续地降低。更具体而言，第一阶梯部563、564具有从电极层配置部213、214侧朝向保护层覆盖部223、224的外周端263、264分别以一条以及两条直线连续地降低的剖面形状。另外，第一阶梯部565、566具有从电极层配置部215、216侧朝向保护层覆盖部225、226的外周端265、266分别以向下凸状的曲线以及向上凸状的曲线连续地降低的剖面形状。因此，进一步降低在介电膜203～206的保护层覆盖部223～226周边，在保护层50C内产生的内部应力。因此，在本实施方式中，保护层50C进一步降低在介电膜201～206的保护层覆盖部221～226周边在保护层50C内产生的内部应力。因此，能够进一步抑制阶梯部511～516中的裂缝的产生。因此，在本实施方式中，能够进一步抑制第一阶梯部563～563中的裂缝的产生。此外，介电膜的保护层覆盖部也可以具有从电极层配置部侧朝向保护层覆盖部的外周端以三条以上的直线或任意的其他曲线连续地降低的剖面形状。
另外，介电膜的保护层覆盖部只要其厚度从电极层配置部侧朝向保护层覆盖部的外周端减小，也可以具有将从由任意的适当的阶梯形状、直线形状、以及曲线形状构成的组中选择的两个以上形状组合而成的剖面形状。
此外，第一～第四实施方式中的上述制造条件只要将半导体装置中的介电膜的保护层覆盖部形成为介电膜的保护层覆盖部的外周端处的厚度小于介电膜的电极层配置部的侧的厚度，并不对制造条件进行限定。
本公开并不限定于第一～第四实施方式，只要不变更本公开的主旨，能够在各种方式中实施。另外，在第一～第四实施方式中示出的结构是一个例子，并不是特别限定的结构，能够在实质未脱离本公开的效果的范围内进行各种变更。例如，在第一～第四实施方式中说明的事项能够适当地组合。例如，能够将在第二实施方式中说明的结构和在第三实施方式中说明的结构组合。
本发明的半导体装置通过附加第二电极层，而具有电容器结构，换言之，具有作为电容器的功能。本发明的半导体装置能够广泛地用于各种用途，例如，可以利用第一电极层以及第二电极层，作为包含电容器的电子部件安装于各种电子电路基板。
本申请主张基于在2019年8月21日向日本申请的日本特愿2019－151479的优先权，并通过参照将其记载内容的全部引用至本说明书。
附图标记说明
1、1A、1B、1C…半导体装置；10、10B…半导体基板；11、11B…第一主面；12…第二主面；13…沟槽；20、20B…介电膜；21、21B…介电膜的电极层配置部；22…介电膜的保护层覆盖部；25…介电膜的凹部；26…介电膜的外周端；30、30A、30B…第一电极层；31…第一电极层的中央部；32、32A…第一电极层的端部；33、33A…第一电极层的外周端(端面)；36…进入部；50、50A…保护层；51、51A…阶梯部；321…第一电极层的第一端部；323…第一电极层的第二端部；Ta…介电膜的电极层配置部的厚度；Tb…介电膜的保护层覆盖部的外周端处的厚度。

Claims (11)

1.一种半导体装置，具备：
半导体基板，具有相互对置的第一主面和第二主面；
介电膜，配置于上述第一主面的一部分；
第一电极层，配置于上述介电膜的一部分；以及
保护层，从上述第一电极层的端部遍及上述介电膜的外周端连续地覆盖，
上述介电膜具有电极层配置部和保护层覆盖部，上述电极层配置部配置有上述第一电极层，上述保护层覆盖部被上述保护层覆盖，
上述介电膜的上述保护层覆盖部的上述外周端处的厚度小于上述介电膜的上述电极层配置部的厚度。
2.根据权利要求1所述的半导体装置，其中，
上述电极层配置部的最小厚度大于上述保护层覆盖部的最大厚度。
3.根据权利要求1或2所述的半导体装置，其中，
上述保护层的厚度等于或大于上述介电膜的上述电极层配置部的厚度。
4.根据权利要求1～3中任一项所述的半导体装置，其中，
上述第一电极层的上述端部具有第一端部和第二端部，上述第一端部具有外周端，上述第二端部与上述第一端部邻接并配置于上述第一电极层的中央部侧，
上述第一端部的上述外周端处的厚度小于上述第二端部的厚度。
5.根据权利要求1～4中任一项所述的半导体装置，其中，
上述保护层的厚度为0.1μm以上且3μm以下。
6.根据权利要求1～5中任一项所述的半导体装置，其中，
上述第一电极层是由多晶硅或Al构成的。
7.根据权利要求1～6中任一项所述的半导体装置，其中，
上述保护层是由氮化硅构成的。
8.根据权利要求1～7中任一项所述的半导体装置，其中，
上述介电膜是由氧化硅构成的。
9.根据权利要求1～8中任一项所述的半导体装置，其中，
上述半导体基板在上述第一主面具有沟槽，其中，上述第一主面配置有上述介电膜的上述电极层配置部，
上述介电膜的上述电极层配置部在上述第一主面连续地配置，以覆盖上述沟槽的内表面并形成凹部，
上述第一电极层具有进入上述凹部的进入部。
10.根据权利要求1～9中任一项所述的半导体装置，其中，
上述介电膜的上述保护层覆盖部的厚度朝向上述介电膜的上述外周端而减小。
11.根据权利要求1～10中任一项所述的半导体装置，其中，
上述保护层覆盖部的宽度方向的长度大于上述保护层覆盖部的厚度。
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