WO2024116968A1 - キャパシタ - Google Patents

キャパシタ Download PDF

Info

Publication number
WO2024116968A1
WO2024116968A1 PCT/JP2023/041784 JP2023041784W WO2024116968A1 WO 2024116968 A1 WO2024116968 A1 WO 2024116968A1 JP 2023041784 W JP2023041784 W JP 2023041784W WO 2024116968 A1 WO2024116968 A1 WO 2024116968A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon substrate
region
capacitor
conductive
porous portion
Prior art date
Application number
PCT/JP2023/041784
Other languages
English (en)
French (fr)
Inventor
洋右 萩原
和司 吉田
智弘 藤田
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Publication of WO2024116968A1 publication Critical patent/WO2024116968A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • This disclosure relates to capacitors, and more particularly to capacitors having a silicon substrate.
  • the capacitor disclosed in Patent Document 1 comprises a silicon substrate, a conductive layer, and a dielectric layer.
  • the silicon substrate has a first main surface and a second main surface.
  • the first main surface of the silicon substrate includes a capacitance generating region and a non-capacitance generating region.
  • the silicon substrate comprises a porous portion provided in the thickness direction in the capacitance generating region of the first main surface.
  • the porous portion has a plurality of pores.
  • the purpose of this disclosure is to provide a capacitor that can increase the capacitance.
  • a capacitor according to one aspect of the present disclosure includes a silicon substrate, a dielectric layer, and a conductor layer.
  • the silicon substrate includes a first region in which a first porous portion is formed, a second region in which a second porous portion is formed and which surrounds the first region, a third region which surrounds the second region, and an overhanging portion which protrudes inward from the third region in a plan view and overlaps the second porous portion.
  • the dielectric layer is disposed across the surface of the first porous portion, the surface of the second porous portion, the surface of the overhanging portion, and the main surface of the third region in the silicon substrate.
  • the conductor layer is laminated on the dielectric layer.
  • the first porous portion has a plurality of first pores along the thickness direction of the silicon substrate. In the first porous portion, the intervals between adjacent first pores among the plurality of first pores are non-uniform in the thickness direction of the silicon substrate.
  • the second porous portion has a plurality of second pores. The distance between each of the second pores and the overhanging portion in the thickness direction of the silicon substrate increases as the distance increases from the first region toward the third region.
  • the capacitor satisfies at least one of a first condition and a second condition in relation to the overhanging portion.
  • the first condition is that a first distance, which is the shortest distance between a plane including the main surface of the third region and the first porous portion in the thickness direction of the silicon substrate, is longer than a second distance, which is the distance between the plane and a surface of the overhanging portion facing the second porous portion.
  • the second condition is that the tip of the overhanging portion is located outside the inner circumferential edge of the second region in the plan view.
  • FIG. 1 is a schematic cross-sectional view of a capacitor according to a first embodiment.
  • FIG. 2 is an enlarged cross-sectional view of a main portion of the capacitor.
  • FIG. 3 is a plan view of the capacitor.
  • 4A and 4B are cross-sectional views illustrating steps in a method for manufacturing the capacitor.
  • 5A and 5B are cross-sectional views illustrating steps in a method for manufacturing the capacitor.
  • 6A and 6B are cross-sectional views illustrating steps in a manufacturing method of the capacitor.
  • FIG. 7 is a plan view for explaining a method of manufacturing the capacitor.
  • FIG. 8 is an enlarged cross-sectional view of a main portion of the capacitor according to the second embodiment.
  • Figures 1 to 8 described in the following embodiments 1 and 2 are schematic diagrams, and the ratios of sizes and thicknesses of each component in the diagrams do not necessarily reflect the actual dimensional ratios.
  • the capacitor 1 includes a silicon substrate 2, a dielectric layer 4, and a conductor layer 5.
  • the silicon substrate 2 includes a first region A1 in which the first porous portion 23A is formed, a second region A2 in which the second porous portion 23B is formed and which surrounds the first region A1, a third region A3 which surrounds the second region A2, and an overhanging portion 27 which protrudes inward from the third region A3 in a plan view and overlaps with the second porous portion 23B.
  • the dielectric layer 4 is disposed across the surface 231A of the first porous portion 23A, the surface 231B of the second porous portion 23B, the surface 270 of the overhanging portion 27, and the main surface 21 of the third region A3 in the silicon substrate 2.
  • the conductor layer 5 is laminated on the dielectric layer 4.
  • the silicon substrate 2 also has a doped layer 3 containing a p-type impurity (e.g., boron or indium).
  • a p-type impurity e.g., boron or indium
  • the doped layer 3 constitutes the first electrode of the capacitor 1
  • the conductive layer 5 constitutes the second electrode of the capacitor 1. Therefore, in the capacitor 1, the dielectric layer 4 is interposed between the first electrode and the second electrode.
  • the capacitor 1 further includes a first external connection electrode 7 and a second external connection electrode 8.
  • the first external connection electrode 7 is connected to the doped layer 3.
  • the second external connection electrode 8 is connected to the conductive layer 5.
  • the silicon substrate 2 has the above-mentioned main surface 21 (hereinafter also referred to as the first main surface 21) and a second main surface 22 opposite to the first main surface 21.
  • the outer edge of the silicon substrate 2 is rectangular.
  • the thickness of the silicon substrate 2 is, for example, not less than 300 ⁇ m and not more than 1 mm.
  • the silicon substrate 2 includes a first region A1, a second region A2, a third region A3, and an overhanging portion 27.
  • the first region A1 has a first porous portion 23A formed therein.
  • the second region A2 has a second porous portion 23B formed therein and surrounds the first region A1.
  • the third region A3 surrounds the second region A2.
  • the overhanging portion 27 protrudes inward from the third region A3 in a plan view and overlaps with the second porous portion 23B.
  • the first region A1 is a rectangular region and is surrounded by the second region A2.
  • the first region A1 is not limited to a rectangular region when viewed from the thickness direction D1 of the silicon substrate 2, and may be, for example, a circular region, a polygonal region other than a rectangular shape, or a polygonal shape other than a convex polygon.
  • the first porous portion 23A has a plurality of first pores 24 aligned along the thickness direction D1 of the silicon substrate 2.
  • the distance L1 (see FIG. 2) between adjacent first pores 24 among the plurality of first pores 24 is non-uniform in the thickness direction D1 of the silicon substrate 2.
  • the first pores 24 are formed in the third main surface 28 located a predetermined depth away from the plane VP1 (see FIG. 2) including the first main surface 21 of the silicon substrate 2 on the second main surface 22 side.
  • the first pores 24 are holes whose depth in the thickness direction D1 of the silicon substrate 2 from the third main surface 28 of the silicon substrate 2 is longer than the opening width in the third main surface 28 of the silicon substrate 2.
  • the first pores 24 are formed from the third main surface 28 of the silicon substrate 2 along the thickness direction D1 of the silicon substrate 2, and do not reach the second main surface 22 of the silicon substrate 2. In other words, the first pores 24 do not penetrate the silicon substrate 2 in the thickness direction D1 of the silicon substrate 2. That is, the first pores 24 are separated from the second main surface 22 of the silicon substrate 2.
  • the opening width of the first pores 24 in the third main surface 28 of the silicon substrate 2 is, for example, 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the depth of the first pores 24 is smaller than the thickness of the silicon substrate 2.
  • the depth of the first pores 24 in the thickness direction D1 of the silicon substrate 2 is, for example, 20 ⁇ m to 300 ⁇ m, and more preferably 30 ⁇ m to 100 ⁇ m.
  • the upper limit of the depth of the first pores 24 may be appropriately determined, for example, depending on the opening width of the first pores 24 and the respective methods of forming the doped layer 3, the dielectric layer 4, and the conductor layer 5.
  • the opening width and depth of the first pores 24 in the first porous portion 23A of the silicon substrate 2 are values obtained, for example, from a cross-sectional SEM (Scanning Electron Microscope) image of the capacitor 1.
  • the surface 231A of the first porous portion 23A includes the inner surfaces of each of the multiple first pores 24 formed in the third main surface 28 of the silicon substrate 2 and the third main surface 28 of the silicon substrate 2.
  • first pores 24 in the first porous portion 23A of the capacitor The deeper the first pores 24 in the first porous portion 23A of the capacitor 1, the larger the surface area of the surface 231A of the first porous portion 23A, and the larger the capacitance of the capacitor 1. Also, the greater the number of first pores 24 in the first porous portion 23A of the capacitor 1, the larger the surface area of the surface 231A of the first porous portion 23A, and the larger the capacitance of the capacitor 1.
  • the interval L1 between two adjacent first pores 24 among the plurality of first pores 24 is non-uniform in the thickness direction D1 of the silicon substrate 2.
  • the surface area of the surface 231A of the first porous portion 23A can be increased compared to when the interval L1 between two adjacent first pores 24 among the plurality of first pores 24 is uniform in the thickness direction D1 of the silicon substrate 2.
  • the interval L1 between two adjacent first pores 24 among the plurality of first pores 24 becomes uniform in the thickness direction D1 of the silicon substrate 2 when the plurality of first pores 24 are formed by dry etching, for example.
  • the opening width of each of the plurality of first pores 24 is non-uniform in the thickness direction D1 of the silicon substrate 2.
  • the inner surface of one of the two adjacent first pores 24 and the inner surface of the other first pore 24 are not straight lines but lines having irregularities.
  • the height difference between the peaks and valleys in the irregularities is smaller than the opening width of the first pores 24.
  • the height difference between the peaks and valleys in the irregularities is a value obtained, for example, from a cross-sectional SEM image of the capacitor 1.
  • the height difference between the peaks and valleys in the irregularities can be changed, for example, by the impurity concentration of the p-type silicon substrate 20 (see FIG. 4A) that is the basis of the silicon substrate 2, the conditions of the anodization process, etc.
  • the inner surface of one of two adjacent second pores 25 and the inner surface of the other second pore 25 are not straight lines, but lines having irregularities.
  • the height difference between the peaks and valleys of the irregularities is smaller than the opening width of the second pore 25.
  • the height difference between the peaks and valleys of the irregularities is a value determined, for example, from a cross-sectional SEM image of the capacitor 1.
  • the height difference between the peaks and valleys of the irregularities can be changed, for example, by the impurity concentration of the p-type silicon substrate 20 (see FIG. 4A) that is the basis of the silicon substrate 2, the conditions of the anodization process, etc.
  • the silicon substrate 2 has a porous region including a first porous portion 23A and a second porous portion 23B.
  • the width of the porous region narrows as it moves away from the third main surface 28 and closer to the second main surface 22 in the thickness direction D1 of the silicon substrate 2.
  • the eaves portion 27 protrudes inward from the third region A3 and overlaps the second porous portion 23B.
  • the surface 270 of the eaves portion 27 includes a surface 27B (hereinafter also referred to as the bottom surface 27B) facing the second porous portion 23B, and a top surface 27A opposite the bottom surface 27B.
  • the eaves portion 27 has a base end 271 connected to the third region A3, and a tip 272 on the first region A1 side.
  • the top surface 27A of the eaves portion 27 is located on the same plane as the first main surface 21 of the silicon substrate 2. In other words, the top surface 27A of the eaves portion 27 is located on the plane VP1.
  • the capacitor 1 satisfies both the first and second conditions in relation to the overhanging portion 27.
  • the first condition is that the first distance H1 is longer than the second distance H2.
  • the first distance H1 is the shortest distance in the thickness direction D1 of the silicon substrate 2 between the plane VP1 including the main surface 21 of the third region A3 and the first porous portion 23A.
  • the second distance H2 is the distance between the plane VP1 and the surface 27B of the eaves portion 27 that faces the second porous portion 23B.
  • the second condition is that the tip 272 of the eaves portion 27 is located outside the inner edge of the second region A2 in a plan view.
  • the impurity concentration of the body region 26 between the doped layer 3 and the second main surface 22 in the silicon substrate 2 is the same as the impurity concentration of the p-type silicon substrate 20.
  • the carrier concentration of the body region 26 in the silicon substrate 2 is the same as the carrier concentration of the p-type silicon substrate 20.
  • the body region 26 in the silicon substrate 2 contains, for example, boron (B) as an impurity, but is not limited thereto and may contain indium (In) as an impurity.
  • the impurity concentration of the body region 26 in the silicon substrate 2 is, for example, 1 ⁇ 10 13 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less, and more preferably 5 ⁇ 10 13 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the impurity concentration of the body region 26 in the silicon substrate 2 is, for example, a value determined by analysis using SIMS (Secondary Ion Mass Spectroscopy).
  • the impurity concentration of the doped layer 3 is 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less, and more preferably 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the impurity concentration of the doped layer 3 is a value determined by, for example, SIMS analysis.
  • the carrier concentration of the doped layer 3 is greater than the carrier concentration of the body region 26.
  • the carrier concentration of the doped layer 3 and the carrier concentration of the body region 26 are values that can be determined, for example, by observing the carrier concentration distribution using a scanning microwave impedance microscope (sMIM).
  • the carrier concentration is not limited to a value obtained by carrier concentration distribution observation using sMIM.
  • the carrier concentration of the doped layer 3 and the carrier concentration of the body region 26 may be a value obtained by carrier concentration distribution observation using SCM (Scanning Capacitance Microscopy), for example.
  • the carrier concentration of the doped layer 3 and the carrier concentration of the body region 26 may be a value obtained by carrier concentration distribution observation using SNDM (Scanning Nonlinear Dielectric Microscopy), for example.
  • the thickness of the doped layer 3 is 10 nm or more and 10,000 nm or less, and more preferably 50 nm or more and 5,000 nm or less.
  • the thickness of the doped layer 3 is a value obtained, for example, by observing a cross section of the capacitor 1 using sMIM.
  • the dielectric layer 4 is disposed over the surface 231A of the first porous portion 23A, the surface 231B of the second porous portion 23B, the surface 270 of the overhanging portion 27, and the main surface 21 of the third region A3 in the silicon substrate 2. More specifically, the dielectric layer 4 is formed on the doped layer 3, and has a shape along the surface 231A of the first porous portion 23A, the surface 231B of the second porous portion 23B, the surface 270 of the overhanging portion 27, and the first main surface 21 of the third region A3 in the silicon substrate 2.
  • the dielectric layer 4 has a portion interposed between the doped layer 3 and the conductor layer 5 in the thickness direction D1 of the silicon substrate 2, a portion interposed between the doped layer 3 and the conductor layer 5 in the multiple first pores 24 of the first porous portion 23A, and a portion interposed between the doped layer 3 and the conductor layer 5 in the multiple second pores 25 of the second porous portion 23B.
  • the thickness of the dielectric layer 4 is, for example, 10 nm or more and 500 nm or less.
  • the upper limit of the thickness of the dielectric layer 4 is limited by the opening width of the first pore 24 of the first porous portion 23A in one direction along the first main surface 21 of the silicon substrate 2, the thickness of the conductive layer 5 in the first pore 24 of the first porous portion 23A in the above-mentioned one direction, the opening width of the second pore 25 of the second porous portion 23B, etc.
  • the dielectric layer 4 has a multi-layer structure in which a plurality of dielectric films are stacked, but is not limited thereto, and may be a single dielectric film.
  • the dielectric layer 4 includes, for example, a first dielectric film (e.g., a first silicon oxide film) on the doped layer 3, a second dielectric film (e.g., a silicon nitride film) on the first dielectric film, and a third dielectric film (e.g., a second silicon oxide film) on the second dielectric film.
  • the material of the first silicon oxide film and the second silicon oxide film is, for example, silicon dioxide (SiO 2 ).
  • each of the first silicon oxide film and the second silicon oxide film does not necessarily have to be SiO 2 strictly.
  • the composition of the first silicon oxide film and the composition of the second silicon oxide film may be different.
  • the material of the dielectric film is, for example, silicon oxide.
  • the material of the dielectric film is not limited to silicon oxide, but may be, for example, titanium oxide, zirconium oxide, hafnium oxide, vanadium oxide, tungsten oxide, niobium oxide, tantalum oxide, or aluminum oxide.
  • the conductor layer 5 is laminated on the dielectric layer 4.
  • the conductor layer 5 is formed on the dielectric layer 4.
  • the conductor layer 5 overlaps the first region A1, the second region A2, the third region A3, and the overhanging portion 27 of the silicon substrate 2 in a plan view from the thickness direction D1 of the silicon substrate 2.
  • the conductive layer 5 is, for example, a conductive polysilicon layer.
  • the impurity concentration of the conductive polysilicon layer is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less, and more preferably 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the impurity of the conductive polysilicon layer includes, for example, one selected from the group consisting of boron, indium, phosphorus, arsenic, and antimony.
  • the conductive layer 5 is not limited to a conductive polysilicon layer, and may be, for example, a metal electrode layer.
  • the material of the metal electrode layer includes, for example, at least one selected from the group consisting of ruthenium (Ru), titanium (Ti), tantalum (Ta), tungsten (W), and aluminum (Al). More specifically, the material of the metal electrode layer is ruthenium, titanium, tantalum, tungsten, aluminum, or an alloy mainly composed of any of these metals.
  • the conductive layer 5 includes a first conductive portion 51, a second conductive portion 52, a third conductive portion 53, and a fourth conductive portion 54.
  • the first conductive portion 51 covers the surface 231A of the first porous portion 23A.
  • the first conductive portion 51 includes a plurality of first columnar portions 511 located within a plurality of first pores 24 of the first porous portion 23A.
  • the second conductive portion 52 covers the surface 231B of the second porous portion 23B.
  • the second conductive portion 52 includes a plurality of second columnar portions 521 located within a plurality of second pores 25 of the second porous portion 23B.
  • the third conductive portion 53 covers the main surface 21 of the third region A3.
  • the fourth conductive portion 54 covers the eaves portion 27.
  • the fourth conductive portion 54 is connected to at least one of the first conductive portion 51 and the second conductive portion 52 at at least a part of the inner peripheral end 541 of the fourth conductive portion 54. Also, from the viewpoint of improving the electrical characteristics of the capacitor 1, it is more preferable that in the conductor layer 5, the fourth conductive portion 54 is connected to at least one of the first conductive portion 51 and the second conductive portion 52 over the entire circumference of the inner peripheral end 541 of the fourth conductive portion 54. In the conductor layer 5 in the capacitor 1 according to the first embodiment, the fourth conductive portion 54 is connected to the first conductive portion 51 and the second conductive portion 52 over the entire circumference of the inner peripheral end 541 of the fourth conductive portion 54.
  • the first external connection electrode 7 is connected to the doped layer 3 of the silicon substrate 2 as shown in FIGS. 1 and 2. More specifically, the first external connection electrode 7 is connected to the first main surface 21 of the silicon substrate 2 through a contact hole 47 (see FIG. 2) formed in a portion 42 (see FIG. 2) of the dielectric layer 4 that is formed on the third region A3 in the first main surface 21 of the silicon substrate 2, and is connected to the doped layer 3. In the capacitor 1, the first external connection electrode 7 is electrically connected to the doped layer 3 of the silicon substrate 2. "The first external connection electrode 7 is electrically connected to the doped layer 3 of the silicon substrate 2" means that the first external connection electrode 7 and the doped layer 3 of the silicon substrate 2 are in ohmic contact.
  • the outer edge of the first external connection electrode 7 is, for example, rectangular (see FIG. 3), but is not limited thereto and may be, for example, circular.
  • the first external connection electrode 7 overlaps a portion of the third region A3 of the silicon substrate 2, and does not overlap either the first region A1 or the second region A2.
  • the second external connection electrode 8 is connected to the conductive layer 5.
  • the second external connection electrode 8 is electrically connected to the conductive layer 5.
  • the second external connection electrode 8 is electrically connected to the conductive layer 5" means that the second external connection electrode 8 and the conductive layer 5 are in ohmic contact.
  • the second external connection electrode 8 overlaps a part of the third region A3 of the silicon substrate 2, and does not overlap either the first region A1 or the second region A2.
  • the material of the first external connection electrode 7 and the second external connection electrode 8 includes, for example, aluminum, but is not limited to this, and may include, for example, gold, platinum, ruthenium, etc.
  • the material of the second external connection electrode 8 is the same as the material of the first external connection electrode 7, but is not limited to this, and may be a material different from the material of the first external connection electrode 7.
  • the thickness of the first external connection electrode 7 and the second external connection electrode 8 is, for example, 1 ⁇ m or more and 3 ⁇ m or less.
  • the thickness of the second external connection electrode 8 is the same as the thickness of the first external connection electrode 7, but is not limited to this and may be a thickness different from the thickness of the first external connection electrode 7.
  • the manufacturing method of the capacitor 1 includes, for example, steps 1, 2, 3, 4, 5, 6, 7, and 8.
  • steps 1, 2, 3, 4, 5, 6, 7, and 8. the manufacturing method of the capacitor 1 will be described with reference to FIGS.
  • an insulating layer 9 (see FIG. 4A) is formed on the first main surface 201 of the p-type silicon substrate 20.
  • the p-type silicon substrate 20 has a first main surface 201 and a second main surface 202 opposite to the first main surface 201.
  • the first main surface 201 of the p-type silicon substrate 20 is, for example, a (100) surface, but is not limited thereto and may be, for example, a (110) surface or a (111) surface.
  • the first main surface 201 of the p-type silicon substrate 20 may be, for example, a crystal surface having an off angle from the (100) surface that is greater than 0° and is 5° or less.
  • the "off angle” is the inclination angle of the first main surface 201 with respect to the (100) surface. Therefore, if the off angle is 0°, the first main surface 201 is a (100) surface.
  • a silicon oxide layer is formed over the entire surface of the first main surface 201 of the p-type silicon substrate 20 by, for example, thermal oxidation, and a silicon nitride layer is formed on the silicon oxide layer by, for example, a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • the insulating layer 9 is patterned into a predetermined pattern using photolithography and etching techniques (see FIG. 4B).
  • the first main surface 201 of the p-type silicon substrate 20 corresponds to the first main surface 21 of the silicon substrate 2.
  • the insulating layer 9 of the predetermined pattern covers, for example, the areas of the first main surface 201 of the p-type silicon substrate 20 that correspond to the second region A2 and the third region A3 of the silicon substrate 2, but does not cover the area that corresponds to the first region A1.
  • the insulating layer 9 is used as an etching mask to etch the p-type silicon substrate 20 from the first main surface 201 of the p-type silicon substrate 20 to a predetermined depth to form a recess, thereby forming the third main surface 28 consisting of the inner bottom surface of the recess (see FIG. 5A).
  • dry etching is performed when etching the p-type silicon substrate 20, but this is not limiting, and wet etching may also be performed.
  • the p-type silicon substrate 20 is anodized using the p-type silicon substrate 20 as an anode to form a p-type silicon substrate 20 (see Figs. 5B and 7) having a first porous portion 23A, a second porous portion 23B, and a visor portion 27, and then the insulating layer 9 is removed.
  • platinum electrodes are placed opposite the third main surface 28 of the p-type silicon substrate 20 and the insulating layer 9 in an electrolyte, and a current of a predetermined current density is passed between the anode and cathode, with the p-type silicon substrate 20 as the anode and the platinum electrode as the cathode, for a predetermined time.
  • the p-type silicon substrate 20 is made porous to form the first porous portion 23A, the second porous portion 23B, and the visor portion 27.
  • the electrolyte is, for example, a mixture of hydrofluoric acid and ethanol.
  • an electrode to be used in the anodization process is formed on the second main surface 202 of the p-type silicon substrate 20 before the anodization process. This electrode is removed after the anodization process.
  • the electrode is, for example, a metal film.
  • the shape and depth of the first pores 24 and the shape and depth of the second pores 25 can be controlled by changing at least one of the hydrogen fluoride concentration in the electrolyte, the predetermined current density, and the predetermined time.
  • the hydrogen fluoride concentration in the electrolyte is, for example, 1 wt% to 80 wt%, and more preferably 20 wt% to 40 wt%.
  • the shape of the first pores 24 and the shape of the second pores 25 can also be changed by changing the resistivity of the p-type silicon substrate 20, which is determined by the impurity concentration of the p-type silicon substrate 20 that is the source of the silicon substrate 2.
  • wet etching is used as the etching in the third step, it is also possible to carry out the third and fourth steps consecutively.
  • a doped layer 3 (see FIG. 6A) made of a diffusion layer is formed in the p-type silicon substrate 20.
  • the fifth step includes a diffusion step.
  • the doped layer 3 is formed by thermally diffusing a p-type impurity (e.g., boron) into the p-type silicon substrate 20. This results in the formation of a silicon substrate 2 having a first porous portion 23A, a second porous portion 23B, an overhanging portion 27, and the doped layer 3.
  • a p-type impurity e.g., boron
  • a dielectric layer 4 is formed on the doped layer 3.
  • the first silicon oxide film of the dielectric layer 4 is formed, for example, by a CVD method
  • the silicon nitride film of the dielectric layer 4 is formed, for example, by a CVD method
  • the second silicon oxide film of the dielectric layer 4 is formed, for example, by a CVD method.
  • the first silicon oxide film may be formed by a thermal oxidation method.
  • a conductor layer 5 is formed on the dielectric layer 4. More specifically, in the seventh step, a conductor material layer that will become the conductor layer 5 is first formed on the dielectric layer 4. In the seventh step, the conductor material layer is formed, for example, by a CVD method, and then the conductor material layer is patterned, for example, by using photolithography and etching techniques, to form the conductor layer 5 made of a part of the conductor material layer.
  • the first external connection electrode 7 and the second external connection electrode 8 are formed. More specifically, in the eighth step, a contact hole 47 (see FIG. 2) is first formed in the dielectric layer 4 to expose a part of the first main surface 21 of the silicon substrate 2. In the eighth step, the contact hole 47 is formed, for example, by using photolithography and etching techniques. Then, the first external connection electrode 7 and the second external connection electrode 8 are formed, for example, by using a thin film formation method, a photolithography technique, and an etching technique.
  • the thin film formation method is, for example, a vapor deposition method, a sputtering method, or a CVD method.
  • the eighth step may also include a heat treatment to obtain an ohmic contact between the first external connection electrode 7 and the doped layer 3.
  • a first wafer e.g., a silicon wafer
  • a second wafer including a plurality of capacitors 1 can be obtained.
  • the second wafer is cut by, for example, a dicing saw or a laser dicing device, to obtain a plurality of capacitors 1.
  • the silicon substrate 2 includes a first region A1 in which the first porous portion 23A is formed, a second region A2 in which the second porous portion 23B is formed and which surrounds the first region A1, a third region A3 which surrounds the second region A2, and an overhanging portion 27 which protrudes inward from the third region A3 in a plan view and overlaps with the second porous portion 23B.
  • the dielectric layer 4 is disposed across the surface 231A of the first porous portion 23A, the surface 231B of the second porous portion 23B, the surface 270 of the overhanging portion 27, and the main surface 21 of the third region A3 in the silicon substrate 2.
  • the capacitor 1 satisfies both the first and second conditions in relation to the overhanging portion 27.
  • the first condition is that the first distance H1, which is the shortest distance between the plane VP1 including the main surface 21 of the third region A3 and the first porous portion 23A in the thickness direction D1 of the silicon substrate 2, is longer than the second distance H2, which is the distance between the plane VP1 and the surface 27B of the eaves portion 27 facing the second porous portion 23B.
  • the second condition is that the tip 272 of the eaves portion 27 is located outside the inner peripheral end of the second region A2 in a plan view. This allows the capacitor 1 according to the first embodiment to have a larger capacitance.
  • the silicon substrate 2 includes the second porous portion 23B in addition to the first porous portion 23A, and the dielectric layer 4 and the conductor layer 5 are also formed in the multiple second pores 25 of the second porous portion 23B, so that the capacitance of the capacitor 1 can be increased without increasing the chip size. Furthermore, since the capacitor 1 according to the first embodiment satisfies the first and second conditions for the overhanging portion 27, it is possible to reduce the possibility that the overhanging portion 27 will bend during manufacturing and block the openings of the second pores 25 of the second porous portion 23B due to the overhanging portion 27. This makes it possible for the capacitor 1 according to the first embodiment to improve the film-forming properties of the dielectric layer 4 and the conductor layer 5 into the second pores 25 of the second porous portion 23B, and to increase the capacitance of the capacitor 1.
  • the first distance H1 is preferably at least twice the thickness of the eaves portion 27 in order to reduce the possibility that the openings of the second pores 25 of the second porous portion 23B are blocked by the eaves portion 27.
  • the first distance H1 is preferably no greater than 10 times the thickness of the eaves portion 27 in order to suppress a decrease in capacity.
  • the fourth conductive portion 54 is connected to the first conductive portion 51 and the second conductive portion 52 at at least a portion of the inner peripheral end 541 of the fourth conductive portion 54. This makes it possible for the capacitor 1 according to the first embodiment to further reduce the resistance of the conductor layer 5, thereby improving the characteristics of the capacitor 1.
  • the fourth conductive portion 54 is connected to the first conductive portion 51 and the second conductive portion 52 around the entire circumference of the inner end 541 of the fourth conductive portion 54.
  • a vacuum process such as deposition, sputtering, or CVD
  • pressure fluctuations in the gap below the eaves portion 27 can be suppressed, and damage to the eaves portion 27 can be suppressed.
  • the silicon substrate 2 has the doped layer 3
  • the length of the overhanging portion 27 is shorter than that of the capacitor 1 according to the first embodiment, and the distance between the tip 272 of the overhanging portion 27 and the inner peripheral end of the second region A2 is longer in a plan view.
  • the multiple second pores 25 include one or more second pores 25 having an opening that does not overlap the overhanging portion 27 in a plan view.
  • the manufacturing method of the capacitor 1A according to the embodiment 2 is substantially the same as the manufacturing method of the capacitor 1 according to the embodiment 1.
  • the description of the same steps as those in the manufacturing method of the capacitor 1 according to the embodiment 1 will be omitted as appropriate.
  • the method for manufacturing the capacitor 1A according to the second embodiment includes steps 1, 2, 3, 4, 5, 6, 7, and 8, similar to the method for manufacturing the capacitor 1 according to the first embodiment.
  • the manufacturing method of the capacitor 1A according to the second embodiment differs from the manufacturing method of the capacitor 1 according to the first embodiment in that after the anodization process is performed in the fourth step, the overhanging portion 27 is patterned to shorten the length of the overhanging portion 27.
  • the overhanging portion 27 for example, photolithography and etching techniques are used to pattern the overhanging portion 27.
  • the capacitor 1A of embodiment 2 is capable of improving the film-forming properties of the dielectric layer 4 and the conductive layer 5 within the multiple second pores 25 of the second porous portion 23B.
  • the first and second embodiments are merely examples of the present disclosure. Various modifications of the first and second embodiments can be made depending on the design and the like as long as the object of the present disclosure can be achieved.
  • the conductivity type of the body region 26 and doped layer 3 in the silicon substrate 2 is not limited to p-type, but may be n-type.
  • the body region 26 and doped layer 3 in the silicon substrate 2 contain, for example, phosphorus (P) as an n-type impurity, but are not limited to this and may contain arsenic (As) or antimony (Sb) as an impurity.
  • the impurity concentration of the doped layer 3 is greater than the impurity concentration of the body region 26.
  • the carrier concentration of the doped layer 3 is greater than the carrier concentration of the body region 26.
  • the method for manufacturing the capacitor 1 is substantially the same as the method for manufacturing the capacitor 1 according to the first embodiment.
  • an n-type silicon substrate is prepared instead of the p-type silicon substrate 20.
  • the n-type silicon substrate that is the source of the silicon substrate 2 is irradiated with light to increase the number of holes in the n-type silicon substrate.
  • the tip 272 of the overhanging portion 27 may overlap the inner peripheral edge of the second region A2 in a plan view or may be located inside the inner peripheral edge of the second region A2.
  • capacitors 1 and 1A may be formed on the silicon substrate 2.
  • the capacitors 1 and 1A according to the present disclosure can be applied to a semiconductor device including the capacitors 1 and 1A, for example, an IC (Integrated Circuit) chip including the capacitors 1 and 1A.
  • the capacitor (1; 1A) includes a silicon substrate (2), a dielectric layer (4), and a conductor layer (5).
  • the silicon substrate (2) includes a first region (A1) in which a first porous portion (23A) is formed, a second region (A2) in which a second porous portion (23B) is formed and surrounding the first region (A1), a third region (A3) surrounding the second region (A2), and an overhanging portion (27) that protrudes inward from the third region (A3) in a plan view and overlaps with the second porous portion (23B).
  • the dielectric layer (4) is disposed across the surface (231A) of the first porous portion (23A), the surface (231B) of the second porous portion (23B), the surface (270) of the overhanging portion (27), and the main surface (21) of the third region (A3) in the silicon substrate (2).
  • the conductive layer (5) is laminated on the dielectric layer (4).
  • the first porous portion (23A) has a plurality of first pores (24) along the thickness direction (D1) of the silicon substrate (2). In the first porous portion (23A), the interval (L1) between adjacent first pores (24) among the plurality of first pores (24) is non-uniform in the thickness direction (D1) of the silicon substrate (2).
  • the second porous portion (23B) has a plurality of second pores (25).
  • the interval between each of the plurality of second pores (25) and the overhang portion (27) in the thickness direction (D1) of the silicon substrate (2) becomes longer as it moves away from the first region (A1) and approaches the third region (A3).
  • the capacitor (1; 1A) satisfies at least one of the first condition and the second condition in relation to the overhang portion (27).
  • the first condition is that the first distance (H1), which is the shortest distance between the plane (VP1) including the main surface (21) of the third region (A3) and the first porous portion (23A) in the thickness direction (D1) of the silicon substrate (2), is longer than the second distance (H2), which is the distance between the plane (VP1) and the surface (27B) of the overhanging portion (27) that faces the second porous portion (23B).
  • the second condition is that the tip (272) of the overhanging portion (27) is located outside the inner circumferential edge of the second region (A2) in a plan view.
  • This aspect makes it possible to increase the capacity.
  • the conductor layer (5) includes a first conductive portion (51), a second conductive portion (52), a third conductive portion (53), and a fourth conductive portion (54).
  • the first conductive portion (51) covers the surface (231A) of the first porous portion (23A).
  • the second conductive portion (52) covers the surface (231B) of the second porous portion (23B).
  • the third conductive portion (53) covers the main surface (21) of the third region (A3).
  • the fourth conductive portion (54) covers the eaves portion (27).
  • the fourth conductive portion (54) is connected to at least one of the first conductive portion (51) and the second conductive portion (52) at least in a part of the inner peripheral end (541) of the fourth conductive portion (54).
  • This embodiment makes it possible to reduce the resistance of the conductive layer (5), thereby improving the characteristics of the capacitor (1;1A).
  • the fourth conductive portion (54) is connected to at least one of the first conductive portion (51) and the second conductive portion (52) around the entire circumference of the inner peripheral end of the fourth conductive portion (54).
  • This embodiment makes it possible to further reduce the resistance of the conductive layer (5), thereby improving the characteristics of the capacitor (1;1A).
  • the distance between the tip (272) of the eaves portion (27) and the second porous portion (23B) in the thickness direction (D1) of the silicon substrate (2) is shorter than the distance between the base end (271) of the eaves portion (27) and the second porous portion (23B).
  • the fourth conductive portion (54) is connected to at least one of the first conductive portion (51) and the second conductive portion (52) at at least a portion of the inner peripheral end of the fourth conductive portion (54).
  • the capacitor (1;1A) according to the fifth aspect satisfies both the first and second conditions in any one of the first to fourth aspects.
  • This aspect makes it possible to further increase capacity.
  • the first distance (H1) is at least two times and at most ten times the thickness of the eaves portion (27).
  • the silicon substrate (2) has a doped layer (3) containing p-type impurities or n-type impurities.
  • the doped layer (3) is formed along the first porous portion (23A), the second porous portion (23B), the overhang portion (27), and the main surface (21) of the third region (A3).
  • the doped layer (3) contains a p-type impurity
  • the p-type impurity is boron or indium
  • the doped layer (3) contains an n-type impurity is phosphorus, arsenic, or antimony.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

課題は、容量を増加させることである。シリコン基板（２）は、第１領域（Ａ１）と、第２領域（Ａ２）と、第３領域（Ａ３）と、平面視で、第３領域（Ａ３）から、内方へ突出しており、第２多孔質部（２３Ｂ）に重なっている庇部（２７）と、を含む。キャパシタ（１）は、庇部（２７）に関連して、第１条件と、第２条件と、の少なくとも一方を満たしている。第１条件は、シリコン基板（２）の厚さ方向（Ｄ１）における、第３領域（Ａ３）の主面（２１）を含む平面（ＶＰ１）と第１多孔質部（２３Ａ）との間の最短距離である第１距離（Ｈ１）が、平面（ＶＰ１）と庇部（２７）において第２多孔質部（２３Ｂ）に対向する面（２７Ｂ）との間の距離である第２距離（Ｈ２）よりも長いという条件である。第２条件は、平面視で庇部（２７）の先端（２７２）が第２領域（Ａ２）の内周端よりも外側に位置しているという条件である。

Description

キャパシタ
　本開示は、キャパシタに関し、より詳細には、シリコン基板を備えるキャパシタに関する。
　特許文献１に開示されたキャパシタは、シリコン基板と、導電体層と、誘電体層と、を備える。シリコン基板は、第１主面及び第２主面を有する。シリコン基板の第１主面は、容量発現領域及び非容量発現領域を含む。シリコン基板は、第１主面の容量発現領域において、厚み方向に設けられた多孔質部を備える。多孔質部は、複数の細孔を有する。
　キャパシタでは、容量を増加させることが望まれることがある。
国際公開第２０２０／１８４５１７号
　本開示の目的は、容量を増加させることが可能なキャパシタを提供することにある。
　本開示の一態様に係るキャパシタは、シリコン基板と、誘電体層と、導電体層と、を備える。前記シリコン基板は、第１多孔質部が形成されている第１領域と、第２多孔質部が形成されており、前記第１領域を囲んでいる第２領域と、前記第２領域を囲んでいる第３領域と、平面視で、前記第３領域から、内方へ突出しており、前記第２多孔質部に重なっている庇部と、を含む。前記誘電体層は、前記シリコン基板における前記第１多孔質部の表面と前記第２多孔質部の表面と前記庇部の表面と前記第３領域の主面とにわたって配置されている。前記導電体層は、前記誘電体層に積層されている。前記第１多孔質部は、前記シリコン基板の厚さ方向に沿った複数の第１細孔を有する。前記第１多孔質部では、前記複数の第１細孔のうち隣り合う第１細孔の間隔は、前記シリコン基板の前記厚さ方向において不均一である。前記第２多孔質部は、複数の第２細孔を有する。前記シリコン基板の前記厚さ方向における前記複数の第２細孔の各々と前記庇部との間の間隔は、前記第１領域から離れて前記第３領域に近づくにつれて長くなっている。前記キャパシタは、前記庇部に関連して、第１条件と、第２条件と、の少なくとも一方を満たしている。前記第１条件は、前記シリコン基板の前記厚さ方向における、前記第３領域の主面を含む平面と前記第１多孔質部との間の最短距離である第１距離が、前記平面と前記庇部において前記第２多孔質部に対向する面との間の距離である第２距離よりも長いという条件である。前記第２条件は、前記平面視で前記庇部の先端が前記第２領域の内周端よりも外側に位置しているという条件である。
図１は、実施形態１に係るキャパシタの概略断面図である。 図２は、同上のキャパシタの断面の要部拡大図である。 図３は、同上のキャパシタの平面図である。 図４Ａ及び４Ｂは、同上のキャパシタの製造方法を説明するための工程断面図である。 図５Ａ及び５Ｂは、同上のキャパシタの製造方法を説明するための工程断面図である。 図６Ａ及び６Ｂは、同上のキャパシタの製造方法を説明するための工程断面図である。 図７は、同上のキャパシタの製造方法を説明するための平面図である。 図８は、実施形態２に係るキャパシタの断面の要部拡大図である。
　下記の実施形態１、２等において説明する図１～８は、模式的な図であり、図中の各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
　（実施形態１）
　（１）概要
　以下、実施形態１に係るキャパシタ１について、図１～３に基づいて説明する。なお、図１は、図３のＸ－Ｘ線断面図である。
　キャパシタ１は、シリコン基板２と、誘電体層４と、導電体層５と、を備える。シリコン基板２は、第１多孔質部２３Ａが形成されている第１領域Ａ１と、第２多孔質部２３Ｂが形成されており、第１領域Ａ１を囲んでいる第２領域Ａ２と、第２領域Ａ２を囲んでいる第３領域Ａ３と、平面視で、第３領域Ａ３から、内方へ突出しており、第２多孔質部２３Ｂに重なっている庇部２７と、を含む。誘電体層４は、シリコン基板２における第１多孔質部２３Ａの表面２３１Ａと第２多孔質部２３Ｂの表面２３１Ｂと庇部２７の表面２７０と第３領域Ａ３の主面２１とにわたって配置されている。導電体層５は、誘電体層４に積層されている。
　また、シリコン基板２は、ｐ形不純物（例えば、ボロン又はインジウム）を含有しているドープ層３を有する。
　キャパシタ１では、ドープ層３が、キャパシタ１の第１電極を構成し、導電体層５が、キャパシタ１の第２電極を構成している。したがって、キャパシタ１では、誘電体層４が、第１電極と第２電極との間に介在している。
　また、キャパシタ１は、第１外部接続電極７と、第２外部接続電極８と、を更に備える。第１外部接続電極７は、ドープ層３に接続されている。第２外部接続電極８は、導電体層５に接続されている。
　（２）キャパシタの各構成要素
　以下、キャパシタ１の各構成要素についてより詳細に説明する。
　（２．１）シリコン基板
　シリコン基板２は、図１及び２に示すように、上述の主面２１（以下、第１主面２１ともいう）と、第１主面２１とは反対側の第２主面２２と、を有する。シリコン基板２の厚さ方向Ｄ１からの平面視で、シリコン基板２の外縁は、矩形状である。シリコン基板２の厚さは、例えば、３００μｍ以上１ｍｍ以下である。
　シリコン基板２は、第１領域Ａ１と、第２領域Ａ２と、第３領域Ａ３と、庇部２７と、を含む。第１領域Ａ１は、第１多孔質部２３Ａが形成されている。第２領域Ａ２は第２多孔質部２３Ｂが形成されており、第１領域Ａ１を囲んでいる。第３領域Ａ３は、第２領域Ａ２を囲んでいる。庇部２７は、平面視で、第３領域Ａ３から、内方へ突出しており、第２多孔質部２３Ｂに重なっている。シリコン基板２の厚さ方向Ｄ１からの平面視で、第１領域Ａ１は、矩形状の領域であり、第２領域Ａ２に囲まれている。第１領域Ａ１は、シリコン基板２の厚さ方向Ｄ１から見て、矩形状の領域に限らず、例えば、円形状の領域でもよいし、矩形状以外の多角形状の領域でもよいし、凸多角形以外の多角形状でもよい。
　第１多孔質部２３Ａは、シリコン基板２の厚さ方向Ｄ１に沿った複数の第１細孔２４を有する。第１多孔質部２３Ａでは、複数の第１細孔２４のうち隣り合う第１細孔２４の間隔Ｌ１（図２参照）は、シリコン基板２の厚さ方向Ｄ１において不均一である。
　複数の第１細孔２４は、シリコン基板２の第１主面２１を含む平面ＶＰ１（図２参照）よりも所定深さだけ第２主面２２側に位置する第３主面２８に形成されている。複数の第１細孔２４は、シリコン基板２の第３主面２８からシリコン基板２の厚さ方向Ｄ１における深さがシリコン基板２の第３主面２８における開口幅よりも長い孔である。複数の第１細孔２４は、シリコン基板２の第３主面２８からシリコン基板２の厚さ方向Ｄ１に沿って形成されており、シリコン基板２の第２主面２２には至っていない。言い換えれば、複数の第１細孔２４は、シリコン基板２の厚さ方向Ｄ１においてシリコン基板２を貫通していない。つまり、複数の第１細孔２４は、シリコン基板２の第２主面２２とは離隔している。シリコン基板２の第３主面２８における複数の第１細孔２４の開口幅は、例えば、０．１μｍ以上１０μｍ以下である。また、複数の第１細孔２４の深さは、シリコン基板２の厚さよりも小さい。シリコン基板２の厚さ方向Ｄ１における複数の第１細孔２４の深さは、例えば、２０μｍ以上３００μｍ以下であり、３０μｍ以上１００μｍ以下であるのがより好ましい。なお、複数の第１細孔２４の深さの上限値は、例えば、複数の第１細孔２４の開口幅、ドープ層３、誘電体層４及び導電体層５それぞれの形成方法等によって適宜決めればよい。シリコン基板２の第１多孔質部２３Ａにおける第１細孔２４の開口幅及び深さは、例えば、キャパシタ１の断面ＳＥＭ（Scanning Electron Microscope）像から求められる値である。
　第１多孔質部２３Ａの表面２３１Ａは、シリコン基板２の第３主面２８に形成された複数の第１細孔２４の各々の内面と、シリコン基板２の第３主面２８と、を含む。
　キャパシタ１は、第１多孔質部２３Ａの複数の第１細孔２４の深さが深いほど、第１多孔質部２３Ａの表面２３１Ａの表面積を大きくでき、キャパシタ１の容量を大きくすることができる。また、キャパシタ１は、第１多孔質部２３Ａにおける第１細孔２４の数が多いほど、第１多孔質部２３Ａの表面２３１Ａの表面積を大きくでき、キャパシタ１の容量を大きくすることができる。
　キャパシタ１では、図２に示すように、複数の第１細孔２４のうち隣り合う２つの第１細孔２４の間隔Ｌ１は、シリコン基板２の厚さ方向Ｄ１において不均一である。キャパシタ１では、複数の第１細孔２４のうち隣り合う２つの第１細孔２４の間隔Ｌ１がシリコン基板２の厚さ方向Ｄ１において均一である場合と比べて、第１多孔質部２３Ａの表面２３１Ａの表面積を大きくすることができる。なお、複数の第１細孔２４のうち隣り合う２つの第１細孔２４の間隔Ｌ１がシリコン基板２の厚さ方向Ｄ１において均一となるのは、複数の第１細孔２４を例えばドライエッチングによって形成した場合である。また、キャパシタ１では、シリコン基板２の厚さ方向Ｄ１において、複数の第１細孔２４の各々の開口幅が不均一である。
　シリコン基板２の厚さ方向Ｄ１（以下、第１方向Ｄ１ともいう）に直交する第２方向Ｄ２（図３参照）からの断面視で、隣り合う２つの第１細孔２４のうち一方の第１細孔２４の内側面と他方の第１細孔２４の内側面との両方とも直線ではなく、凹凸を有する線となる。凹凸における山と谷との高低差は、第１細孔２４の開口幅よりも小さい。凹凸における山と谷との高低差は、例えば、キャパシタ１の断面ＳＥＭ像から求められる値である。凹凸における山と谷との高低差は、例えば、シリコン基板２の元になるｐ形シリコン基板２０（図４Ａ参照）の不純物濃度、陽極酸化処理の条件等によって変えることができる。
　第２多孔質部２３Ｂは、複数の第２細孔２５を有する。シリコン基板２の厚さ方向Ｄ１における複数の第２細孔２５の各々と庇部２７との間の間隔は、第１領域Ａ１から離れて第３領域Ａ３に近づくにつれて長くなっている。つまり、複数の第２細孔２５は、シリコン基板２の厚さ方向に対して傾斜した斜め方向に沿って形成されている。
　第２方向Ｄ２（図３参照）からの断面視で、隣り合う２つの第２細孔２５のうち一方の第２細孔２５の内側面と他方の第２細孔２５の内側面との両方とも直線ではなく、凹凸を有する線となる。凹凸における山と谷との高低差は、第２細孔２５の開口幅よりも小さい。凹凸における山と谷との高低差は、例えば、キャパシタ１の断面ＳＥＭ像から求められる値である。凹凸における山と谷との高低差は、例えば、シリコン基板２の元になるｐ形シリコン基板２０（図４Ａ参照）の不純物濃度、陽極酸化処理の条件等によって変えることができる。
　シリコン基板２は、第１多孔質部２３Ａと第２多孔質部２３Ｂとを含む多孔質領域を有している。多孔質領域は、シリコン基板２の厚さ方向Ｄ１において第３主面２８から離れて第２主面２２に近づくにつれて幅が狭くなっている。
　庇部２７は、平面視で、第３領域Ａ３から、内方へ突出しており、第２多孔質部２３Ｂに重なっている。図２に示すように、庇部２７の表面２７０は、第２多孔質部２３Ｂに対向する面２７Ｂ（以下、下面２７Ｂともいう）と、下面２７Ｂとは反対側の上面２７Ａと、を含む。庇部２７は、第３領域Ａ３につながっている基端２７１と、第１領域Ａ１側の先端２７２と、を有する。庇部２７の基端２７１において、庇部２７の上面２７Ａは、シリコン基板２の第１主面２１と同一平面上に位置している。言い換えれば、庇部２７の上面２７Ａは、平面ＶＰ１上に位置している。
　キャパシタ１は、庇部２７に関連して、第１条件と、第２条件と、の両方を満たしている。
　第１条件は、第１距離Ｈ１が第２距離Ｈ２よりも長いという条件である。第１距離Ｈ１は、シリコン基板２の厚さ方向Ｄ１における、第３領域Ａ３の主面２１を含む平面ＶＰ１と第１多孔質部２３Ａとの間の最短距離である。第２距離Ｈ２は、平面ＶＰ１と庇部２７において第２多孔質部２３Ｂに対向する面２７Ｂとの間の距離である。
　第２条件は、平面視で庇部２７の先端２７２が第２領域Ａ２の内周端よりも外側に位置しているという条件である。
　キャパシタ１では、シリコン基板２におけるドープ層３と第２主面２２との間のボディ領域２６の不純物濃度は、ｐ形シリコン基板２０の不純物濃度と同じである。また、シリコン基板２におけるボディ領域２６のキャリア濃度は、ｐ形シリコン基板２０のキャリア濃度と同じである。
　シリコン基板２は、ｐ形シリコン基板２０（図４Ａ参照）を用いて形成されている場合、シリコン基板２におけるボディ領域２６が、不純物として例えばボロン（Ｂ）を含むが、これに限らず、不純物としてインジウム（Ｉｎ）を含んでもよい。シリコン基板２におけるボディ領域２６の不純物濃度は、例えば、１×１０１３ｃｍ－３以上１×１０１７ｃｍ－３以下であり、５×１０１３ｃｍ－３以上５×１０１６ｃｍ－３以下であるのがより好ましい。シリコン基板２におけるボディ領域２６の不純物濃度は、例えば、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）による分析で求められる値である。
　シリコン基板２の有するドープ層３は、拡散層である。ドープ層３の導電形は、シリコン基板２のボディ領域２６の導電形と同じである。また、ドープ層３の不純物濃度は、シリコン基板２のボディ領域２６の不純物濃度よりも大きい。したがって、シリコン基板２のボディ領域２６の導電形がｐ形である場合、ドープ層３は、シリコン基板２のボディ領域２６よりも高濃度のｐ形シリコン領域（ｐ＋シリコン領域）である。ドープ層３の不純物の種類は、例えば、シリコン基板２のボディ領域２６の不純物の種類と同じである。より詳細には、ボディ領域２６の不純物がボロンの場合、ドープ層３の不純物は、ボロンである。ドープ層３の不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であり、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であるのがより好ましい。ドープ層３の不純物濃度は、例えば、ＳＩＭＳによる分析で求められる値である。
　また、ドープ層３のキャリア濃度は、ボディ領域２６のキャリア濃度よりも大きい。ドープ層３のキャリア濃度及びボディ領域２６のキャリア濃度は、例えば、ｓＭＩＭ（Scanning Microwave Impedance Microscope）によるキャリア濃度分布観察により求められる値である。
　ドープ層３のキャリア濃度とボディ領域２６のキャリア濃度との相対的な大小関係を議論する上では、キャリア濃度は、ｓＭＩＭによるキャリア濃度分布観察により求められる値に限らない。ドープ層３のキャリア濃度及びボディ領域２６のキャリア濃度は、例えば、ＳＣＭ（Scanning Capacitance Microscopy）によるキャリア濃度分布観察により求められる値でもよい。また、ドープ層３のキャリア濃度及びボディ領域２６のキャリア濃度は、例えば、ＳＮＤＭ（Scanning Nonlinear Dielectric Microscopy）によるキャリア濃度分布観察により求められる値でもよい。
　ドープ層３の厚さは、１０ｎｍ以上１００００ｎｍ以下であり、５０ｎｍ以上５０００ｎｍ以下であるのがより好ましい。ドープ層３の厚さは、例えば、キャパシタ１の断面をｓＭＩＭにより観察して求められる値である。
　シリコン基板２の有するドープ層３は、シリコン基板２の第１主面２１と、第１多孔質部２３Ａの表面２３１Ａと、第２多孔質部２３Ｂの表面２３１Ｂと、庇部２７の表面２７０とシリコン基板２の第３領域Ａ３におけるシリコン基板２の第１主面２１とに沿って形成されている。
　（２．２）誘電体層
　誘電体層４は、シリコン基板２における第１多孔質部２３Ａの表面２３１Ａと第２多孔質部２３Ｂの表面２３１Ｂと庇部２７の表面２７０と第３領域Ａ３の主面２１とにわたって配置されている。より詳細には、誘電体層４は、ドープ層３上に形成されており、シリコン基板２における第１多孔質部２３Ａの表面２３１Ａと第２多孔質部２３Ｂの表面２３１Ｂと庇部２７の表面２７０と第３領域Ａ３の第１主面２１と沿った形状を有する。誘電体層４は、シリコン基板２の厚さ方向Ｄ１においてドープ層３と導電体層５との間に介在する部分と、第１多孔質部２３Ａの複数の第１細孔２４内においてドープ層３と導電体層５との間に介在する部分と、第２多孔質部２３Ｂの複数の第２細孔２５内においてドープ層３と導電体層５との間に介在する部分と、を有する。
　誘電体層４の厚さは、例えば、１０ｎｍ以上５００ｎｍ以下である。誘電体層４の厚さの上限は、シリコン基板２の第１主面２１に沿った一方向における第１多孔質部２３Ａの第１細孔２４の開口幅、第１多孔質部２３Ａの第１細孔２４内における導電体層５の上記一方向での厚さ、第２多孔質部２３Ｂの第２細孔２５の開口幅等によって制限される。
　誘電体層４は、複数の誘電体膜を積層した多層膜構造を有しているが、これに限らず、１つの誘電体膜であってもよい。誘電体層４は、多層膜構造を有する場合、例えば、ドープ層３上の第１誘電体膜（例えば、第１酸化ケイ素膜）と、第１誘電体膜上の第２誘電体膜（例えば、窒化ケイ素膜）と、第２誘電体膜上の第３誘電体膜（例えば、第２酸化ケイ素膜）と、を含む。第１酸化ケイ素膜及び第２酸化ケイ素膜の材料は、例えば、二酸化ケイ素（ＳｉＯ２）である。第１酸化ケイ素膜及び第２酸化ケイ素膜の各々の組成は、厳密にＳｉＯ２であることを必須としない。また、第１酸化ケイ素膜の組成と第２酸化ケイ素膜の組成とが異なっていてもよい。誘電体層４を１つの誘電体膜で構成する場合、誘電体膜の材料は、例えば、酸化ケイ素である。誘電体膜の材料は、酸化ケイ素に限らず、例えば、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化バナジウム、酸化タングステン、酸化ニオブ、酸化タンタル又は酸化アルミニウムであってもよい。
　（２．３）導電体層
　図１に示すように、導電体層５は、誘電体層４に積層されている。導電体層５は、誘電体層４上に形成されている。導電体層５は、シリコン基板２の厚さ方向Ｄ１からの平面視で、シリコン基板２の第１領域Ａ１と第２領域Ａ２と第３領域Ａ３と庇部２７とに重なっている。
　導電体層５は、例えば、導電性ポリシリコン層である。導電性ポリシリコン層の不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であり、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であるのがより好ましい。導電性ポリシリコン層の不純物は、例えば、ボロン、インジウム、リン、砒素及びアンチモンからなる群から選択される１種を含む。導電体層５は、導電性ポリシリコン層に限らず、例えば、金属電極層であってもよい。金属電極層の材料は、例えば、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）及びアルミニウム（Ａｌ）の群から選択される少なくとも１種を含む。より詳細には、金属電極層の材料は、ルテニウム、チタン、タンタル、タングステン、アルミニウム又はこれらの金属のいずれかを主体とする合金等である。
　導電体層５は、第１導電部５１と、第２導電部５２と、第３導電部５３と、第４導電部５４と、を含む。第１導電部５１は、第１多孔質部２３Ａの表面２３１Ａを覆っている。したがって、第１導電部５１は、第１多孔質部２３Ａの複数の第１細孔２４内に位置している複数の第１柱状部分５１１を含む。第２導電部５２は、第２多孔質部２３Ｂの表面２３１Ｂを覆っている。したがって、第２導電部５２は、第２多孔質部２３Ｂの複数の第２細孔２５内に位置している複数の第２柱状部分５２１を含む。第３導電部５３は、第３領域Ａ３の主面２１を覆っている。第４導電部５４は、庇部２７を覆っている。キャパシタ１の電気的特性を向上させる観点で、導電体層５では、第４導電部５４の内周端５４１の少なくとも一部において第４導電部５４と第１導電部５１及び第２導電部５２の少なくとも一方とがつながっていることが好ましい。また、キャパシタ１の電気的特性を向上させる観点で、導電体層５では、第４導電部５４の内周端５４１の全周にわたって第４導電部５４と第１導電部５１及び第２導電部５２の少なくとも一方とがつながっていることが更に好ましい。実施形態１に係るキャパシタ１における導電体層５では、第４導電部５４の内周端５４１の全周にわたって第４導電部５４と第１導電部５１及び第２導電部５２とがつながっている。
　（２．４）第１外部接続電極及び第２外部接続電極
　第１外部接続電極７は、図１及び２に示すように、シリコン基板２のドープ層３に接続されている。より詳細には、第１外部接続電極７は、誘電体層４のうちシリコン基板２の第１主面２１における第３領域Ａ３上に形成されている部分４２（図２参照）に形成されたコンタクトホール４７（図２参照）を通してシリコン基板２の第１主面２１上に接続されており、ドープ層３に接続されている。キャパシタ１では、第１外部接続電極７がシリコン基板２のドープ層３と電気的に接続されている。「第１外部接続電極７がシリコン基板２のドープ層３と電気的に接続されている」とは、第１外部接続電極７とシリコン基板２のドープ層３とがオーミック接触していることを意味する。
　シリコン基板２の厚さ方向Ｄ１からの平面視で、第１外部接続電極７の外縁は、例えば、四角形状である（図３参照）が、これに限らず、例えば、円形状であってもよい。第１外部接続電極７は、シリコン基板２の厚さ方向Ｄ１からの平面視において、シリコン基板２の第３領域Ａ３の一部に重なり、第１領域Ａ１及び第２領域Ａ２のいずれにも重ならない。
　第２外部接続電極８は、導電体層５に接続されている。キャパシタ１では、第２外部接続電極８が導電体層５に電気的に接続されている。「第２外部接続電極８が導電体層５と電気的に接続されている」とは、第２外部接続電極８と導電体層５とがオーミック接触していることを意味する。第２外部接続電極８は、シリコン基板２の厚さ方向Ｄ１からの平面視において、シリコン基板２の第３領域Ａ３の一部に重なり、第１領域Ａ１及び第２領域Ａ２のいずれにも重ならない。
　第１外部接続電極７及び第２外部接続電極８の材料は、例えば、アルミニウムを含むが、これに限らず、例えば、金、白金、ルテニウム等を含んでもよい。第２外部接続電極８の材料は、第１外部接続電極７の材料と同じであるが、これに限らず、第１外部接続電極７の材料と異なる材料でもよい。
　第１外部接続電極７及び第２外部接続電極８の厚さは、例えば、１μｍ以上３μｍ以下である。第２外部接続電極８の厚さは、第１外部接続電極７の厚さと同じであるが、これに限らず、第１外部接続電極７の厚さと異なる厚さでもよい。
　（３）キャパシタの製造方法
　キャパシタ１の製造方法は、例えば、第１工程と、第２工程と、第３工程と、第４工程と、第５工程と、第６工程と、第７工程と、第８工程と、を含む。以下、キャパシタ１の製造方法について、図４Ａ、４Ｂ、５Ａ、５Ｂ、６Ａ、６Ｂ及び７を参照しながら説明する。
　第１工程では、シリコン基板２の元になるｐ形シリコン基板２０を準備した後、ｐ形シリコン基板２０の第１主面２０１に絶縁層９（図４Ａ参照）を形成する。ｐ形シリコン基板２０は、第１主面２０１及び第１主面２０１とは反対側の第２主面２０２を有する。ｐ形シリコン基板２０の第１主面２０１は、例えば、（１００）面であるが、これに限らず、例えば、（１１０）面、（１１１）面であってもよい。また、ｐ形シリコン基板２０の第１主面２０１は、例えば、（１００）面からのオフ角が０°よりも大きく５°以下の結晶面でもよい。ここにおいて、「オフ角」とは、（１００）面に対する第１主面２０１の傾斜角である。したがって、オフ角が０°であれば、第１主面２０１は、（１００）面である。絶縁層９を形成する際は、例えば、ｐ形シリコン基板２０の第１主面２０１の全面に例えば熱酸化によって酸化ケイ素層を形成し、酸化ケイ素層上に例えばＣＶＤ（Chemical Vapor Deposition）法によって窒化ケイ素層を形成する。
　第２工程では、絶縁層９をフォトリソグラフィ技術及びエッチング技術を利用して所定パターンにパターニングする（図４Ｂ参照）。ここで、ｐ形シリコン基板２０の第１主面２０１が、シリコン基板２の第１主面２１に対応する。所定パターンの絶縁層９は、例えば、ｐ形シリコン基板２０の第１主面２０１においてシリコン基板２の第２領域Ａ２及び第３領域Ａ３に対応する領域を覆い、第１領域Ａ１に対応する領域を覆わない。
　第３工程では、絶縁層９をエッチングマスクとして、ｐ形シリコン基板２０の第１主面２０１からｐ形シリコン基板２０を所定深さだけエッチングして凹部を形成することによって、凹部の内底面からなる第３主面２８を形成する（図５Ａ参照）。第３工程では、ｐ形シリコン基板２０をエッチングする際にドライエッチングを行っているが、これに限らず、ウェットエッチングを行ってもよい。
　第４工程では、ｐ形シリコン基板２０を陽極として、ｐ形シリコン基板２０に対して陽極酸化処理を行うことによって、第１多孔質部２３Ａと第２多孔質部２３Ｂと庇部２７とを有するｐ形シリコン基板２０（図５Ｂ及び７参照）を形成し、その後、絶縁層９を除去する。陽極酸化処理では、電解液中においてｐ形シリコン基板２０の第３主面２８及び絶縁層９に白金電極を対向配置させ、ｐ形シリコン基板２０を陽極、白金電極を陰極として陽極と陰極との間に所定電流密度の電流を所定時間だけ流す。これにより、陽極酸化処理では、ｐ形シリコン基板２０を多孔質化することによって、第１多孔質部２３Ａと第２多孔質部２３Ｂと庇部２７とを形成する。電解液は、例えば、フッ化水素酸とエタノールとの混合液である。なお、陽極酸化処理を行う前にｐ形シリコン基板２０の第２主面２０２に、陽極酸化処理の際に使用する電極を形成する。この電極は、陽極酸化処理の後に除去する。電極は、例えば、金属膜である。
　第４工程では、電解液におけるフッ化水素の濃度、所定電流密度及び所定時間のうち少なくとも１つを変えることによって、複数の第１細孔２４の形状及び深さと、複数の第２細孔２５の形状及び深さと、を制御することが可能である。電解液におけるフッ化水素の濃度は、例えば、１ｗｔ％以上８０ｗｔ％以下であり、２０ｗｔ％以上４０ｗｔ％以下であるのがより好ましい。また、キャパシタ１の製造方法では、シリコン基板２の元になるｐ形シリコン基板２０の不純物濃度によって決まるｐ形シリコン基板２０の抵抗率を変えることによっても、複数の第１細孔２４の形状及び複数の第２細孔２５の形状を変えることが可能である。
　なお、第３工程でのエッチングとしてウェットエッチングを行う場合、第３工程と第４工程とを連続的に行うことも可能である。
　第５工程では、ｐ形シリコン基板２０に拡散層からなるドープ層３（図６Ａ参照）を形成する。つまり、第５工程は、拡散工程を含む。拡散工程では、ｐ形シリコン基板２０にｐ形不純物（例えば、ボロン）を熱拡散させることによって、ドープ層３を形成する。これにより、第１多孔質部２３Ａと第２多孔質部２３Ｂと庇部２７とドープ層３とを有するシリコン基板２が形成される。
　第６工程では、図６Ａに示すように、ドープ層３上に誘電体層４を形成する。第６工程では、誘電体層４の第１酸化ケイ素膜を例えばＣＶＤ法によって形成し、誘電体層４の窒化ケイ素膜を例えばＣＶＤ法によって形成し、誘電体層４の第２酸化ケイ素膜を例えばＣＶＤ法によって形成する。なお、第１酸化ケイ素膜は、熱酸化法によって形成してもよい。
　第７工程では、図６Ｂに示すように、誘電体層４上に導電体層５を形成する。より詳細には、第７工程では、まず、誘電体層４上に導電体層５の元になる導体材料層を形成する。第７工程では、導体材料層を例えばＣＶＤ法によって形成し、その後、例えば、フォトリソグラフィ技術及びエッチング技術を利用して導体材料層をパターニングすることによって、導体材料層の一部からなる導電体層５を形成する。
　第８工程では、第１外部接続電極７及び第２外部接続電極８（図１参照）を形成する。より詳細には、第８工程では、まず、誘電体層４にコンタクトホール４７（図２参照）を形成することによって、シリコン基板２の第１主面２１の一部を露出させる。第８工程では、例えば、フォトリソグラフィ技術及びエッチング技術を利用してコンタクトホール４７を形成する。その後、例えば、薄膜形成法、フォトリソグラフィ技術及びエッチング技術等を利用して第１外部接続電極７及び第２外部接続電極８を形成する。薄膜形成法は、例えば、蒸着法又はスパッタ法又はＣＶＤ法である。第８工程は、第１外部接続電極７とドープ層３とのオーミック接触を得るための熱処理を含む場合もある。
　キャパシタ１の製造方法では、第１工程においてｐ形シリコン基板２０として第１ウェハ（例えば、シリコンウェハ）を準備して、第１工程～第８工程を行うことにより、複数のキャパシタ１を含む第２ウェハを得ることができる。キャパシタ１の製造方法では、第８工程において、第２ウェハを例えばダイシングソー又はレーザダイシング装置等によって切断することで、複数のキャパシタ１を得ることができる。
　（４）利点
　実施形態１に係るキャパシタ１では、シリコン基板２が、第１多孔質部２３Ａが形成されている第１領域Ａ１と、第２多孔質部２３Ｂが形成されており、第１領域Ａ１を囲んでいる第２領域Ａ２と、第２領域Ａ２を囲んでいる第３領域Ａ３と、平面視で、第３領域Ａ３から、内方へ突出しており、第２多孔質部２３Ｂに重なっている庇部２７と、を含む。また、実施形態１に係るキャパシタ１では、誘電体層４が、シリコン基板２における第１多孔質部２３Ａの表面２３１Ａと第２多孔質部２３Ｂの表面２３１Ｂと庇部２７の表面２７０と第３領域Ａ３の主面２１とにわたって配置されている。キャパシタ１は、庇部２７に関連して、第１条件と、第２条件と、の両方を満たしている。第１条件は、シリコン基板２の厚さ方向Ｄ１における、第３領域Ａ３の主面２１を含む平面ＶＰ１と第１多孔質部２３Ａとの間の最短距離である第１距離Ｈ１が、平面ＶＰ１と庇部２７において第２多孔質部２３Ｂに対向する面２７Ｂとの間の距離である第２距離Ｈ２よりも長いという条件である。第２条件は、平面視で庇部２７の先端２７２が第２領域Ａ２の内周端よりも外側に位置しているという条件である。これにより、実施形態１に係るキャパシタ１は、キャパシタ１の容量を、より大きくすることができる。より詳細には、実施形態１に係るキャパシタ１は、シリコン基板２が第１多孔質部２３Ａに加えて第２多孔質部２３Ｂを含み、第２多孔質部２３Ｂの複数の第２細孔２５内にも誘電体層４及び導電体層５が形成されているので、チップサイズを大きくすることなく、キャパシタ１の容量を、より大きくすることが可能となる。また、実施形態１に係るキャパシタ１は、庇部２７に関して、第１条件及び第２条件を満たしているので、製造時に庇部２７が撓んで庇部２７によって第２多孔質部２３Ｂの複数の第２細孔２５の開口が塞がれる可能性を低減できる。これにより、実施形態１に係るキャパシタ１は、第２多孔質部２３Ｂの複数の第２細孔２５内への誘電体層４及び導電体層５の成膜性を向上させることが可能となり、キャパシタ１の容量を、より大きくすることが可能となる。
　第１距離Ｈ１は、庇部２７によって第２多孔質部２３Ｂの複数の第２細孔２５の開口が塞がれる可能性を低減する観点から、庇部２７の厚さの２倍以上であることが好ましい。また、第１距離Ｈ１は、容量の低下を抑制する観点から、庇部２７の厚さの１０倍以下であることが好ましい。
　また、実施形態１に係るキャパシタ１における導電体層５では、第４導電部５４の内周端５４１の少なくとも一部において第４導電部５４と第１導電部５１及び第２導電部５２とがつながっている。これにより、実施形態１に係るキャパシタ１は、導電体層５の抵抗を、より小さくすることが可能となり、キャパシタ１の特性を向上させることが可能となる。
　実施形態１に係るキャパシタ１における導電体層５では、第４導電部５４の内周端５４１の全周にわたって第４導電部５４と第１導電部５１及び第２導電部５２とがつながっているのが好ましい。これにより、実施形態１に係るキャパシタ１では、製造時に導電体層５を形成した後の工程（例えば、上述の第８工程において、蒸着法又はスパッタ法又はＣＶＤ法等の真空プロセス）において、庇部２７下の空隙の圧力変動を抑制することができ、庇部２７が破損することを抑制することが可能となる。
　また、実施形態１に係るキャパシタ１では、シリコン基板２がドープ層３を有するので、第１多孔質部２３Ａの表面２３１Ａの表面積及び第２多孔質部２３Ｂの表面２３１Ｂの表面積を大きくしやすいという利点がある。より詳細には、ドープ層３を形成する前にドープ層３よりも不純物濃度の小さなｐ形シリコン基板２０に陽極酸化処理を行うことで第１多孔質部２３Ａ及び第２多孔質部２３Ｂを形成することにより、第１多孔質部２３Ａの表面２３１Ａの表面積及び第２多孔質部２３Ｂの表面２３１Ｂの表面積を大きくすることができる。
　（実施形態２）
　以下、実施形態２に係るキャパシタ１Ａについて、図８に基づいて説明する。実施形態２に係るキャパシタ１Ａに関し、実施形態１に係るキャパシタ１（図１～３参照）と同様の構成要素については、同一の符号を付して説明を適宜省略する。
　（１）構成
　実施形態２に係るキャパシタ１Ａでは、庇部２７の長さが実施形態１に係るキャパシタ１における庇部２７の長さよりも短く、平面視で庇部２７の先端２７２と第２領域Ａ２の内周端との距離が長くなっている。これにより、実施形態２に係るキャパシタ１Ａでは、複数の第２細孔２５が、平面視で庇部２７に重ならない開口を有する１以上の第２細孔２５を含んでいる。
　（２）製造方法
　実施形態２に係るキャパシタ１Ａの製造方法は、実施形態１に係るキャパシタ１の製造方法と略同じである。実施形態２に係るキャパシタ１Ａの製造方法に関して、実施形態１に係るキャパシタ１の製造方法と同様の工程については説明を適宜省略する。
　実施形態２に係るキャパシタ１Ａの製造方法は、実施形態１に係るキャパシタ１の製造方法と同様、第１工程と、第２工程と、第３工程と、第４工程と、第５工程と、第６工程と、第７工程と、第８工程と、を含む。
　実施形態２に係るキャパシタ１Ａの製造方法では、第４工程において陽極酸化処理を行った後で、庇部２７の長さを短くするように庇部２７のパターニングを行っている点が、実施形態１に係るキャパシタ１の製造方法と相違する。庇部２７のパターニングに際しては、例えば、フォトリソグラフィ技術及びエッチング技術を利用して庇部２７のパターニングを行う。
　（３）利点
　実施形態２に係るキャパシタ１Ａは、実施形態１に係るキャパシタ１と比べて、第２多孔質部２３Ｂの複数の第２細孔２５内への誘電体層４及び導電体層５の成膜性を向上させることが可能となる。
　（変形例）
　実施形態１、２等は、本開示の様々な実施形態の一つに過ぎない。実施形態１、２等は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
　例えば、シリコン基板２におけるボディ領域２６及びドープ層３の導電形は、ｐ形である場合に限らず、ｎ形であってもよい。シリコン基板２におけるボディ領域２６及びドープ層３の導電形がｎ形である場合、ボディ領域２６及びドープ層３は、ｎ形不純物として例えばリン（Ｐ）を含むが、これに限らず、不純物として砒素（Ａｓ）又はアンチモン（Ｓｂ）を含んでもよい。また、シリコン基板２におけるボディ領域２６及びドープ層３の導電形がｎ形である場合においても、ドープ層３の不純物濃度は、ボディ領域２６の不純物濃度よりも大きい。また、ドープ層３のキャリア濃度は、ボディ領域２６のキャリア濃度よりも大きい。
　ドープ層３及びボディ領域２６の導電形がｎ形である場合、キャパシタ１の製造方法は、実施形態１に係るキャパシタ１の製造方法と略同じである。ただし、第１工程では、ｐ形シリコン基板２０の代わりにｎ形シリコン基板を準備する。また、陽極酸化処理では、第１多孔質部２３Ａ及び第２多孔質部２３Ｂを形成するために、シリコン基板２の元になるｎ形シリコン基板に光を照射することによってｎ形シリコン基板内の正孔を増加させる。
　また、キャパシタ１では、庇部２７に関して、第１条件と第２条件とのうち少なくとも一方の条件を満たしていればよい。したがって、キャパシタ１では、例えば、平面視で庇部２７の先端２７２が第２領域Ａ２の内周端と重なっている又は第２領域Ａ２の内周端よりも内側に位置していてもよい。
　また、シリコン基板２には、キャパシタ１、１Ａ以外の複数の回路素子（例えば、ＭＯＳＦＥＴ）が形成されていてよい。つまり、本開示に係るキャパシタ１、１Ａは、キャパシタ１、１Ａを含む半導体装置、例えば、キャパシタ１、１Ａを含むＩＣ（Integrated Circuit）チップに適用できる。
　（態様）
　以上説明した実施形態１、２等から本明細書には以下の態様が開示されている。
　第１の態様に係るキャパシタ（１；１Ａ）は、シリコン基板（２）と、誘電体層（４）と、導電体層（５）と、を備える。シリコン基板（２）は、第１多孔質部（２３Ａ）が形成されている第１領域（Ａ１）と、第２多孔質部（２３Ｂ）が形成されており、第１領域（Ａ１）を囲んでいる第２領域（Ａ２）と、第２領域（Ａ２）を囲んでいる第３領域（Ａ３）と、平面視で、第３領域（Ａ３）から、内方へ突出しており、第２多孔質部（２３Ｂ）に重なっている庇部（２７）と、を含む。誘電体層（４）は、シリコン基板（２）における第１多孔質部（２３Ａ）の表面（２３１Ａ）と第２多孔質部（２３Ｂ）の表面（２３１Ｂ）と庇部（２７）の表面（２７０）と第３領域（Ａ３）の主面（２１）とにわたって配置されている。導電体層（５）は、誘電体層（４）に積層されている。第１多孔質部（２３Ａ）は、シリコン基板（２）の厚さ方向（Ｄ１）に沿った複数の第１細孔（２４）を有する。第１多孔質部（２３Ａ）では、複数の第１細孔（２４）のうち隣り合う第１細孔（２４）の間隔（Ｌ１）は、シリコン基板（２）の厚さ方向（Ｄ１）において不均一である。第２多孔質部（２３Ｂ）は、複数の第２細孔（２５）を有する。シリコン基板（２）の厚さ方向（Ｄ１）における複数の第２細孔（２５）の各々と庇部（２７）との間の間隔は、第１領域（Ａ１）から離れて第３領域（Ａ３）に近づくにつれて長くなっている。キャパシタ（１；１Ａ）は、庇部（２７）に関連して、第１条件と、第２条件と、の少なくとも一方を満たしている。第１条件は、シリコン基板（２）の厚さ方向（Ｄ１）における、第３領域（Ａ３）の主面（２１）を含む平面（ＶＰ１）と第１多孔質部（２３Ａ）との間の最短距離である第１距離（Ｈ１）が、平面（ＶＰ１）と庇部（２７）において第２多孔質部（２３Ｂ）に対向する面（２７Ｂ）との間の距離である第２距離（Ｈ２）よりも長いという条件である。第２条件は、平面視で庇部（２７）の先端（２７２）が第２領域（Ａ２）の内周端よりも外側に位置しているという条件である。
　この態様によれば、容量を増加させることが可能となる。
　第２の態様に係るキャパシタ（１；１Ａ）では、第１の態様において、導電体層（５）は、第１導電部（５１）と、第２導電部（５２）と、第３導電部（５３）と、第４導電部（５４）と、を含む。第１導電部（５１）は、第１多孔質部（２３Ａ）の表面（２３１Ａ）を覆っている。第２導電部（５２）は、第２多孔質部（２３Ｂ）の表面（２３１Ｂ）を覆っている。第３導電部（５３）は、第３領域（Ａ３）の主面（２１）を覆っている。第４導電部（５４）は、庇部（２７）を覆っている。導電体層（５）では、第４導電部（５４）の内周端（５４１）の少なくとも一部において第４導電部（５４）と第１導電部（５１）及び第２導電部（５２）の少なくとも一方とがつながっている。
　この態様によれば、導電体層（５）の抵抗をより小さくすることが可能となり、キャパシタ（１；１Ａ）の特性を向上させることが可能となる。
　第３の態様に係るキャパシタ（１；１Ａ）では、第２の態様において、導電体層（５）では、第４導電部（５４）の内周端の全周にわたって第４導電部（５４）と第１導電部（５１）及び第２導電部（５２）の少なくとも一方とがつながっている。
　この態様によれば、導電体層（５）の抵抗を更に小さくすることが可能となり、キャパシタ（１；１Ａ）の特性を向上させることが可能となる。
　第４の態様に係るキャパシタ（１；１Ａ）では、第１～３の態様のいずれか一つにおいて、シリコン基板（２）の厚さ方向（Ｄ１）における、庇部（２７）の先端（２７２）と第２多孔質部（２３Ｂ）との間の距離が、庇部（２７）の基端（２７１）と第２多孔質部（２３Ｂ）との間の距離よりも短い。
　この態様によれば、第４導電部（５４）の内周端の少なくとも一部において第４導電部（５４）と第１導電部（５１）及び第２導電部（５２）の少なくとも一方とがつながっている導電体層（５）を形成しやすくなる。
　第５の態様に係るキャパシタ（１；１Ａ）は、第１～４の態様のいずれか一つにおいて、第１条件と第２条件との両方を満たしている。
　この態様によれば、容量を、より増加させることが可能となる。
　第６の態様に係るキャパシタ（１；１Ａ）では、第１～５の態様のいずれか一つにおいて、第１距離（Ｈ１）は、庇部（２７）の厚さの２倍以上１０倍以下である。
　第７の態様に係るキャパシタ（１；１Ａ）では、第１～６の態様のいずれか一つにおいて、シリコン基板（２）は、ｐ形不純物又はｎ形不純物を含有しているドープ層（３）を有する。ドープ層（３）は、第１多孔質部（２３Ａ）と第２多孔質部（２３Ｂ）と庇部（２７）と第３領域（Ａ３）の主面（２１）とに沿って形成されている。
　この態様によれば、第１多孔質部（２３Ａ）の表面（２３１Ａ）の表面積及び第２多孔質部（２３Ｂ）の表面（２３１Ｂ）の表面積を大きくしやすい。
　第８の態様に係るキャパシタ（１；１Ａ）では、第７の態様において、ドープ層（３）がｐ形不純物を含有している場合、ｐ形不純物は、ボロン又はインジウムであり、ドープ層（３）がｎ形不純物を含有している場合、ｎ形不純物は、リン、砒素又はアンチモンである。
　１、１Ａ　キャパシタ
　２　シリコン基板
　２１　第１主面
　２２　第２主面
　２３Ａ　第１多孔質部
　２３１Ａ　表面
　２３Ｂ　第２多孔質部
　２３１Ｂ　表面
　２４　第１細孔
　２５　第２細孔
　２７　庇部
　２７Ｂ　面
　２７０　表面
　２７１　基端
　２７２　先端
　３　ドープ層
　４　誘電体層
　５　導電体層
　７　第１外部接続電極
　８　第２外部接続電極
　Ａ１　第１領域
　Ａ２　第２領域
　Ａ３　第３領域
　Ｄ１　厚さ方向
　Ｈ１　第１距離
　Ｈ２　第２距離
　Ｌ１　間隔
　ＶＰ１　平面

Claims (8)

  1. 　第１多孔質部が形成されている第１領域と、第２多孔質部が形成されており、前記第１領域を囲んでいる第２領域と、前記第２領域を囲んでいる第３領域と、平面視で、前記第３領域から、内方へ突出しており、前記第２多孔質部に重なっている庇部と、を含むシリコン基板と、
    　前記シリコン基板における前記第１多孔質部の表面と前記第２多孔質部の表面と前記庇部の表面と前記第３領域の主面とにわたって配置されている誘電体層と、
    　前記誘電体層に積層されている導電体層と、を備え、
    　前記第１多孔質部は、
    　　前記シリコン基板の厚さ方向に沿った複数の第１細孔を有し、
    　前記第１多孔質部では、
    　　前記複数の第１細孔のうち隣り合う第１細孔の間隔は、前記シリコン基板の前記厚さ方向において不均一であり、
    　前記第２多孔質部は、
    　　複数の第２細孔を有し、
    　前記シリコン基板の前記厚さ方向における前記複数の第２細孔の各々と前記庇部との間の間隔は、前記第１領域から離れて前記第３領域に近づくにつれて長くなっており、
    　前記庇部に関連して、
    　　前記シリコン基板の前記厚さ方向における、前記第３領域の主面を含む平面と前記第１多孔質部との間の最短距離である第１距離が、前記平面と前記庇部において前記第２多孔質部に対向する面との間の距離である第２距離よりも長いという第１条件と、
    　　前記平面視で前記庇部の先端が前記第２領域の内周端よりも外側に位置しているという第２条件と、の少なくとも一方を満たしている、
    　キャパシタ。
  2. 　前記導電体層は、
    　　前記第１多孔質部の前記表面を覆っている第１導電部と、
    　　前記第２多孔質部の前記表面を覆っている第２導電部と、
    　　前記第３領域の前記主面を覆っている第３導電部と、
    　　前記庇部を覆っている第４導電部と、を含み、
    　前記導電体層では、前記第４導電部の内周端の少なくとも一部において前記第４導電部と前記第１導電部及び前記第２導電部の少なくとも一方とがつながっている、
    　請求項１に記載のキャパシタ。
  3. 　前記導電体層では、前記第４導電部の内周端の全周にわたって前記第４導電部と前記第１導電部及び前記第２導電部の少なくとも一方とがつながっている、
    　請求項２に記載のキャパシタ。
  4. 　前記シリコン基板の前記厚さ方向における、前記庇部の前記先端と前記第２多孔質部との間の距離が、前記庇部の基端と前記第２多孔質部との間の距離よりも短い、
    　請求項１～３のいずれか一項に記載のキャパシタ。
  5. 　前記第１条件と前記第２条件との両方を満たしている、
    　請求項１～４のいずれか一項に記載のキャパシタ。
  6. 　前記第１距離は、前記庇部の厚さの２倍以上１０倍以下である、
    　請求項１～５のいずれか一項に記載のキャパシタ。
  7. 　前記シリコン基板は、ｐ形不純物又はｎ形不純物を含有しているドープ層を有し、
    　前記ドープ層は、前記第１多孔質部と前記第２多孔質部と前記庇部と前記第３領域の主面とに沿って形成されている、
    　請求項１～６のいずれか一項に記載のキャパシタ。
  8. 　前記ドープ層が前記ｐ形不純物を含有している場合、
    　　前記ｐ形不純物は、ボロン又はインジウムであり、
    　前記ドープ層が前記ｎ形不純物を含有している場合、
    　　前記ｎ形不純物は、リン、砒素又はアンチモンである、
    　請求項７に記載のキャパシタ。
PCT/JP2023/041784 2022-11-29 2023-11-21 キャパシタ WO2024116968A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022190471 2022-11-29
JP2022-190471 2022-11-29

Publications (1)

Publication Number Publication Date
WO2024116968A1 true WO2024116968A1 (ja) 2024-06-06

Family

ID=91323962

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/041784 WO2024116968A1 (ja) 2022-11-29 2023-11-21 キャパシタ

Country Status (1)

Country Link
WO (1) WO2024116968A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160342A (ja) * 1991-12-02 1993-06-25 Canon Inc 半導体装置及びその製造方法
JP2001523050A (ja) * 1997-11-12 2001-11-20 エプコス アクチエンゲゼルシャフト 少なくとも１つのコンデンサを有する回路構造およびその製造方法
WO2020184517A1 (ja) * 2019-03-13 2020-09-17 パナソニックＩｐマネジメント株式会社 キャパシタ及びその製造方法
WO2021186893A1 (ja) * 2020-03-17 2021-09-23 パナソニックＩｐマネジメント株式会社 キャパシタ及びその製造方法
WO2022224669A1 (ja) * 2021-04-21 2022-10-27 パナソニックＩｐマネジメント株式会社 キャパシタ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160342A (ja) * 1991-12-02 1993-06-25 Canon Inc 半導体装置及びその製造方法
JP2001523050A (ja) * 1997-11-12 2001-11-20 エプコス アクチエンゲゼルシャフト 少なくとも１つのコンデンサを有する回路構造およびその製造方法
WO2020184517A1 (ja) * 2019-03-13 2020-09-17 パナソニックＩｐマネジメント株式会社 キャパシタ及びその製造方法
WO2021186893A1 (ja) * 2020-03-17 2021-09-23 パナソニックＩｐマネジメント株式会社 キャパシタ及びその製造方法
WO2022224669A1 (ja) * 2021-04-21 2022-10-27 パナソニックＩｐマネジメント株式会社 キャパシタ

Similar Documents

Publication Publication Date Title
US11316006B2 (en) Porous region structure and method of manufacture thereof
US10991509B2 (en) Capacitor
JP2005532698A (ja) トレンチ型ショットキ・バリア・ダイオード
TW201101395A (en) Trench Schottky diode and manufacturing mehtod thereof
US11784000B2 (en) Capacitor and method for producing same
KR20210053379A (ko) 반도체 메모리 소자 및 그의 제조 방법
US20220037523A1 (en) Semiconductor device and method for manufacturing same
US11476056B2 (en) Capacitor and method for manufacturing the same
JP5522907B2 (ja) ＳｉＣ膜の加工方法、半導体装置およびその製造方法
US20230178627A1 (en) Capacitor and method for producing same
WO2024116968A1 (ja) キャパシタ
US20230378252A1 (en) Semiconductor device and manufacturing method for semiconductor device
WO2024070344A1 (ja) キャパシタ
US20140103365A1 (en) Semiconductor device and method for manufacturing same
US20220115336A1 (en) Semiconductor device
WO2023149313A1 (ja) キャパシタ及びキャパシタの製造方法
JP7113601B2 (ja) 半導体装置及び半導体装置の製造方法
US20110073990A1 (en) Capacitor and Method for Making Same
TW202243237A (zh) 電容器
JP2021093439A (ja) 半導体装置
CN118575272A (zh) 电容器及制造电容器的方法
US20230231012A1 (en) Semiconductor device
US20230102582A1 (en) Chip parts
WO2022131048A1 (ja) キャパシタの製造方法
US20220139795A1 (en) Semiconductor device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23897616

Country of ref document: EP

Kind code of ref document: A1