JP2011176047A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】工程マークやアライメントマーク等を形成するトレンチ内のＳＯＧ膜にクラックが発生した場合に、そのクラックが素子形成領域に到達するのを防止する。
【解決手段】半導体基板１０の素子形成領域１０Ｔの外側において、工程マーク３０Ｃは、トレンチ３１のパターンで形成されている。素子形成領域１０Ｔと、その外側のトレンチ３１は層間絶縁膜２１に覆われており、層間絶縁膜２１は、トレンチ３１内を埋めるＳＯＧ膜２２に覆われている。さらに、半導体基板１０の表面上には、トレンチ３１及びトレンチ３１上のＳＯＧ膜２２を囲む環状ポリシリコン膜１８が形成されている。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体基板にトレンチが形成された半導体装置及びその製造方法に関する。

一般に、半導体装置（半導体集積回路を含む）の製造工程においては、各種の素子を形成する本パターンと共に、機種マーク、アライメントマーク、工程マーク等の各種のマーク類が半導体基板上に形成される。機種マークは、機種名を表示するために使用され、アライメントマークは、露光工程においてステッパーのマスク合わせマークとして使用され、工程マークは、工程名やマスク名を表示するために使用されるものである。

トレンチゲート型のＭＯＳトランジスタを備えた半導体装置においては、半導体基板の表面にトレンチが形成される。このトレンチの形成工程において、トレンチゲート用のトレンチと同時に、アライメントマーク、工程マーク、機種名等のマーク類がトレンチのパターンで形成されることが多い。

図６は、工程マークをトレンチで形成した例を示す図である。トレンチで形成された工程マーク１３１は、素子形成領域１１０Ｔのトレンチゲート用のトレンチ（不図示）の形成と同時に半導体基板の表面に形成される。

工程マーク１３１のトレンチが形成されると、後で行われるベーキング処理等の熱処理において、工程マーク１３１のトレンチの周囲から素子形成領域１１０Ｔに向かって、半導体基板１１０に結晶欠陥が生じやすくなる不図示。この問題に対しては、工程マーク１３１を囲む環状トレンチ１１８を半導体基板１１０に形成し、この環状トレンチ１１８によって上記結晶欠陥の進行を止める方法が知られている（例えば、特許文献１参照）。

その後、トレンチゲート用トレンチ内にゲート電極としてポリシリコン電極が形成される。さらに、ポリシリコン電極、工程マーク１３１、環状トレンチ１１８を覆ってＢＰＳＧ等の層間絶縁膜１２０が形成され、層間絶縁膜上に平坦化用のＳＯＧ膜（Spin On Glass）１２１が塗布され、ベーキング処理が行われる。

なお、工程マーク１３１は、視認性を向上させるために、その幅はトレンチゲート用のトレンチの幅より大きく形成される。このため、ＳＯＧ膜１２１は工程マークのトレンチ内に厚く形成されていた。

特開２００９−１５８５８８号公報

しかしながら、ＳＯＧ膜１２１のベーキング処理時に、工程マーク１３１のトレンチ内のＳＯＧ膜１２１にクラック１５０が発生し、そのクラック１５０がＭＯＳトランジスタ等の形成領域１１０Ｔまで到達することがあった。このようなＳＯＧ膜１２１のクラック１５０は、工程マーク１３１だけでなく、環状トレンチ１３１内のＳＯＧ膜１２１や、アライメントマーク、機種名等のトレンチ内のＳＯＧ膜１２１にも同様に発生するおそれがある。また、クラック１５０はＳＯＧ膜１２１の下層の層間絶縁膜１２０にも及ぶおそれがある。ＳＯＧ膜１２１や層間絶縁膜１２０にクラックが発生すると半導体装置の歩留まりや信頼性が劣化するおそれがある。

本発明の半導体装置は上述の課題に鑑みてなされたものであり、半導体基板と、半導体基板の素子形成領域の表面に形成された第１のトレンチと、素子形成領域の外側の半導体基板の表面に形成され、第１のトレンチの幅よりも大きい幅を有する第２のトレンチと、第２のトレンチ及び素子形成領域を覆うＳＯＧ膜と、第２のトレンチ及び第２のトレンチ上のＳＯＧ膜を囲むように半導体基板の表面上に形成された環状突起体と、を備えることを特徴とする。

また、本発明の半導体装置の製造方法は、半導体基板の素子形成領域の表面に第１のトレンチを形成すると共に、素子形成領域の外側の半導体基板の表面に第１のトレンチの幅よりも大きい幅を有する第２のトレンチを形成する工程と、半導体基板上に、第２のトレンチを囲む環状突起体を形成する工程と、第２のトレンチ及び素子形成領域上にＳＯＧ膜を形成する工程と、を備えることを特徴とする。

本発明によれば、第２のトレンチ（例えば、工程マークやアライメントマーク等のマーク類）内のＳＯＧ膜にクラックが発生した場合に、環状突起体によりＳＯＧ膜のクラックがブロックされるため、ＳＯＧ膜のクラックが素子形成領域に到達するのを防止することができる。これにより、半導体装置の歩留まり、信頼性の劣化を防止することができる。

本発明の実施形態による半導体装置の平面図である。 図１の工程マーク３０Ｃの拡大図である。 本発明の実施形態による半導体装置の製造方法を説明する断面図である。 本発明の実施形態による半導体装置の製造方法を説明する断面図である。 本発明の実施形態による半導体装置の製造方法を説明する断面図である。 従来例による半導体装置の平面図である。

本発明の実施形態について図面を参照して説明する。図１は、ダイシング前の半導体装置の平面図である。図２は、図１の工程マーク３０Ｃの拡大図である。

図１及び図２に示すように、半導体基板１０（この状態では、半導体ウエハ）のダイシング領域ＳＬに囲まれた領域が、ダイシング後に半導体チップとなるチップ領域である。そのチップ領域の素子形成領域１０Ｔ内にトレンチゲート型のＭＯＳトランジスタＴ１，Ｔ２が配置されている。トレンチゲート型のＭＯＳトランジスタＴ１，Ｔ２のゲート電極は、半導体基板１０の表面に形成されたトレンチゲート用のトレンチ（本発明の「第１のトレンチ」の一例）の中に埋め込まれている。

機種マーク３０Ａは、素子形成領域１０Ｔの外側のチップ領域に配置され、アライメントマーク３０Ｂ及びレイヤーマーク３０Ｃは、チップ領域の外側のダイシング領域ＳＬ上に配置されている。機種マーク３０Ａ、アライメントマーク３０Ｂ、工程マーク３０Ｃといったマーク類についても、トレンチ３１（本発明の「第２のトレンチ」の一例）のパターンによって形成されている。機種マーク３０Ａは、アルファベットや数字等のパターンで形成され、アライメントマーク３０Ｂは、線分等の図形パターンで形成され、工程マーク３０Ｃは、この例ではトレンチ工程又はトレンチマスクを意味する「ＴＲＮ」という文字列パターンで形成されている。これらのマーク類は、ＭＯＳトランジスタＴ１，Ｔ２のトレンチゲート用のトレンチを形成する工程で同時に形成される。

機種マーク３０Ａ、アライメントマーク３０Ｂ、工程マーク３０Ｃのトレンチ３１の平面で見た幅は、視認性やパターン認識の精度を向上させるために、ＭＯＳトランジスタＴ１，Ｔ２のトレンチゲート用のトレンチの幅よりも大きく形成されている。

そして、素子形成領域１０Ｔ上と、その外側の領域上には、機種マーク３０Ａ、アライメントマーク３０Ｂ、工程マーク３０Ｃを覆って、層間絶縁膜２１及びＳＯＧ膜２２が形成されている。さらに、機種マーク３０Ａ、アライメントマーク３０Ｂ、工程マーク３０Ｃは、それぞれ、環状ポリシリコン膜１８（本発明の環状突起体の一例）により囲まれている。各環状ポリシリコン膜１８は、素子形成領域１０Ｔの外側に配置される。

概略の断面構成としては、後述する図５（ｂ）に示すように、環状ポリシリコン膜１８は、その所定の厚さによって、機種マーク３０Ａ、アライメントマーク３０Ｂ、工程マーク３０Ｃの各トレンチ３１上の層間絶縁膜２１及びＳＯＧ膜２２を囲んでいる。

次に、半導体装置の製造方法を図３乃至図５に基づいて説明する。図３（Ａ），図４（Ａ），図５（Ａ）は、トレンチゲート型のＭＯＳトランジスタＴ１，Ｔ２のうち、１つのトレンチゲートの断面図の一例であり、図３（Ｂ），図４（Ｂ），図５（Ｂ）は工程マーク３０Ｃ等のトレンチ３１の断面図の一例であり、工程マーク３０Ｃのトレンチ３１の場合、図２のＸ−Ｘ線に沿った断面図に対応している。

図３（Ａ）及び図３（Ｂ）に示すように、Ｎ型の半導体基板１０の表面の素子形成領域１０Ｔ内に、エピタキシャル層からなるＮ−型の半導体層１１を形成し、半導体層１１の表面に例えばボロンがイオン注入されてなるＰ−型のチャネル層１２を形成する。

そして、半導体基板１０の表面を選択的にエッチングすることにより、チャネル層１２の表面から半導体層１１に到達するトレンチゲート用のトレンチ１３を形成すると共に、素子形成領域１０Ｔの外側で工程マーク３０Ｃ等のトレンチ３１を形成する。

この時、トレンチゲート用のトレンチ１３と工程マーク３０Ｃ等のトレンチ３１は略同じ深さ、例えば１．２μｍ〜１．８μｍの深さで形成される。また、工程マーク３０Ｃ等のトレンチ３１の幅Ｗ２は、トレンチゲート用のトレンチ１３の幅Ｗ１よりも１０倍以上大きいことが視認性等を向上させる点で好ましい。例えば、トレンチゲート用のトレンチ１３の幅Ｗ１は０．５μｍであり、工程マーク３０Ｃ等のトレンチ３１の幅Ｗ２は８μｍである。

次に、トレンチゲート用のトレンチ１３と工程マーク３０Ｃ等が形成された半導体基板１０の表面上に、熱酸化等により例えば０．１μｍ〜０．２μｍの厚さを有したゲート絶縁膜１４が形成される。

その後、半導体基板１０表面上の全面に例えば、約０．５μｍの厚さを有したポリシリコン膜１５がＬＰＣＶＤ法により形成される。この時、ポリシリコン膜１５はトレンチゲート用のトレンチ１３内に埋め込まれるが、工程マーク３０Ｃ等のトレンチ３１については、その幅Ｗ２が比較的大きく、ポリシリコン膜１５の膜厚もトレンチ３１の深さより相当薄いので、ポリシリコン膜１５は工程マーク３０Ｃ等のトレンチ３１内に完全には埋め込まれない。

次に、ポリシリコン膜１５上のホトレジスト層を形成し、所定のマスクを用いてホトレジスト層を露光し、現像することにより、環状ポリシリコン膜１８の形成予定領域上に選択的にレジストパターン１６を形成する。この時、前述の所定のマスクのアライメント工程にアライメントマーク３０Ｂを用いることができる。

そして、レジストパターン１６をマスクとしてポリシリコン膜１５をドライエッチングする。このドライエッチングは、半導体基板１０の表面のゲート絶縁膜１４が露出するまで行われる。その後、レジストパターン１６は除去される。

すると、図４（Ａ）に示すように、トレンチゲート用のトレンチ１３内にＭＯＳトランジスタＴ１，Ｔ２のゲート電極としてポリシリコン電極１７が形成される。一方、図４（Ｂ）に示すように、素子形成領域１０Ｔの外側では、工程マーク３０Ｃ等のトレンチ３１を囲む環状ポリシリコン膜１８（本発明の環状突起体の一例）が形成される。つまり、環状ポリシリコン膜１８は、ポリシリコン電極１７と同一工程で形成することができる。環状ポリシリコン膜１８の幅Ｗ３は例えば２μｍ〜４μｍであり、その高さは例えば０．５μｍである。

また、工程マーク３０Ｃ等のトレンチ３１内のポリシリコン膜１５は前述のドライエッチングにより殆ど除去され、その側壁にサイドウォール状のポリシリコン膜１５Ｓが残存するだけである。

このように、ポリシリコン電極１７と環状ポリシリコン膜１８を同一工程で形成すれば、製造工程が簡略化され、製造コストの増大を抑えることができる。なお、そのような効果を考慮する必要のない場合には、ポリシリコン電極１７と環状ポリシリコン膜１８は、必ずしも同一工程で形成される必要はない。

次に、図５（Ａ）及び図５（Ｂ）に示すように、トレンチゲート用のトレンチ１３に隣接する領域では、Ｐ−型のチャネル層１２の表面に、例えばボロンがイオン注入されてなるＰ＋型のボディ層１９を形成し、さらに、例えばヒ素のイオン注入により、ソースとなるＮ＋型の不純物層２０を形成する。不純物層２０はトレンチ１３を挟む領域に形成され、ボディ層１９は不純物層２０中でトレンチ１３と接しない領域に部分的に形成される。

その後、半導体基板１０上の全面に、例えばＮＳＧ膜、ＢＰＳＧ膜等の層間絶縁膜２１（本発明の「絶縁膜」の一例）を例えば０．８μｍの厚さで形成する。トレンチゲート用のトレンチ１３にはポリシリコン電極１７がほぼ埋め込まれているため、層間絶縁膜２１は、トレンチゲート用のトレンチ１３上では、ほぼ平坦に形成される。一方、工程マーク３０Ｃ等のトレンチ３１においては、層間絶縁膜２１は工程マーク３０Ｃ等のトレンチ３１の側面から底部まで入り込んで形成されるため、層間絶縁膜２１には工程マーク３０Ｃ等のトレンチ３１の形状が反映されて凹部２１Ｃが形成される。

次に、層間絶縁膜２１上に平坦化のためのＳＯＧ膜２２が塗布される。この場合、半導体基板１０（半導体ウエハ）を回転させながら液状のＳＯＧ材料が回転塗布される。ＳＯＧ材料はシリカ（ＳｉＯ_２）をアルコール溶剤で溶解してなるものである。回転塗布されたＳＯＧ膜２２は、素子用のトレンチ１３のポリシリコン電極１７上では、ほぼ平坦な層間絶縁膜２１上に例えば０．２μｍに薄く形成され、工程マーク３０Ｃ等のトレンチ３１内では、層間絶縁膜２１の凹部２１Ｃを埋めるように、例えば１．２μｍに厚く形成される。

また、環状ポリシリコン膜１８は、半導体基板１０の表面から上方に突出しているので、環状ポリシリコン膜１８上の層間絶縁膜２１の表面も高い位置に形成されている。そのため、ＳＯＧ膜２２は塗布時には液状であるため、環状ポリシリコン膜１８上の層間絶縁膜２１の表面上に存在したとしてもその膜厚は極めて薄くなっている（その箇所のＳＯＧ膜２２の図示は省略している）。

次に、ＳＯＧ膜２２を、例えば４００℃の温度条件でベーキング処理する。これにより、ＳＯＧ膜２２に含まれたアルコール成分が揮発して除去されることにより、ＳＯＧ膜２２は固体のＳｉＯ_２膜になるが、その時、ＳＯＧ膜２２に大きな収縮が起こる。この収縮によるストレスにより、工程マーク３０Ｃ等のトレンチ３１内のＳＯＧ膜２２にクラック５０が生じることがある。工程マーク３０Ｃ等のトレンチ３１内のＳＯＧ膜２２は下層の層間絶縁膜２１と直接接触しているので、ＳＯＧ膜２２にクラック５０は、層間絶縁膜２１にも波及することがある。

しかしながら、図５（Ｂ）に示すように、トレンチ３１及びトレンチ３１上のＳＯＧ膜２２を囲む環状突起体である環状ポリシリコン膜１８は、ストレス緩衝材として機能して、クラック５０をブロックする。これにより、クラック５０が環状ポリシリコン膜１８の外側の素子形成領域１０ＴのＳＯＧ膜２２や層間絶縁膜２１に到達することはなくなる。

また、環状ポリシリコン膜１８上にＳＯＧ膜２２があったとしても、その膜厚は前述のように極めて薄いため、ＳＯＧ膜２２は、環状ポリシリコン膜１８を間に挟んでほぼ分断されている。このため、工程マーク３０Ｃ等のトレンチ３１内のＳＯＧ膜２２にクラック５０が生じたとしても、そのクラック５０が環状ポリシリコン膜１８を越えて外側の素子形成領域１０Ｔに拡がることはない。

その後は、素子形成領域１０ＴのＳＯＧ膜２２、層間絶縁膜２１の上層にトレンチゲート型のＭＯＳトランジスタＴ１，Ｔ２のソース配線、ゲート配線等として、アルミニウム等からなる金属配線が形成される。２層金属配線の場合には、ＳＯＧ膜２２は、２層金属配線間の層間絶縁膜の一部に形成されることもある。

なお、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、上述の実施形態の環状ポリシリコン膜１８の替わりに、他の材料、例えばアルミニウムなどの配線材料やシリコン窒化膜などの絶縁材料からなる環状突起体（環状ポリシリコン膜１８と同一形状）を形成してもよい。

また、上述の実施形態は、素子形成領域１０Ｔにトレンチゲート型のＭＯＳトランジスタＴ１，Ｔ２を形成しているが、これに限らず、素子形成領域１０Ｔにトレンチを用いたその他の素子、例えばトレンチ内にキャパシタ電極を埋め込んだトレンチ型キャパシタや、素子形成領域１０ＴにＳＴＩトレンチ等の素子分離用トレンチを形成する場合にも、本発明を適用することができる。

１０ 半導体基板 １１ 半導体層
１２ チャネル層 １３ トレンチゲート用のトレンチ
１４ ゲート絶縁膜 １５ ポリシリコン膜
１６ レジストパターン １７ ポリシリコン電極
１８ 環状ポリシリコン膜 １９ ボディ層
２０ 不純物層 ２１ 層間絶縁膜
２２ ＳＯＧ膜 ３０Ａ 機種マーク
３０Ｂ アライメントマーク ３０Ｃ 工程マーク
３１ 工程マーク３０Ｃ等のトレンチ
５０ クラック

Claims (5)

1. 半導体基板と、
   前記半導体基板の素子形成領域の表面に形成された第１のトレンチと、
   前記素子形成領域の外側の前記半導体基板の表面に形成され、前記第１のトレンチの幅よりも大きい幅を有する第２のトレンチと、
   前記第２のトレンチ及び前記素子形成領域を覆うＳＯＧ膜と、
   前記第２のトレンチ及び前記第２のトレンチ上の前記ＳＯＧ膜を囲むように前記半導体基板の表面上に形成された環状突起体と、を備えることを特徴とする半導体装置。
2. 前記素子形成領域、前記第２のトレンチ及び前記環状突起体上に形成された絶縁膜を備え、前記ＳＯＧ膜は、前記素子形成領域及び前記第２のトレンチ上の前記絶縁膜上に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２のトレンチは、アライメントマーク、工程マーク又は機種マークを構成することを特徴とする請求項１又は２に記載の半導体装置。
4. 半導体基板の素子形成領域の表面に第１のトレンチを形成すると共に、前記素子形成領域の外側の前記半導体基板の表面に前記第１のトレンチの幅よりも大きい幅を有する第２のトレンチを形成する工程と、
   前記半導体基板上に、前記第２のトレンチを囲む環状突起体を形成する工程と、
   前記第２のトレンチ及び前記素子形成領域上にＳＯＧ膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
5. 前記環状突起体を形成する工程は、前記第１のトレンチ及び前記第２のトレンチが形成された前記半導体基板上にポリシリコン膜を形成するステップと、前記ポリシリコン膜をパターニングすることにより、前記第１のトレンチ内に前記ポリシリコン膜からなるゲート電極を形成すると同時に、前記第２のトレンチの周囲に前記ポリシリコン膜からなる前記環状突起体を形成するステップと、を含むことを特徴とする請求項４に記載の半導体装置の製造方法。

Images