KR20090024030A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 집적 회로 장치 및 그 제조 방법이 제공된다. 반도체 집적 회로 장치는 반도체 기판, 반도체 기판 내에 일 방향으로 연장되어 형성된 복수의 트렌치, 복수의 트렌치 중 적어도 2 이상을 서로 연결하는 적어도 하나의 연결 트렌치, 복수의 게이트 전극으로, 각 게이트 전극은 각 트렌치의 적어도 일부를 매립하는 복수의 게이트 전극, 트렌치의 적어도 일부를 매립하여 형성된 게이트 전극을 포함하는 트렌치 트랜지스터, 및 적어도 하나의 연결 트렌치 내에 충전된 캡핑층을 포함한다.
트렌치 트랜지스터, 연결 트렌치

Description

반도체 집적 회로 장치 및 그 제조 방법{Semiconductor integrated circuit device and fabrication method for the same}
본 발명은 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 제조 공정이 단순화된 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어들고 있으며, 이에 따라 보다 성능이 향상된 반도체 소자들이 개발되고 있다.
반도체 소자의 고집적화와 더불어 복수의 트랜지스터 간의 간격이 좁아지게 되었으며, 좁은 간격으로 트랜지스터를 배치하더라도 채널 길이가 좁아지지 않도록 트랜지스터를 반도체 기판 내에 형성하는 방법이 연구되고 있다.
이와 같이 좁은 간격의 트랜지스터를 반도체 기판 내에 형성하기 위해서는 트랜지스터의 게이트 전극이 배치되는 트렌치를 형성하기 위한 포토레지스트의 패턴도 좁아져야 한다. 그러나, 포토레지스트 패턴을 좁게 하는 것은 노광기의 해상도에 의해 제약을 받을 수 있다. 따라서 먼저 상대적으로 넓은 폭의 개구부를 가지는 포토레지스트 패턴을 형성하고, 개구부에 식각 유도 물질을 도포한 후 이를 식 각하여 하나의 개구부 당 2개의 트렌치를 형성하는 방법이 연구되고 있다. 그러나, 하나의 개구부에 2개의 트렌치를 형성할 때 각각의 트렌치에 충전된 도전 물질이 단락되지 않도록 2개의 트렌치를 서로 분리해주는 별도의 공정이 요구되어 공정 시간이 증가되었다.
본 발명이 해결하고자 하는 과제는, 제조 공정이 단순화된 반도체 집적 회로 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 반도체 기판, 상기 반도체 기판 내에 일 방향으로 연장되어 형성된 복수의 트렌치, 상기 복수의 트렌치 중 적어도 2 이상을 서로 연결하는 적어도 하나의 연결 트렌치, 복수의 게이트 전극으로, 상기 각 게이트 전극은 상기 각 트렌치의 적어도 일부를 매립하는 복수의 게이트 전극, 상기 트렌치의 적어도 일부를 매립하여 형성된 게이트 전극을 포함하는 트렌치 트랜지스터, 및 상기 적어도 하나의 연결 트렌치 내에 충전된 캡핑층을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 상기 반도체 기판 내에 일 방향으로 연장되는 복수의 트렌치 및 상기 복수의 트렌치 중 적어도 2 이상을 서로 연결하는 연결 트렌치 를 형성하고, 상기 복스의 트렌치의 적어도 일부를 매립하여 형성된 복수의 게이트 전극을 형성하고, 상기 적어도 하나의 연결 트렌치에 캡핑층을 충전하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 상에 식각 보조막을 형성하고, 상기 식각 보조막 상에, 일 방향으로 연장된 복수의 제1 개구부, 및 상기 복수의 제1 개구부 중 적어도 2 이상을 서로 연결하는 제2 개구부를 포함하는 마스크막 패턴을 형성하고, 상기 마스크막 패턴 상에 식각 유도막 및 분리 절연막을 균일한 두께로 순차 증착하고, 상기 제1 개구부 내부에 형성되어 있던 부분을 제외한 상기 분리 절연막을 식각하여 제거하고, 상기 식각 유도막을 식각하여 상기 각 제1 개구부에 대응되는 상기 반도체 기판 내에 서로 분리된 2개의 트렌치를 형성하고, 상기 제2 개구부에 대응되는 상기 반도체 기판 내에 연결 트렌치를 형성하고, 상기 트렌치의 적어도 일부를 매립하여 상기 반도체 기판 내에 게이트 전극을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 반도체 집적 회로 장치 및 그 제조 방법에 따르면 광마스크의 형상을 변경하여 트렌치를 분리 형성함으로써, 별도의 트렌치 분리 공정이 요구되지 않는다. 이에 따라 공정수가 감소되어 공정 시간이 감소된다. 또한, 게이트 전극의 이격 거리를 짧게 형성함으로써 반도체 집적 회로의 집적 밀도를 높일 수 있다. 또한, 반도체 기판 내에 게이트 전극을 형성함으로써 채널 길이가 길어지는 효과가 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 단면도이다.
도 1을 참조하면, 반도체 기판(100)에는 게이트 전극(640)과 소오스/드레인 영역(130)이 형성된 영역 및 게이트 전극(640) 등이 형성되지 않은 영역이 있다.
반도체 기판(100)은 실리콘 반도체 기판, SOI(Silicon On Insulator) 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 또는 디스플레이용 유리 반도체 기판 등이 될 수 있다. 또한, 반도체 기판(100)은 주로 P형 반도체 기판을 사용하고, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수도 있다.
반도체 기판(100) 내에 형성된 제1 및 제2 소자 분리 영역(110, 120)은 액티브(active) 영역을 정의한다. 제1 소자 분리 영역(110, 120)은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)일 수 있다.
트렌치 트랜지스터는 트렌치(140), 게이트 절연막(150), 게이트 전극(640), 제1 캡핑층(710) 및 소오스/드레인 영역(130)을 포함한다.
트렌치(140)는 제1 소자 분리 영역(110)에 의해 정의된 액티브 영역 상에 리세스되어 형성된다. 트렌치(140)는 반도체 기판(100) 내에 일 방향으로 연장되어 형성된다.
트렌치(140)의 내면에는 게이트 절연막(150)이 컨포말하게 형성된다. 게이트 절연막(150)은 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다.
게이트 절연막(150) 상에는 트렌치(140)의 적어도 일부를 매립하도록 게이트 전극(640)이 형성된다. 게이트 전극(640)은 금속막일 수 있다. 예를 들어, W, TiN 등을 포함할 수 있으나, 이에 한정되지 않으며, 필요에 따라 다른 물질막들이 포함되어 있을 수 있다. 본 실시예의 게이트 전극(640)은 트렌치(140) 내부에 위치하여 반도체 기판(100) 외부로 돌출되지 않는다. 게이트 전극(640)이 반도체 기판(100) 내부에 형성되어 반도체 집적 회로 장치의 두께가 감소되는 한편, 채널 길이가 감소될 수 있다.
게이트 전극(640)의 양측의 액티브 영역에는 소오스/드레인 영역(130)이 구비된다. 소오스/드레인 영역(130)은 예를 들어, 트렌치 트랜지스터가 N형인 경우, N형 불순물이 이온 주입되어 형성될 수 있다.
게이트 전극(640)의 상부는 제1 캡핑층(710)이 충전되어 있어 게이트 전극(640)을 이루는 도전 물질을 외부 도전 물질과 절연시킨다.
반도체 기판(100) 내에는 제2 소자 분리 영역(120)도 형성될 수 있다. 도 1은 단면을 나누어 도시하여 제2 소자 분리 영역(120)이 제1 소자 분리 영역(110)과 분리된 것처럼 보이나 제2 소자 분리 영역(120)은 제1 소자 분리 영역(110)과 연결될 수 있다. 즉, 제2 소자 분리 영역(120)은 제1 소자 분리 영역(110)과 마찬가지 로 LOCOS방법을 이용한 FOX 또는 STI일 수 있다. 본 실시예의 제2 소자 분리 영역(120) 내부에는 연결 트렌치(350)가 형성된다.
연결 트렌치(350)는 적어도 2개의 트렌치(140)를 서로 연결한다. 즉, 복수의 트렌치(140) 중 서로 인접한 2개의 트렌치(140)의 일 종단이 연결 트렌치(350)에 의해 연결될 수 있다.
연결 트렌치(350)는 연결 트렌치(350)를 형성하는 마스크 제작에 용이하도록 서로 인접한 4개의 트렌치(140)의 일 종단을 연결할 수 있다. 이 경우 연결 트렌치(350)는 4개의 트렌치(140)의 일 종단과 이들과 순차 배열된 4개의 트렌치(140)의 타 종단에 번갈아 형성될 수 있다.
본 실시예의 변형례에서는 연결 트렌치(350)는 반도체 기판(100) 내의 복수의 트렌치(140) 전부를 서로 연결할 수 있다. 구체적으로 복수의 트렌치(140)들의 일 종단이 연결 트렌치(350)에 의해 모두 연결될 수 있으며, 복수의 트렌치(140)들의 타 종단도 연결 트렌치(350)에 의해 모두 연결될 수 있다.
연결 트렌치(350)에는 제2 캡핑층(720)이 충전되어 있다. 상술한 제1 캡핑층(710) 및 제2 캡핑층(720)은 절연 물질로 이루어질 수 있다. 제1 캡핑층(710) 및 제2 캡핑층(720)을 구성하는 절연 물질로서 SiN이 적합하게 예시된다. 제2 캡핑층(720)은 복수의 트렌치(140)에 충전된 게이트 전극(640)을 서로 분리시킨다. 즉, 제2 캡핑층(720)은 게이트 전극(640)의 쇼트를 방지한다.
트렌치 트랜지스터가 형성된 반도체 기판(100) 상에는 하나 이상의 층간 절연막(미도시)이 차례로 적층될 수 있다. 층간 절연막은 예를 들어, 질화막, 산화막 등일 수 있다.
트렌치 트랜지스터의 소오스/드레인 영역(130) 상에는 층간 절연막을 관통하는 콘택홀(미도시)이 형성된다. 본 실시예에서는 게이트 전극(640)이 반도체 기판(100) 상부로 돌출되지 않으므로 콘택 면적이 증가될 수 있으며, 스페이서가 형성되지 않을 수 있다.
이하, 도 1 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조에 사용되는 광마스크의 레이아웃도이다. 도 3은 도 2의 광마스크에 의해 패터닝된 반도체 집적 회로 장치의 사시도이다. 도 4 내지 도 11은 도 3의 A-A'선 및 B-B'선을 따라 자른, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 2 및 도 3를 참조하면, 트렌치 트렌지스터 등이 형성된 반도체 기판(100) 상에 식각 보조막(200)을 형성하고, 마스크 물질을 도포한 후, 광마스크(800)를 이용하여 광마스크 패턴(810, 820, 830)을 형성한다.
도 4를 참조하면, 반도체 기판(100) 상에 제1 소자 분리 영역(110) 및 제2 소자 분리 영역(120)을 형성한다. 제1 소자 분리 영역(110)에 의해 정의된 영역 상에 트렌치 트랜지스터를 형성한다. 트렌치 트랜지스터는 게이트 절연막(150), 게이트 전극(640), 제1 캡핑층(710), 및 소오스/드레인 영역(130)을 포함한다.
이어서, 이들 소자가 형성된 반도체 기판(100) 상에 식각 보조막(200)을 형성한다. 식각 보조막(200)은 후술하는 식각 유도막(400)과 동일한 재료로 이루어질 수 있으며, 예를 들어 폴리 실리콘으로 이루어질 수 있다.
이어서, 식각 보조막(200) 상에, 광마스크(도 2의 800 참조)를 이용하여 일 방향으로 연장된 복수의 제1 개구부(340), 및 복수의 제1 개구부(340) 중 적어도 2 이상을 서로 연결하되 제1 개구부(340)보다 넓은 폭을 가지는 제2 개구부(350)를 정의하는 마스크막 패턴(300)을 형성한다.
다시 도 2를 참조하면, 광마스크(800)는 투명 기판(미도시) 상에 형성된 Cr(크롬) 등의 불투명 물질로 이루어진 패턴(810, 820, 830)을 포함한다. 본 실시예의 광마스크(800)는 광마스크 가장자리 패턴(810), 광마스크 제1 내부 패턴(820), 및 광마스크 제2 내부 패턴(830)으로 패터닝되어 있다. 광마스크 가장자리 패턴(810)은 서로 대향하는 한 쌍의 변과 이들과 교차하는 한 쌍의 변으로 이루어질 수 있다. 즉, 광마스크 가장자리 패턴(810)은 예를 들어 직사각형 형상을 가질 수 있다. 여기서, 직사가형 형상은, 필요에 따라 모서리가 모따기되어 있거나, 모서리 부분에 돌출된 형상이 더 있을 수도 있다. 광마스크 제1 내부 패턴(820)은 서로 평행하게 복수개 형성되어 광마스크 가장자리 패턴(810)의 서로 대향하는 한 쌍의 변 중 어느 하나의 변과 연결된다. 광마스크 제2 내부 패턴(830)은 광마스크 제1 내부 패턴(820)과 평행하게 형성된다. 광마스크 제2 내부 패턴(830)은 광마스크 제1 내부 패턴(820)과 교대로 형성될 수 있다. 광마스크 제1 내부 패턴(820)이 광마스크 가장자리 패턴(810)의 일변과 연결된 경우 이와 인접한 광마스크 제2 내부 패턴(830)은 광마스크 가장자리 패턴(810)의 상기 일변과 연결되지 않는다. 이들 패턴(810, 820, 830)에 의해 광마스크 제1 개구부(840)와 광마스크 제2 개구 부(850)가 정의된다. 광마스크 제2 개구부(850)의 폭(W2)은 광마스크 제1 개구부(840)의 폭(W1)보다 넓을 수 있다. 광마스크 제2 개구부(850)의 폭(W2)은 광마스크 제1 개구부(840)의 폭(W1)의 2배 이상일 수 있다. 광마스크 제1 개구부(840)와 광마스크 제2 개구부(850)는 "U"자 형상을 가지며, 전체적으로 복수개의 "U"자 형상을 서로 반대 방향으로 연속하여 배치한 형상을 가진다.
도 2 내지 도 4를 참조하면, 상술한 광마스크(800)를 이용하여 포토 레지스트(미도시)에 광을 조사하여 마스크막 패턴(300)을 형성한다.
마스크막 패턴(300)은 광마스크(800)의 패턴(810, 820, 830)에 상응하는 형상으로 형성된다. 즉, 마스크막 패턴(300)은 예를 들어 직사각형 형상의 가장자리 패턴(310), 가장자리 패턴(310)의 서로 대향하는 한 쌍의 변 중 어느 하나를 연결하도록 평행하게 형성된 복수의 제1 내부 패턴(320), 제1 내부 패턴(320)과 교대로 배치된 제2 내부 패턴(330)을 포함한다. 제1 내부 패턴(320)이 일측 가장 자리 패턴(310)과 연결된 경우 이 제1 내부 패턴(320)과 인접한 제2 내부 패턴(330)은 상기 가장 자리 패턴(310)의 일측과 연결되지 않고 가장 자리 패턴(310)의 타측과 연결된다. 이에 따라 제1 개구부(340)와 제2 개구부(350)는 "U"자 형상을 가지며, 전체적으로 복수개의 "U"자 형상을 서로 반대 방향으로 연속하여 배치한 형상을 가진다. 다시 말하면, 복수의 제1 개구부(340)는 일 방향으로 연장되고, 제2 개구부(350)는 제1 개구부(340)의 적어도 일 종단 또는 타 종단을 연결한다. 이 경우, 제2 개구부(350)의 폭(W2)은 제1 개구부(340)의 폭(W1)보다 넓을 수 있다. 제2 개구부(350)의 폭(W2)은 제1 개구부(340)의 폭(W1)의 2배 이상일 수 있다.
이어서, 도 5를 참조하면, 예를 들어 CVD 방식 또는 스퍼터링 방식을 이용하여 마스크막 패턴(310, 330) 상에 식각 유도막(400) 및 분리 절연막(500)을 균일한 두께로 순차 증착한다.
식각 유도막(400)은 후속 공정에서 트렌치(도 1의 140 참조) 및 연결 트렌치(도 1의 350 참조)를 형성 시 식각 경로를 유도하는 역할을 한다. 식각 유도막(400)은 식각 보조막(200)과 동일한 재료로 이루어질 수 있으며, 분리 절연막(500)과 식각 특성이 다른 재료로 이루어질 수 있다. 식각 유도막(400)은 예를 들어 폴리 실리콘으로 이루어질 수 있다.
식각 유도막(400)은 마스크막 패턴(310, 330) 상부, 제1 개구부(340)의 측면과 바닥면, 제2 개구부(350)의 측면과 바닥면에 컨포말하게 증착된다. 이에 따라 식각 유도막(400)의 증착 후에도 제1 개구부(340)와 제2 개구부(350)에는 식각 유도막(400)이 충전되지 않은 공간이 잔류한다. 구체적으로 식각 유도막(400)은 예를 들어 30 내지 35 nm, 바람직하게는 32nm의 두께로 컨포말하게 증착할 수 있으나, 식각 유도막(400)의 증착 두께가 이에 제한되는 것은 아니다.
이어서 분리 절연막(500)을 식각 유도막(400) 상에 컨포말하게 증착시킨다. 분리 절연막(500)은 예를 들어 예를 들어 35 내지 45 nm, 바람직하게는 40nm의 두께로 컨포말하게 증착할 수 있으나, 분리 절연막(500)의 증착 두께가 이에 제한되는 것은 아니다. 이 경우 제1 개구부(340)는 분리 절연막(500)에 의해 완전히 충전되지만, 제2 개구부(350)에는 분리 절연막(500)이 충전되지 않은 빈 공간이 잔류한다.
분리 절연막(500)은 절연 물질, 예를 들어 SiN으로 이루어질 수 있다. 분리 절연막(500)은 후속 식각 공정에서 식각 유도막(400)을 식각시킬때 식각 유도막(400)을 분리시켜 제1 개구부(340)에 2개의 서로 분리된 트렌치를 형성시킨다.
이어서, 도 6을 참조하면, 분리 절연막(500)을 식각하여 제거한다. 이 경우 식각은 습식 식각 또는 등방성 건식 식각을 이용한다. 등방성 식각에 의해 식각 유도막(400) 상부에 컨포말하게 증착되었던 분리 절연막(500)이 대부분 제거되지만, 제1 개구부(340) 내에 증착된 분리 절연막(500)은 식각 후에도 제거되지 않고 잔류한다. 이에 따라 제1 개구부(340) 내에 증착된 식각 유도막(400)은 분리 절연막(500)을 기준으로 양측으로 분리된다. 반면, 제2 개구부(350) 내에 증착되어 있던 분리 절연막(500)은 제2 개구부(350) 내의 빈 공간으로 식각액이 침투되어 모두 제거되며, 그 하부의 식각 유도막(400)이 전부 노출된다.
이후, 식각 유도막(400)을 에치백하여 가장자리 패턴(310)과 제2 내부 패턴(330) 상의 식각 유도막(400)을 제거한다. 도시하지 않았으나 이 경우 제1 내부 패턴 상의 식각 유도막(400)도 함께 제거된다. 반면, 제1 개구부(340) 및 제2 개구부(350) 내의 식각 유도막(400)은 제거되지 않고 잔류한다. 즉, 제1 개구부(340) 및 제2 개구부(350)의 측면과 바닥면에는 식각 유도막(400)이 잔류하고 있다. 다만 제1 개구부(340)의 바닥면에 증착되어 있는 식각 유도막(400)은 분리 절연막(500)에 의해 차단되고 노출되지 않는다
이어서, 도 7을 참조하면, 식각 유도막(400)을 식각한다. 이 경우 분리 절연막(500)은 식각되지 않도록 식각액의 선택비를 조절한다.
제1 개구부(340)는 측면에 형성된 식각 유도막(400)을 따라 하부로 식각된다. 제1 개구부(340)의 바닥면에도 식각 유도막(400)이 형성되어 있으나 그 상부가 분리 절연막(500)에 의해 차단되어 있으므로 제1 개구부(340)의 바닥면 부위는 식각되지 않는다. 한편, 식각 유도막(400)과 동일한 재료로 이루어져 있는 식각 보조막(200)은 식각 유도막(400)의 식각 시 함께 식각된다. 뿐만 아니라 이들과 실질적으로 동일한 재료로 이루어진 반도체 기판(100)도 식각 유도막(400)의 식각 시 함께 식각된다. 결과적으로 제1 개구부(340)의 측면에 형성되어 있던 식각 유도막(400)을 따라 반도체 기판(100) 내부까지 트렌치(140)가 형성된다. 즉, 하나의 제1 개구부(340)에 2개의 트렌치(140)가 형성된다. 각 트렌치(140)를 형성하기 위해 좁은 포토 레지스트 패턴을 형성하는 경우에 비해 비교적 넓은 폭의 포토 레지스트를 형성하여 제1 개구부(340)를 먼저 형성한 후 트렌치(140)를 형성함으로써 노광기의 해상도에 따른 공정 제약을 회피할 수 있다.
제2 개구부(350)의 측면과 바닥면에도 식각 유도막(400)이 형성되어 있고, 그 하부에는 동일한 재료의 식각 보조막(200)과 반도체 기판(100)이 배치되어 있으므로 식각 유도막(400)의 식각 시 제2 개구부(350)의 폭에 상응하는 연결 트렌치(350)가 형성된다.
이어서, 도 8을 참조하면, 트렌치(140) 내에 게이트 절연막(150)을 형성한다. 이후, 예를 들어 CVD 방식 또는 스퍼터링 방식을 이용하여 게이트 전극용 도전 물질(600)을 상기 결과물의 전면에 증착한다. 이에 따라 마스크막 패턴(310, 320)과 트렌치(140)에 게이트 전극용 도전 물질(600)이 컨포말하게 중전된다. 이 경우 게이트 전극용 도전 물질(600)은 예를 들어 35 내지 45 nm, 바람직하게는 40nm의 두께로 컨포말하게 증착할 수 있으나, 게이트 전극용 도전 물질(600)의 증착 두께가 이에 제한되는 것은 아니다. 이 경우 트렌치(140) 내부는 게이트 전극용 도전 물질(600)로 전부 충전된다. 한편 연결 트렌치(350)의 측면과 바닥면에 게이트 전극용 도전 물질(600)이 증착되지만, 연결 트렌치는 트렌치(140)에 비해 넓은 폭을 가지므로 여전히 빈 공간을 가진다. 게이트 전극용 도전 물질(600)은 금속 물질, 예를 들어 W, TiN 등을 포함할 수 있다.
이어서, 도 9를 참조하면, 증착된 게이트 전극용 도전 물질(600)을 에치백하여 마스크막 패턴(310, 320) 상부 및 연결 트렌치(350)내의 게이트 전극용 도전 물질(600)을 전부 제거한다. 이에 따라 트렌치(140) 내부에만 충전된 게이트 전극용 도전 물질(610)이 잔류한다.
이어서, 도 10을 참조하면, 게이트 전극용 도전 물질(도 9의 610 참조)을 에치백하여 제거한다. 결과적으로 반도체 기판(100) 상부로 돌출된 게이트 전극용 도전 물질은 제거되고 반도체 기판(100) 내부에만 게이트 전극용 도전성 물질이 잔류하여 게이트 전극(640)을 형성한다.
이어서, 도 11을 참조하면, 트렌치(140) 및 연결 트렌치(350) 내부에 절연 물질을 충전시킨다. 이에 따라 트렌치(140) 내부에는 제1 캡핑층(710)이 형성되어 게이트 전극(640)을 보호한다. 연결 트렌치(350) 내부에는 제2 캡핑막(720)이 형성된다. 제2 캡핑막(720)은 서로 인접한 적어도 2개의 트렌치(140)를 절연시킨다. 즉, 제2 캡핑막(720)에 의해 게이트 전극(640)이 서로 분리된다.
이어서, 도 1을 참조하면, 식각 보조막(200) 및 이에 개재된 제1 캡핑층(710)의 일부와 제2 캡핑막(720)의 일부를 에치백하여 제거한다.
이후 반도체 기판(100) 상에 하나 이상의 층간 절연막(미도시)이 차례로 적층될 수 있다. 층간 절연막은 예를 들어, 질화막, 산화막 등일 수 있다. 또한, 층간 절연막 상부에 도전 물질을 증착하고 이를 소오스/드레인 영역(130)과 연결하는 콘택홀(미도시) 등을 형성하여 반도체 집적 회로 장치를 완성한다.
본 실시예의 제조 방법에 따르면 제1 개구부(340)와 제2 개구부(350)의 폭을 달리함으로써 트렌치(140)내 게이트 전극(640)을 분리하는 추가 공정이 요구되지 않아 공정이 단순화된다.
이하, 도 12 및 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 본 발명의 일 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 도 12는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조에 사용되는 광마스크의 레이아웃도이다. 도 13은 도 12의 광마스크에 의해 패터닝된 반도체 집적 회로 장치의 사시도이다.
도 12 및 도 13을 참조하면, 본 실시예의 광마스크(801)은 이전 실시예의 광마스크(도 2의 800 참조)와 광마스크 제1 내부 패턴(821) 및 광마스크 제2 내부 패턴(831)의 형상이 일부 상이하다. 본 실시예의 광마스크(801)는 광마스크 가장자리 패턴(810), 광마스크 제1 내부 패턴(821), 및 광마스크 제2 내부 패턴(831)을 포함한다. 광마스크 가장자리 패턴(810)은 이전 실시예와 동일하게 예를 들어 직사 각형 형상을 가질 수 있다. 광마스크 제1 내부 패턴(821)은 광마스크 가장자리 패턴(810)의 한 쌍의 변에 평행하고, 다른 한 쌍의 변에 실질적으로 수직하게 형성된다. 광마스크 제1 내부 패턴(821)은 서로 평행하게 복수개 형성되어 있으며, 광마스크 제1 내부 패턴(821)의 양단은 광마스크 가장자리 패턴(810)과 이격되어 있다. 광마스크 제2 내부 패턴(831)은 광마스크 제1 내부 패턴(821)과 동일한 형상을 가진다. 광마스크 제2 내부 패턴(831)은 광마스크 제1 내부 패턴(821)과 교대로 평행하게 배치된다.
광마스크 제1 개구부(840)는 광마스크 제1 내부 패턴(821) 및 광마스크 제2 내부 패턴(831) 사이에 W1의 폭으로 형성된다. 광마스크 제2 개구부(851)는 광마스크 제1 개구부(840)들의 일측을 전부 연결한다. 광마스크 제2 개구부(851)의 폭(W2, W3)은 광마스크 제1 개구부(840)의 폭(W1)보다 넓으며, 바람직하게는 2배 이상일 수 있다.
마스크막 패턴(301)은 광마스크(800)의 패턴(810, 821, 831)에 상응하는 형상으로 형성된다. 즉, 마스크막 패턴(301)은 예를 들어 직사각형 형상의 가장자리 패턴(310), 가장자리 패턴(310)의 서로 대향하는 한 쌍의 변에 평행하게 형성된 복수의 제1 내부 패턴(321), 제1 내부 패턴(321)과 교대로 배치된 제2 내부 패턴(331)을 포함한다. 제1 내부 패턴(321) 및 제2 내부 패턴(331)은 가장 자리 패턴(310)의 양측과 이격되어 있다. 마스크막 패턴(310, 321, 331)에 의해 정의된 제2 개구부(351)는 제1 개구부(340)의 일단을 전부 연결한다. 제2 개구부(351)의 폭(W2, W3)은 제1 개구부(340)의 폭(W1)보다 넓을 수 있다. 구체적으로 제2 개구 부(351)의 폭(W2)은 제1 개구부(340)의 폭(W1)의 2배 이상일 수 있다. 이와 같은 폭의 차이는 후속 공정을 단순화시킬 수 있음은 이전 실시예와 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조에 사용되는 광마스크의 레이아웃도이다.
도 3은 도 2의 광마스크에 의해 패터닝된 반도체 집적 회로 장치의 사시도이다.
도 4 내지 도 11은 도 3의 A-A'선 및 B-B'선을 따라 자른, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조에 사용되는 광마스크의 레이아웃도이다.
도 13은 도 12의 광마스크에 의해 패터닝된 반도체 집적 회로 장치의 사시도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 110: 제1 소자 분리 영역
120: 제2 소자 분리 영역 130: 소오스/드레인 영역
140: 트렌치 150: 게이트 절연막
200; 식각 보조막 300, 301; 마스크막 패턴
310: 가장자리 패턴 320, 321: 제1 내부 패턴
330, 331: 제2 내부 패턴 340: 제1 개구부
350, 351: 제2 개구부 400: 식각 유도막
500: 분리 절연막 600, 610: 게이트 전극용 도전 물질
640: 게이트 전극 710: 제1 캡핑층
720: 제2 캡핑층 800, 801: 광마스크
810: 광마스크 가장자리 패턴 820, 821: 광마스크 제1 내부 패턴
830, 831: 광마스크 제2 내부 패턴 840: 광마스크 제1 개구부
850, 851: 광마스크 제2 개구부

Claims (24)

  1. 반도체 기판;
    상기 반도체 기판 내에 일 방향으로 연장되어 형성된 복수의 트렌치;
    상기 복수의 트렌치 중 적어도 2 이상을 서로 연결하는 적어도 하나의 연결 트렌치;
    복수의 게이트 전극으로, 상기 각 게이트 전극은 상기 각 트렌치의 적어도 일부를 매립하는 복수의 게이트 전극;
    상기 트렌치의 적어도 일부를 매립하여 형성된 게이트 전극을 포함하는 트렌치 트랜지스터; 및
    상기 적어도 하나의 연결 트렌치 내에 충전된 캡핑층을 포함하는 반도체 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 연결 트렌치는 상기 트렌치의 종단을 서로 연결하는 반도체 집적 회로 장치.
  3. 제 1항에 있어서,
    상기 트렌치 내의 상기 게이트 전극 상부에 형성된 캡핑층을 더 포함하는 반도체 집적 회로 장치.
  4. 제 1항에 있어서,
    상기 반도체 기판은 액티브 영역을 정의하는 소자 분리 영역을 더 포함하고, 상기 연결 트렌치는 상기 소자 분리 영역 내에 위치하는 반도체 집적 회로 장치.
  5. 제 1항에 있어서,
    상기 각각의 연결 트렌치는 상기 트렌치 4개를 서로 연결하는 반도체 집적 회로 장치.
  6. 제 1항에 있어서,
    상기 연결 트렌치는 상기 반도체 기판 내의 상기 복수의 트렌치 전부를 서로 연결하는 반도체 집적 회로 장치.
  7. 제 1항에 있어서,
    상기 게이트 전극은 상기 반도체 기판 외부로 돌출되지 않는 반도체 집적 회로 장치.
  8. 상기 반도체 기판 내에 일 방향으로 연장되는 복수의 트렌치 및 상기 복수의 트렌치 중 적어도 2 이상을 서로 연결하는 연결 트렌치를 형성하고,
    상기 복스의 트렌치의 적어도 일부를 매립하여 형성된 복수의 게이트 전극을 형성하고,
    상기 적어도 하나의 연결 트렌치에 캡핑층을 충전하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 트렌치 및 상기 연결 트렌치를 형성하는 단계는,
    상기 반도체 기판 상에 식각 보조막을 형성하고,
    상기 식각 보조막 상에, 일 방향으로 연장된 복수의 제1 개구부, 및 상기 복수의 제1 개구부 중 적어도 2 이상을 서로 연결하는 제2 개구부를 포함하는 마스크막 패턴을 형성하고,
    상기 각 제1 개구부에 대응되는 상기 반도체 기판 내에 서로 분리된 2개의 트렌치를 형성하고, 상기 제2 개구부에 대응되는 상기 반도체 기판 내에 연결 트렌치를 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제2 개구부의 폭은 상기 제1 개구부의 폭보다 넓은 반도체 집적 회로 장치의 제조 방법.
  11. 제 10항에 있어서,
    상기 제2 개구부의 폭은 상기 제1 개구부의 폭의 2배 이상인 반도체 집적 회 로 장치의 제조 방법.
  12. 제 9항에 있어서,
    상기 각 제1 개구부에 대응되는 상기 반도체 기판 내에 서로 분리된 2개의 트렌치를 형성하고, 상기 제2 개구부에 대응되는 상기 반도체 기판 내에 연결 트렌치를 형성하는 단계는,
    상기 마스크막 패턴 상에 식각 유도막 및 분리 절연막을 균일한 두께로 순차 증착하고,
    상기 제1 개구부 내부에 형성되어 있던 부분을 제외한 상기 분리 절연막을 식각하여 제거하고,
    상기 식각 유도막을 식각하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  13. 제 12항에 있어서,
    상기 제1 개구부 내의 상기 식각 유도막은, 상기 분리 절연막을 식각하여 제거한 이후에 상기 제1 개구부 내부에 잔류하는 상기 분리 절연막을 기준으로 양측으로 분리되고,
    상기 분리 절연막의 식각은 상기 제2 개구부의 상기 식각 유도막을 전부 노출시키는 등방성 식각인 반도체 집적 회로 장치의 제조 방법.
  14. 제 12항에 있어서,
    상기 식각 유도막과 상기 식각 보조막은 동일한 재료로 이루어지고,
    상기 식각 유도막의 식각 단계에서 상기 식각 유도막과 상기 식각 보조막이 함께 식각되는 반도체 집적 회로 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 식각 보조막과 상기 반도체 기판은 동일한 재료로 이루어지고,
    상기 식각 유도막의 식각 단계에서 상기 식각 유도막, 상기 식각 보조막, 및 상기 반도체 기판이 함께 식각되는 반도체 집적 회로 장치의 제조 방법.
  16. 제 9항에 있어서,
    상기 게이트 전극을 형성하는 단계는 상기 트렌치 전부 및 상기 연결 트렌치의 측면과 바닥면 및 상기 마스크막 패턴의 표면에 도전 물질을 증착시키고,
    상기 도전 물질을 에치백하여 상기 연결 트렌치로부터 상기 도전 물질을 전부 제거하고 상기 트렌치 중 상기 반도체 기판 내부에 위치한 부위에만 도전 물질을 잔류시킴으로써 상기 각 게이트 전극을 서로 분리시키는 반도체 집적 회로 장치의 제조 방법.
  17. 제 16항에 있어서,
    상기 연결 트렌치에 캡핑층을 충전하는 것은 상기 게이트 전극 상에 상기 캡 핑층을 충전시키는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 식각 보조막을 에치백하여 제거하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  19. 제 9항에 있어서,
    상기 식각 보조막을 형성하기 이전에 상기 반도체 기판 내에 소오스/드레인 영역 영역을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  20. 제 19항에 있어서,
    상기 소오스/드레인 영역을 형성하기 이전에 상기 반도체 기판 내에 소자 분리 영역을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  21. 제 9항에 있어서,
    상기 제2 개구부는 상기 복수의 제1 개구부 모두를 연결하는 반도체 집적 회로 장치의 제조 방법.
  22. 반도체 기판 상에 식각 보조막을 형성하고,
    상기 식각 보조막 상에, 일 방향으로 연장된 복수의 제1 개구부, 및 상기 복 수의 제1 개구부 중 적어도 2 이상을 서로 연결하는 제2 개구부를 포함하는 마스크막 패턴을 형성하고,
    상기 마스크막 패턴 상에 식각 유도막 및 분리 절연막을 균일한 두께로 순차 증착하고,
    상기 제1 개구부 내부에 형성되어 있던 부분을 제외한 상기 분리 절연막을 식각하여 제거하고,
    상기 식각 유도막을 식각하여 상기 각 제1 개구부에 대응되는 상기 반도체 기판 내에 서로 분리된 2개의 트렌치를 형성하고, 상기 제2 개구부에 대응되는 상기 반도체 기판 내에 연결 트렌치를 형성하고,
    상기 트렌치의 적어도 일부를 매립하여 상기 반도체 기판 내에 게이트 전극을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  23. 제 22항에 있어서,
    상기 제2 개구부의 폭은 상기 제1 개구부의 폭의 2배 이상인 반도체 집적 회로 장치의 제조 방법.
  24. 제 22항에 있어서,
    상기 제1 개구부 내의 상기 식각 유도막은, 상기 분리 절연막을 식각하여 제거한 이후에 상기 제1 개구부 내부에 잔류하는 상기 분리 절연막을 기준으로 양측으로 분리되고,
    상기 분리 절연막의 식각은 상기 제2 개구부의 상기 식각 유도막을 전부 노출시키는 등방성 식각인 반도체 집적 회로 장치의 제조 방법.
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