DE10046925A1 - Halbleitervorrichtung mit einer Testmarkierung - Google Patents
Halbleitervorrichtung mit einer TestmarkierungInfo
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Abstract
Eine Halbleitervorrichtung mit einer Testmarkierung ist angegeben, welche aufweist: ein Halbleitersubstrat; eine erste TEOS-Schicht, die auf dem Halbleitersubstrat gebildet ist; eine zweite TEOS-Schicht, die auf der ersten TEOS-Schicht gebildet ist und ein Fließvermögen besitzt, das niedriger ist als das der ersten TEOS-Schicht bei einer erhöhten Temperatur; einen Graben, der in der ersten und der zweiten TEOS-Schicht gebildet ist, und die Oberfläche des Halbleitersubstrats freilegt, wobei der horizontale Querschnitt des Grabens im wesentlichen in der Konfiguration rechteckig ist; und eine Metallschicht, die zwischen der ersten und der zweiten TEOS-Schicht gebildet ist und einer Ecke des Grabens gegenüberliegt.
Description
Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit einer
Testmarkierung und insbesondere auf eine Halbleitervorrichtung, in der die
Ausbreitung eines Risses von der Testmarkierung verhindert wird.
Es wird auf Fig. 13A Bezug genommen; ein Halbleiterwafer 10 enthält eine
Mehrzahl von Blockabschnitten 11. In dem Prozeß des Herstellens von Halb
leiterelementen auf dem Halbleiterwafer 10 wird jeder der Blockabschnitte 11
mit Licht in einem Schußvorgang (Belichtungsvorgang) belichtet.
Es wird auf Fig. 13B Bezug genommen, welche einen vergrößerten Block
abschnitt 11 zeigt; eine Mehrzahl von Halbleiterchips 12 sind in dem Block
abschnitt 11 hergestellt, und Dicinglinien (Vereinzelungslinien) oder Spuren
13, entlang derer der Blockabschnitt 11 vereinzelt und in Halbleiterchips 12
getrennt werden wird, sind zwischen den Halbleiterchips 12 gebildet. Allge
mein ist eine Testmarkierung (nicht gezeigt) in der Dicinglinie 13 gebildet, z. B.
zum Messen einer Dicke einer abgeschiedenen Schicht, Ermitteln der Überlage
rungsgenauigkeit oder Messen einer Eigenschaft bzw. Kennlinie einer Vorrich
tung.
Es wird als nächstes auf Fig. 14A Bezug genommen; dort ist eine vergrößerte
Draufsicht einer Testmarkierung, die in der Dicingline erzeugt ist, gezeigt.
Außerdem ist eine Querschnittsansicht entlang der Linien B-B in Fig. 14A in
Fig. 14B gezeigt. Wie gezeigt ist, trägt ein Halbleitersubstrat 21 eine erste
Isolierschicht 22 aus Tetraethylorthosilikat, das Bor und Phosphor enthält und
eine gute Eigenschaft der Stufenbedeckung besitzt, welche im folgenden als
"BPTEOS-Schicht" bezeichnet wird und welche wiederum eine zweite Isolier
schicht 23 aus Tetraethylorthosilikat, im folgenden als "TEOS-Schicht" be
zeichnet trägt. Ein Graben oder eine Konkave 24 für die Benutzung als eine
Testmarkierung ist in den TEOS- und BPTEOS-Schichten 22 und 23 gebildet
und endet an der Oberfläche des Substrats 21, das der BPTEOS-Schicht 22
gegenüberliegt. Von oben gesehen, d. h. von der Richtung, die durch den Pfeil
29 in Fig. 14B angezeigt ist, besitzt der Graben 24 ein Quadrat in der Konfigu
ration, das durch vier senkrechte Wände begrenzt ist, und eine Seite des qua
dratischen Grabens 24 beträgt ungefähr 10 bis 100 µm in der Länge.
Unvorteilhafter Weise schmilzt die BPTEOS-Schicht 22 oder wird in eine
Wärmebehandlung, wie beispielsweise einem Sinterschritt deformiert, anderer
seits wird die TEOS-Schicht 23 kaum in dem Schritt deformiert. Dies hat zur
Folge, daß Risse 27 in der BPTEOS-Schicht 22 an der Ecke des Grabens 24
nahe der TEOS-Schicht 23 wie in Fig. 14A gezeigt gebildet werden. Die Risse
27 erstrecken sich nach auswärts und zerstören dann die Halbleiterelemente
oder andere Testmarkierungen (nicht gezeigt), die auf dem Halbleitersubstrat
21 erzeugt sind.
Insbesondere besitzt die Testmarkierung eine große Fläche im horizontalen
Querschnitt, wie beispielsweise eine quadratische Konfiguration von 100 µm ×
100 km oder eine rechteckige Konfiguration von 1 µm × 100 µm beispielsweise,
und besitzt vier Ecken. Deshalb konzentrieren sich Spannungen an diesen
Ecken durch die Deformation der BPTEOS-Schicht 22, wodurch die Bildung
der Resistschicht 27 verursacht wird.
Um die Bildung der Risse 27 zu verhindern, wurde eine Struktur, die in Fig.
15A und 15B gezeigt ist, vorgeschlagen. In der Struktur ist eine Metallschicht
25, wie beispielsweise eine untere Kondensatorelektrode auf der BPTEOS-
Schicht 22 als eine Stoppschicht gebildet, wodurch ein Graben 24 nur in der
TEOS-Schicht 23 oberhalb der Metallschicht 25 gebildet ist.
Jedoch kann z. B. die Dicke der TEOS-Schicht 23 nicht genauer durch Verwen
dung der Testmarkierung gemessen werden. Dies beruht darauf, daß die
Metallschicht 25 in der TEOS-Schicht 23 gebildet ist. Deshalb wird verhindert,
daß die Testmarkierung für die Messung der Dicke der TEOS-Schicht 23 be
nutzt wird. Auch verhindert die Anwesenheit der Metallschicht 25 die exakte
Bestimmung der Überlagerungsgenauigkeit. Deshalb wird die Markierung nicht
zum Bestimmen der Überlagerungsgenauigkeit benutzt.
Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervor
richtung mit einer Testmarkierung anzugeben, welche die Ausbreitung eines
Risses verhindert, der an der Ecke eines Grabens auftritt, welcher als eine
Testmarkierung benutzt wird, wodurch eine nachteilige Auswirkung auf ein
Halbleiterelement durch den Riß verhindert wird.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1.
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Schließlich haben die Erfinder der vorliegenden Erfindung eine intensive
Untersuchung dieses Themas ausgeführt. Als eine Folge haben die Erfinder
gefunden, daß durch Bilden einer Metallschicht auf der BPTEOS-Schicht nahe
der Ecken des Grabens dadurch die Ausbreitung der Risse, die in der BPTEOS-
Schicht gebildet werden, durch die Metallschicht beendet bzw. aufgehalten
wird.
Das heißt, die vorliegende Erfindung gibt eine Halbleitervorrichtung mit einer
Testmarkierung an. Die Vorrichtung weist folgendes auf: ein Halbleiter
substrat; eine erste TEOS-Schicht, die auf dem Halbleitersubstrat gebildet ist;
eine zweite TEOS-Schicht, die auf der ersten TEOS-Schicht gebildet ist und
eine Fluidität (ein Fließvermögen) aufweist, die niedriger ist als diejenige der
ersten TEOS-Schicht bei hohen oder erhöhten Temperaturen; einen Graben, der
in der ersten und zweiten TEOS-Schicht gebildet ist und an der Oberfläche des
Halbleitersubstrats endet, wobei der horizontale Querschnitt des Grabens im
wesentlichen in der Konfiguration rechteckig ist; und eine Metallschicht, die
zwischen der ersten und der zweiten TEOS-Schicht gebildet ist und der Ecke
bzw. den Ecken des Grabens gegenüberliegt.
In dem Fall, daß ein Riß in der ersten TEOS-Schicht an der Ecke des Grabens
durch die Deformierung der ersten TEOS-Schicht auftritt, kann die Ausbrei
tung des Risses durch die Metallschicht beendet werden. Dadurch kann die
Zerstörung eines Halbleiterelementes oder einer anderen Testmarkierung, wel
che durch die Ausbreitung des Risses verursacht wird, verhindert werden.
Die erste TEOS-Schicht kann Bor und/oder Phosphor enthalten. Eine derartige
TEOS-Schicht, die Bor und/oder Phosphor enthält, und als eine BPTEOS-
Schicht 22 bezeichnet wird, ist einfach zu schmelzen oder zu deformieren, so
daß ein Riß einfach auftritt.
Vorzugsweise ist die Metallschicht eine quadratisch geformte Schicht, die den
Graben umgibt. Unter Verwenden einer derartigen Metallschicht kann die
Ausbreitung eines Risses beendet werden.
Die Metallschicht kann eine L-förmige Schicht sein, die die Ecken des Grabens
umgibt. Dies beruht darauf, daß die meisten der Risse an der Ecke des Grabens
auftreten und sich in einer diagonalen Richtung des Grabens erstrecken.
Die Metallschicht kann eine delta-förmige Schicht sein, von der eine Seite der
Ecke des Grabens gegenüberliegt. Die Ausbreitung eines Risses kann effektiv
durch eine derartige Metallschicht beendet werden.
Auch kann eine Halbleitervorrichtung der vorliegenden Erfindung eine äußere
Metallschicht aufweisen, die außerhalb der Metallschicht derart gebildet ist,
daß die äußere Metallschicht der Ecke des Grabens durch die Metallschicht
gegenüberliegt.
Ein Riß, der sich durch die Metallschicht und nach außen erstreckt, kann durch
die äußere Metallschicht beendet werden.
Auch kann eine Halbleitervorrichtung weiter eine untere Metallschicht aufwei
sen, die in der ersten TEOS-Schicht eingebettet ist, welche sich zwischen der
oberen und unteren Oberfläche erstreckt, die dem Halbleitersubstrat und der
Metallschicht benachbart sind. Die Ausbreitung eines Risses kann effektiv
durch eine derartig eingebettete Metallschicht beendet werden.
Die untere Metallschicht kann aus einer Mehrzahl von zylindrischen Metall
schichten bestehen.
Wie von der oben gegebenen Beschreibung ersichtlich ist, kann ein Riß, der
sich von der Ecke des Grabens zur Benutzung als eine Testmarkierung er
streckt, durch die Metallschicht beendet werden, welche um den Graben herum
gebildet ist. Dadurch kann eine Produktionsausbeute einer Halbleitervorrich
tung mit einer derartigen Testmarkierung vergrößert werden.
Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der folgenden Be
schreibung von Ausführungsformen der Erfindung anhand der beigefügten Figu
ren. Von diesen zeigen:
Fig. 1A eine Draufsicht einer Halbleitervorrichtung mit einer Testmarkierung
gemäß der vorliegenden Erfindung;
Fig. 1B eine Querschnittsansicht der Halbleitervorrichtung entlang der Linie
A-A in Fig. 1A;
Fig. 2A bis 2C eine Halbleitervorrichtung gemäß der vorliegenden Erfindung;
Fig. 3A bis 3 G Querschittsansichten einer Halbleitervorrichtung an verschie
denen Schritten in seinem Herstellungsprozeß gemäß der vorliegenden
Erfindung;
Fig. 4 bis 12 eine Halbleitervorrichtung mit einer anderen Testmarkierung
gemäß dieser Erfindung;
Fig. 13A eine Draufsicht eines Halbleiterwafers, der eine Mehrzahl von
Halbleiterchips enthält;
Fig. 13B eine vergrößerte Draufsicht des Halbleiterchips der Fig. 13A;
Fig. 14A eine Draufsicht einer bei der Anmelderin vorhandenen Halbleiter
vorrichtung mit einer Testmarkierung;
Fig. 14B eine Querschnittsansicht der Halbleitervorrichtung entlang der
Linien B-B in Fig. 14A;
Fig. 15A eine Draufsicht einer bei der Anmelderin vorhandenen Halbleiter
vorrichtung mit einer Testmarkierung; und
Fig. 15B eine Querschittsansicht der Halbleitervorrichtung entlang der
Linien C-C in Fig. 15A.
Es wird auf Fig. 1A Bezug genommen; dort ist eine vergrößerte Teildraufsicht
der Halbleitervorrichtung, die allgemein durch das Bezugszeichen 100 ange
zeigt ist, gezeigt. Die Halbleitervorrichtung ist an der einen Oberfläche mit
einer Dicinglinie (Vereinzelungslinie) 8 mit einer bestimmten Breite gebildet,
entlang derer eine Grabenbildung oder Vereinzelung durchgeführt wird.
Fig. 1B zeigt eine Querschnittsansicht eines Teils der Halbleitervorrichtung
100 entlang der Linien A-A in Fig. 1A. Wie von dieser Zeichnung zu sehen ist,
weist die Halbleitervorrichtung 100 ein Substrat auf, auf dem Halbleiterele
mente (nicht gezeigt) integriert sind. Zur Klarstellung sind die Halbleiterele
mente von den Zeichnungen eliminiert. Das Halbleitersubstrat 1 trägt eine erste
Isolierschicht 2, die aus Tetraethylorthosilikat mit Bor und Phosphor gemacht
ist, welche im folgenden als "BPTEOS-Schicht" bezeichnet wird und wiederum
eine zweite Isolierschicht 3 aus Tetraethylorthosilikat, weiche als eine "TEOS-
Schicht" im folgenden bezeichnet wird, trägt.
Innerhalb der Dicing-Linie 8 ist ein Graben oder eine Konkave 4 zum Benutzen
als eine Testmarkierung in der ersten und zweiten Schicht, BPTEOS-Schicht
und TEOS-Schichten 2 und 3 gebildet, welche an der Oberfläche des Substrats
1 gegenüber der BPTEOS-Schicht 2 endet. Von oben gesehen, d. h. von der
Richtung, die durch den Pfeil 9 in Fig. 1B angezeigt ist, besitzt der Graben 4
ein Quadrat in der Konfiguration, welches durch vier senkrechte Wände
begrenzt ist. Es ist auch vorstellbar, daß der Graben 4 ein Rechteck in der
Konfiguration ist.
Die BPTEOS-Schicht 2 weist eine erste Metallschicht 5 auf, die einen bestimm
ten Zwischenraum von dem Graben 4 läßt und um diesen herum verläuft. In
dieser Ausführungsform erstreckt sich die erste Schicht zwischen der oberen
und unteren Oberfläche, welche der jeweiligen TEOS-Schicht 3 und dem
Substrat 1 benachbart sind. Die Bildung dieser Metallschicht 5 wird später be
schrieben. Auch weist die TEOS-Schicht 3 eine zweite Metallschicht 6 auf, die
in seiner Bodenoberfläche, die der BPTEOS-Schicht 2 gegenüberliegt, einge
bettet ist. Die zweite Metallschicht 6 verläuft entlang der ersten Metallschicht
5. Wie von Fig. 1B zu sehen ist, besitzt die zweite Metallschicht 6 eine Breite,
die größer ist als diejenige der ersten Metallschicht 5.
Es sollte beachtet werden, daß die BPTEOS-Schicht 2 aus einem Material ge
bildet ist, das einen spezifischen bzw. bestimmten Schmelzpunkt aufweist, wel
cher niedriger ist als eine Temperatur, in der die Halbleitervorrichtung 100,
nach dem sie mit verschiedenen Teilen versehen ist, wärmebehandelt wird, um
elektrische Verbindungsteile, wie beispielsweise Lötbumps (Lötanschluß
flecken) aufzuschmelzen. Im Gegensatz dazu besteht die TEOS-Schicht 3 aus
einem Material mit einem spezifischen bzw. bestimmten Schmelzpunkt, der
größer ist als die Aufschmelztemperatur. Als eine Folge schmilzt in der
Wärmebehandlung die BPTEOS-Schicht 2 oder wird weich. Die TEOS-Schicht
3 schmilzt andererseits nicht oder wird nicht weich in der Wärmebehandlung.
Dies kann einen Riß 7 an jeder Ecke des quadratischen Grabens 4 der
BPTEOS-Schicht 2 zur Folge haben.
Dieser Riß 7 neigt dazu, sich in einer diagonalen Richtung, wie in Fig. 1 A ge
zeigt, zu erstrecken, endet aber an der Metallschicht 6 und wird sich niemals
über die Metallschicht 6 hinaus erstrecken. Dies ist vorteilhaft darin, daß der
Riß 7 niemals eine nachteilige Auswirkung auf die Halbleiterelemente oder
andere Gräben (nicht gezeigt), welche außerhalb der Metallschicht 6 angeord
net sind, ausüben wird.
Fig. 2A ist eine Teildraufsicht der Halbleitervorrichtung 100, die in Fig. 1A
gezeigt ist. In Fig. 2A ist die TEOS-Schicht 3 von der Zeichnung eliminiert.
Fig. 2B ist eine Querschnittsansicht der Halbleitervorrichtung 100 entlang der
Linien 2B-2B in Fig. 2A, und Fig. 2C ist eine Querschnittsansicht der Halb
leitervorrichtung 100 entlang der Linien 2C-2C in Fig. 2A. In Fig. 2B und 2C
ist das Substrat 1 von den Zeichnungen eliminiert. Wie in Fig. 2A und 2C ge
zeigt ist, ist die Metallschicht 5 plattenförmig und erstreckt sich durch die
BPTEOS-Schicht 2 zwischen dem Substrat 1 und der zweiten Metallschicht 6.
Es wird als nächstes auf Fig. 3A bis 3 G Bezug genommen. Das Verfahren zum
Herstellen der Halbleitervorrichtung mit einer Testmarkierung wird beschrie
ben.
In diesem Vorgang, wie in Fig. 3A gezeigt ist, wird eine BPTEOS-Schicht 2
auf einem Halbleitersubstrat 1 als eine erste Isolierschicht gebildet. Auch wer
den, wie in Fig. 3B gezeigt ist, durch Verwenden einer herkömmlichen Photo
lithographie und Ätztechniken, Gräben 2' in der BPTEOS-Schicht 2 gebildet.
Nachfolgend wird, wie in Fig. 3C gezeigt ist, eine erste Metallmaterialschicht
5' auf der gesamten Oberfläche der BPTEOS-Schicht 2 abgeschieden, so daß
die Gräben 2' eingebettet sind. Dann wird unter Verwenden von herkömm
lichen CMP (Chemomechanisches Polieren)- oder Rückätz-Techniken, die erste
Metallmaterialschicht 5' derart poliert, daß sie in den Gräben 2' verbleibt. Die
verbleibenden ersten Metallmaterialschichten 5' werden als Metallschichten 5
wie in Fig. 3D gezeigt benutzt.
Dann wird, wie in Fig. 3E gezeigt ist, eine zweite Metallmaterialschicht (nicht
gezeigt) auf der BPTEOS-Schicht 2 und der Metallschichten 5 abgeschieden,
und wird wiederum bemustert, um eine zweite Metallschicht 6 zu bilden. Die
zweite Metallschicht 6 verläuft entlang der und bedeckt die erste Metallschich
ten 5 kontinuierlich, wie in Fig. 3E gezeigt ist.
Schließlich wird, wie in Fig. 3F gezeigt ist, eine TEOS-Schicht auf der
BPTEOS-Schicht 2 und der zweiten Metallschicht 6 abgeschieden. Auch wer
den, wie in Fig. 3 G gezeigt ist, die TEOS- und BPTEOS-Schichten 3 und 2
geätzt, so daß ein Graben oder eine Konkave 4 gebildet werden, welche als
eine Testmarkierung benutzt wird. Dann wird eine Halbleitervorrichtung 100
gemäß dieser Ausführungsform vervollständigt.
Es wird darauf hingewiesen, daß vorzugsweise die erste und die zweite Metall
schicht 5 und 6 aus Aluminium, Kupfer oder Aluminiumsilikat gemacht sind.
In Fig. 4A ist eine Teildraufsicht einer Halbleitervorrichtung einer anderen
Variation dieser Ausführungsform gezeigt, in der die TEOS-Schicht 3 von der
Zeichnung eliminiert ist. Fig. 4B ist eine Querschnittsansicht einer Halbleiter
vorrichtung entlang der Linien 4B-4B in Fig. 4A, und Fig. 4C ist eine Quer
schnittsansicht der Halbleitervorrichtung entlang der Linien 4C-4C in Fig. 4A.
In Fig. 4B und 4C ist das Substrat 1 von den Zeichnungen eliminiert.
Wie in diesen Zeichnungen dargestellt ist, können eine Mehrzahl von diesen
Metallschichten, von denen jede zylindrisch ist und sich zwischen der oberen
und der unteren Oberfläche der BPTEOS-Schicht 2 erstreckt, als eine erste
Metallschicht 5 benutzt werden.
Fig. 5A ist eine Teildraufsicht einer Halbleitervorrichtung einer anderen Varia
tion dieser Ausführungsform, in der die TEOS-Schicht 3 von der Zeichnung
eliminiert ist. Fig. 5B ist eine Querschnittsansicht der Halbleitervorrichtung
entlang der Linie 5B-5B in Fig. 5A, und Fig. 5C ist eine Querschnittsansicht
der Halbleitervorrichtung entlang der Linien 5C-5C in Fig. 5A. In Fig. 5b und
5c ist das Substrat 1 von den Zeichnungen eliminiert.
Wie in diesen Zeichnungen dargestellt ist, wird keine erste Metallschicht unter
halb der zweiten Metallschicht 6 gebildet. Das heißt, daß nur die zweite
Metallschicht 6 die Ausbreitung des Risses von der Ecke der Testmarkierung
(nicht gezeigt) beendet.
In dem oben beschriebenen Herstellungsprozeß werden die erste und die zweite
Metallschicht 5 und 6 in getrennten Schritten gebildet, jedoch können diese
Schichten in einem Schritt gebildet werden. Das heißt, daß, nachdem die erste
Metallmaterialschicht 5' auf der BPTEOS-Schicht 2 wie in Fig. 3C gezeigt ab
geschieden ist, die erste und die zweite Metallschicht 5 und 6 gleichzeitig unter
Verwenden einer herkömmlichen Photolithographie und Ätztechniken gebildet
werden. Dies hat zur Folge, daß die erste und die zweite Metallschicht 5 und 6
von der ersten Metallmaterialschicht 5' wie in Fig. 6A und 6B gezeigt gebildet
werden, welche Querschnittsansichten einer Halbleitervorrichtung sind.
Es wird auf Fig. 7 bis 12 Bezug genommen; bevorzugte Bildungen der zweiten
Metallschicht 6 auf der BPTEOS-Schicht 2 sind gezeigt. Die Fig. 7 bis 12 sind
Teildraufsichten einer Halbleitervorrichtung 100 mit einer Testmarkierung 4.
Zur Klarstellung sind die TEOS-Schichten von diesen Zeichnungen eliminiert.
Wie in Fig. 7 gezeigt ist, kann die zweite Metallschicht 6 gebildet sein, um den
Graben 4 zu umgeben und einen bestimmten Zwischenraum von dem Graben 4
zu belassen, so daß die zweite Metallschicht 6 eine quadratisch geformte
Schicht ist. Durch Umgeben des Grabens 4 mit der zweiten Metallschicht 6
kann die Ausbreitung eines Risses von der Ecke des Grabens 4 durch die
zweite Metallschicht 6 beendet werden.
Auch kann, wie in Fig. 8 gezeigt ist, jede der zweiten Metallschichten 16. eine
L-förmige Schicht sein, welche die Ecken des Grabens 4 umgeben. Wie oben
beschrieben wird an der Ecke des Grabens 4 eine Spannung konzentriert, wo
durch die Bildung des Risses verursacht wird, und der Riß neigt dazu, sich in
einer diagonalen Richtung des Grabens 4 zu erstrecken. Deshalb kann die
zweite Metallschicht 16, welche der Ecke des Grabens gegenüberliegt, die
Ausbreitung des Risses beenden.
Auch kann, wie in Fig. 9 gezeigt ist, jede der zweiten Metallschicht 26 eine
delta-förmige Schicht sein, von der eine Seite der Ecke des Grabens 4 gegen
überliegt. Die meisten der Risse werden an der Ecke des Grabens 4 erzeugt,
und deshalb kann die delta-förmige Schicht 26 die Ausbreitung des Grabens
beenden.
Weiter kann, wie in Fig. 10 bis 12 gezeigt ist, eine andere Metallschicht die
oben beschriebene Metallschicht umgeben. Das heißt, unter Bezugnahme auf
Fig. 10, daß die L-förmige Metallschicht 16 gebildet ist, um jeder Ecke der
quadratförmigen Metallschicht 6 gegenüberzuliegen. Es wird auf Fig. 11 Bezug
genommen; auch ist die delta-förmige Metallschicht 26 gebildet, um jeder Ecke
der quadratförmigen Metallschicht 6 gegenüberzuliegen. Es wird auf Fig. 12
Bezug genommen; weiter ist die delta-förmige Metallschicht 26 gebildet, um
jeder Ecke der L-förmigen Metallschicht 16 gegenüberzuliegen, welche der
Ecke des Grabens 4 gegenüberliegt.
Durch Bilden oben beschriebener innerer und äußerer Metallschichten kann in
dem Fall, in dem sich der Riß durch die innere Metallschicht und nach außen
erstreckt, die Ausbreitung des Risses durch die äußere Metallschicht beendet
werden.
Es wird darauf hingewiesen, daß eine erste Metallschicht 5 unterhalb dieser
Metallschichten 6, 16 und 26 gebildet sein kann.
Claims (8)
1. Halbleitervorrichtung mit einer Testmarkierung mit:
einem Halbleitersubstrat (1);
einer ersten TEOS-Schicht (2), die auf dem Halbleitersubstrat gebildet ist;
einer zweiten TEOS-Schicht (3), die auf der ersten TEOS-Schicht (2) gebildet ist und ein niedrigeres Fließvermögen besitzt als dasjenige der ersten TEOS- Schicht (2) bei einer erhöhten Temperatur; ein Graben (4), der in der ersten und der zweiten TEOS-Schicht(2, 3) gebildet ist und die Oberfläche des Halbleitersubstrats freilegt, wobei der horizontale Querschnitt des Grabens im wesentlichen in der Konfiguration rechteckig ist; und
einer Metallschicht (6), die auf der ersten TEOS-Schicht (2) gebildet ist und einer Ecke des Grabens gegenüberliegt.
einem Halbleitersubstrat (1);
einer ersten TEOS-Schicht (2), die auf dem Halbleitersubstrat gebildet ist;
einer zweiten TEOS-Schicht (3), die auf der ersten TEOS-Schicht (2) gebildet ist und ein niedrigeres Fließvermögen besitzt als dasjenige der ersten TEOS- Schicht (2) bei einer erhöhten Temperatur; ein Graben (4), der in der ersten und der zweiten TEOS-Schicht(2, 3) gebildet ist und die Oberfläche des Halbleitersubstrats freilegt, wobei der horizontale Querschnitt des Grabens im wesentlichen in der Konfiguration rechteckig ist; und
einer Metallschicht (6), die auf der ersten TEOS-Schicht (2) gebildet ist und einer Ecke des Grabens gegenüberliegt.
2. Halbleitervorrichtung nach Anspruch 1, bei der die erste TEOS-Schicht
(2) Bor- und/oder Phosphor enthält.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die Metallschicht
eine quadratförmige Schicht ist, die den Graben (4) umgibt.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der die
Metallschicht eine L-förmige Schicht ist, die die Ecke des Grabens (4) umgibt.
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei der die
Metallschicht eine delta-förmige Schicht ist, von der eine Seite der Ecke des
Grabens (4) gegenüberliegt.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, weiter mit einer
äußeren Metallschicht (6, 16, 26), die außerhalb der Metallschicht derart ge
bildet ist, daß die äußere Metallschicht der Ecke des Grabens (4) durch die
Metallschicht (6) gegenüberliegt.
7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, bei der eine
untere Metallschicht (5) in der ersten TEOS-Schicht (2) eingebettet ist und
sich zwischen einer oberen und einer unteren Oberfläche erstreckt, die dem je
weiligen Halbleitersubstrat und der jeweiligen Metallschicht benachbart sind.
8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, bei der die
untere Metallschicht (5) aus einer Mehrzahl von zylindrischen Metallschichten
besteht.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10154981A1 (de) * | 2001-10-31 | 2003-05-15 | Infineon Technologies Ag | Markenanordnung, Wafer mit mindestens einer Markenanordnung und ein Verfahren zur Herstellung mindestens einer Markenanordnung |
DE10157058A1 (de) * | 2001-11-21 | 2003-06-05 | Infineon Technologies Ag | Justiermarke für Halbleiterscheiben und Verfahren zur Herstellung einer solchen Justiermarke |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6778275B2 (en) * | 2002-02-20 | 2004-08-17 | Micron Technology, Inc. | Aberration mark and method for estimating overlay error and optical aberrations |
US7463367B2 (en) * | 2004-07-13 | 2008-12-09 | Micron Technology, Inc. | Estimating overlay error and optical aberrations |
KR100695153B1 (ko) * | 2005-06-15 | 2007-03-14 | 삼성전자주식회사 | 수직 콤전극을 구비한 액츄에이터 |
CN102759677B (zh) * | 2011-04-27 | 2014-11-05 | 中芯国际集成电路制造(上海)有限公司 | 芯片测试结构以及测试方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2865089B2 (ja) | 1996-12-26 | 1999-03-08 | 日本電気株式会社 | 重合せ精度測定用マーク及びその製造方法 |
JPH1131645A (ja) | 1997-07-10 | 1999-02-02 | Sanyo Electric Co Ltd | 位置合わせマーク形成方法 |
US5919714A (en) * | 1998-05-06 | 1999-07-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Segmented box-in-box for improving back end overlay measurement |
US6093640A (en) * | 1999-01-11 | 2000-07-25 | Taiwan Semiconductor Manufacturing Company | Overlay measurement improvement between damascene metal interconnections |
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2000
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10154981A1 (de) * | 2001-10-31 | 2003-05-15 | Infineon Technologies Ag | Markenanordnung, Wafer mit mindestens einer Markenanordnung und ein Verfahren zur Herstellung mindestens einer Markenanordnung |
US6982495B2 (en) | 2001-10-31 | 2006-01-03 | Infineon Technologies Ag | Mark configuration, wafer with at least one mark configuration, and a method of producing at least one mark configuration |
DE10157058A1 (de) * | 2001-11-21 | 2003-06-05 | Infineon Technologies Ag | Justiermarke für Halbleiterscheiben und Verfahren zur Herstellung einer solchen Justiermarke |
US6787431B2 (en) | 2001-11-21 | 2004-09-07 | Infineon Technologies Ag | Method and semiconductor wafer configuration for producing an alignment mark for semiconductor wafers |
Also Published As
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