DE4003388C2

DE4003388C2 - MOS Halbleitervorrichtung

Info

Publication number: DE4003388C2
Application number: DE4003388A
Authority: DE
Inventors: Katunori Ueno
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1989-02-06
Filing date: 1990-02-05
Publication date: 1994-09-15
Anticipated expiration: 2010-02-06
Also published as: US5021846A; JPH02206175A; DE4003388A1

Description

Die Erfindung betrifft eine MOS-Halbleitervorrichtung wie Leistungs-MOSFET und Leitfähigkeitsänderungs-MOSFETs (nach folgend als IGBT bezeichnet), bei denen im Halbleitersub strat eine U-förmige Ausnehmung ausgebildet ist, so daß der Kanal des MOSFETs vertikal zur Substratfläche verläuft.

Bei herkömmlichen Vertikal-Leistungselementen (MOSFETs und IGBTs), bei denen der Hauptstrom vertikal zum Substrat fließt, hat man versucht, die Integrationsdichte zu erhö hen, um den Einschaltwiderstand des Elements zu verringern.

Ein Weg dazu stellt eine V-förmige Aussparung an der Sub stratoberfläche dar. Da aber durch den V-förmigen Aufbau eines Gateeinschnitts die Flächennutzung nicht erhöht wer den kann, sind in den Druckschriften JP-B-35591/1982 und JP-B-8624/1988 U-förmige Aufbauten angegeben worden.

Fig. 2 zeigt eine Schnittansicht eines Vertikal-Leistungs- MOSFETs mit U-förmigem Aufbau. Ein Halbleitersubstrat ist mit einer N⁺ Drainschicht 2, einer P Basisschicht 3 und da zwischen mit einer N Schicht mit niedriger Störstellenkon zentration versehen. Von der Oberfläche der P Basisschicht 3 des Siliciumsubstrats ausgehend ist eine U-förmige Aus sparung der Breite A und der Tiefe B ausgebildet. An der Oberfläche der P Basisschicht 3 kontaktiert eine N⁺ Source zone 5 die Aussparung 4, und ein polykristallines Silicium gate 7 befindet sich unter Zwischenlage eines Isolierfilms 6 darin. Eine Sourceelektrode 8 kontaktiert die P Basis schicht 3 und einem Teil der Sourcezone 5, soweit sie nicht mit dem Isolierfilm 6 bedeckt sind. Eine Drainelektrode 9 kontaktiert die N⁺ Drainschicht 2. Bei dem Element mit diesem Aufbau wird ein N Kanal zwischen der Sourcezone 5, der P Basischicht 3, die die Seitenwand der Aussparung 4 kontaktiert, und der N Schicht 1 ausgebildet, wenn eine Spannung an das Gate 7 angelegt wird und ein Strom fließt. Da bei diesem Aufbau der Kanal an der Oberfläche der Sei tenwand der Aussparung entsteht, ergibt sich eine höhere Flächennutzungsrate für den Hauptstromfluß.

Die Dicke der P Basisschicht 3 in Fig. 2 beträgt im Fall eines Leistungs-MOSFETs etwa 1 bis 2 µm. Bei IGBTs ist die Schicht dicker, manchmal 3 bis 8 µm dick.

Entsprechend tief muß die U-förmige Aussparung 4 sein, das heißt im Bereich von 3 bis 8 µm. Bei solchen Tiefen wird die Verarbeitung der Wafer schwierig. Bei tiefen Kanälen oder Ausschnitten ist es schwierig, gleichförmige Fotore sistschichten zu erzielen und die Fotoprozeßmaske anzupas sen, was die Anpaßgenauigkeit verschlechtert.

Wie Fig. 2 zeigt, besteht eine Lösung darin, polykristalli nes Silicium als Füllstoff zu verwenden, damit die Oberflä che eben wird. Techniken zur Erzielung ebener Flächen sind im Bereich von LSI Herstellungsverfahren bekannt. Solche Techniken werden dazu verwendet, Trenngrabenzellen bei Speichern mit polykristallinem Silicium aufzufüllen und Einschnitte der in nachfolgenden Schritten hergestellten Elektrodenverdrahtung zu verhindern. Ein Beispiel dieser Technologie ist in Fig. 3 gezeigt. Bei diesem Verfahren wird eine Aussparung 32 in einem Substrat 31 mit polykri stallinem Silicium 33 gefüllt und das überschüssige Sili cium dann zum Erhalt einer ebenen Fläche entfernt. Die Aus sparung 32 der Breite A und der Tiefe B, wie sie in Fig. 3(a) gezeigt ist, wird gemäß Fig. 3(b) mit polykristallinem Silicium 33 gefüllt. Dazu ist es erforderlich, daß das po lykristalline Silicium 33 in einer Dicke aufgebracht wird, die größer ist als die Hälfte der Breite A. Nach Füllen der Aussparung wird die gesamte Oberfläche geätzt, so daß man eine flache Anordnung gemäß Fig. 3(c) erhält. Zur Auffül lung von Trenngrabenzellen in Speichern reicht bei diesem Verfahren eine Dicke von 1 µm des polykristallinen Sili ciums, da A etwa 1 µm und B etwa 4 µm betragen. Bei Lei stungs-MOSFETs und IGBTs, wie sie in Fig. 2 gezeigt sind, beträgt A jedoch 10 bis 20 µm, und es ist praktisch nicht durchführbar, eine 10 bis 20 µm dicke polykristalline Si liciumschicht aufzubringen. Eine andere Möglichkeit, ebene Oberflächen mit dem in Fig. 3(b) gezeigten Schritt zu er reichen, besteht darin, polykristallines Silicium mit einer die Tiefe B überschreitenden Dicke aufzubringen. Nach Auf bringen einer Resistschicht, von flüssigem Glas oder ähnli chem zum Glätten der unregelmäßigen Oberfläche des polykri stallinen Siliciums, wird die gesamte Oberfläche gleichför mig geätzt, so daß schließlich eine ebene Oberfläche er zielt wird. Auch bei dieser Methode ist es jedoch schwie rig, polykristallines Silicium mit einer Dicke von 3 bis 8 µ aufzubringen, wenn B 3 bis 8 µm beträgt.

Aufgabe der vorliegenden Erfindung ist es , eine MOS Halb leitervorrichtung zu schaffen, bei der leicht eine ebene Oberfläche der mit polykristallinem Silicium gefüllten Aus sparung erreicht wird.

Diese Aufgabe wird erfindungsgemäß durch eine MOS Halblei tervorrichtung gemäß dem Patentanspruch gelöst.

Der Vorgang, bei dem ein Kanal, an dessen einem Ende sich eine Sourceschicht befindet, über einen Isolierfilm, der an der Außenseitenwand des tieferen Kanals oder Ausschnitts im Halbleitersubstrat ausgebildet ist, durch Anlegen einer Spannung an ein Gate entsteht, ist der gleiche wie er bei herkömmlichen MOS Halbleitervorrichtungen mit einer U-för migen Aussparung genutzt wird. Hierbei ist es möglich, die beiden Kanäle oder Aussparungen mit schmaleren und tieferen Abmessungen und den flacheren Kanal zwischen ihnen durch Aufbringen von dünnem polykristallinen Silicium zu füllen. Auf diese Weise ist es leicht, ebene Oberflächen auf Aus sparungen einer Tiefe von 3 bis 8 µm zu erreichen.

Die Erfindung wird nachfolgend anhand eines Ausführungsbei spiels unter Bezug auf die Zeichnungen näher erläutert. Es zeigt

Fig. 1 eine Schnittansicht eines Vertikal-Leistungs-MOS- FETs als einer bevorzugten Ausführungsform der Erfindung,

Fig. 2 eine Schnittansicht eines herkömmlichen Leistungs- MOSFETs mit einer U-förmigen Aussparung,

Fig. 3(a) bis (c) Schnittansichten eines beispielhaften Verfahrens zur Glättung der Oberfläche eines Aus sparungsbereichs im Substrat und

Fig. 4(a) bis (i) Schnittansichten aufeinanderfolgender Verfahrensschritte zur Herstellung eines Gates für den MOSFET.

Fig. 1 zeigt eine bevorzugte Ausführungsform des Vertikal- MOSFETs gemäß der Erfindung. In Fig. 1 sind für entspre chende Teile die gleichen Bezugszahlen wie in Fig. 2 ver wendet. In diesem Fall hat die Aussparung 4 die Form eines umgekehrten U's, an dessen Außenseitenwand ein Kanal 41 in der Tiefe B₁ mit der Breite A₂ entsteht. Innerhalb dieses Kanals und mit ihm verbunden wird ein Kanal 42 in der ge ringeren Tiefe B₂ gebildet. Im übrigen ist der Aufbau der gleiche wie der des herkömmlichen Elements, das in Fig. 2 gezeigt ist. Zur Bildung eines polykristallinen Silicium gates 7 in der Aussparung 4 dieses Elements müssen die Ka näle 41 und 42 mit polykristallinem Silicium gefüllt wer den. Dazu reicht es aus, das polykristalline Silicium bis zur halben Breite A₂ des tieferen Kanals 41 oder bis zu ei ner Dicke größer als die Tiefe B₂ des flachen Kanals aufzu füllen. Da es möglich ist, sowohl A₂ als auch B₂ einige µm groß zu machen, reichen einige µm an polykristallinem Sili cium. Daher ist es möglich, die Breite A₁ und die maximale Tiefe B₁ der Aussparung beliebig zu wählen und die Flächen nutzungsrate zu erhöhen.

Die Fig. 4(a) bis (i) zeigen das Verfahren, nach dem das Gate des zuvor beschriebenen Elements ausgebildet wird. Nach Ausbilden eines Oxidfilms 12 auf der Oberfläche des N Siliciumsubstrats 11 von Fig. 4(a) wird der Oxidfilm 12 mit einem vorgegebenen Muster versehen. Da dieser Oxidfilm 12 als Maske zum Ätzen verwendet wird, kann statt seiner ein Nitridfilm eingesetzt werden. Unter Verwendung dieser Maske wird zunächst gemäß Fig. 4(c) durch Trockenätzung der tie fere Kanal 41 ausgebildet.

Dann wird die Mitte der Maske 12 gemäß Fig. 4(d) entfernt und die Aussparung 4 mit dem flachen Kanal 42 und dem tie feren Kanal 41 geätzt, wie es aus Fig. 4(e) hervorgeht. Dann wird die Maske 12 entfernt und ein Oxidfilm 6 oder ein anderer Isolierfilm auf den Halbleiterflächen einschließ lich der Innenwandflächen der Aussparung 4 aufgebracht. Dann wird die Aussparung 4 vollständig mit polykristallinem Silicium 7 mit einer Dicke bis zur halben Breite des tiefe ren Kanals 41 oder einer Dicke entsprechend der Tiefe des flacheren Kanals 42 aufgefüllt (Fig. 4(f)). Dabei entsteht an der Oberfläche eine Stufe, deren Höhe gleich der Tiefe des flacheren Kanals 42 ist. Auf die Oberfläche wird zur Bildung einer glatten Fläche dann ein Resistfilm 13 aufge bracht (Fig. 4(g)), und die Oberfläche des polykristallinen Siliciumgates 7 mit dem auf die Oberfläche des Substrats 11 geschichteten Oxidfilm 6 durch gleichförmiges Ätzen bündig gemacht. Die nachfolgenden Verfahrensschritte sind die gleichen wie bei herkömmlichen Vertikal-MOSFETs, bei denen die P Basisschicht 3 durch Diffusion von Störstellen ausge bildet wird. Die sich anschließenden Verfahrensschritte, wie die Ausbildung der Sourceschicht 5, der Drainschicht 2, des Isolierfilms 6 über dem Gate sowie von metallischen Elektroden 8 und 9 wird nicht weiter beschrieben, da sie sich nicht direkt auf die Erfindung beziehen. Falls die N⁺ Schicht 2 auf der Drainseite durch eine P⁺ Schicht ersetzt wird, ergibt sich ein IGBT.

Mit der vorliegenden Erfindung wird es möglich, eine Aus sparung auch mit einer dünnen polykristallinen Silicium schicht zu füllen, indem eine Aussparung in Form eines um gekehrten U verwendet wird, die sich aus einem tieferen Ka nal und einem flacheren Kanal zusammensetzt und ein Gate aufnimmt. Auf diese Weise können ein sich in tiefere Berei che des Substrats erstreckender Kanal und gleichzeitig eine ebene Oberfläche erreicht werden. Der Flächennutzungsgrad des Substrats wird dadurch verbessert und die Integrations dichte der MOS Halbleitervorrichtung erhöht.

Claims

MOS Halbleitervorrichtung, umfassend
ein Halbleitersubstrat (11), in dem ausgehend von seiner Oberfläche eine Aussparung (4) ausgebildet ist, de ren Innenfläche mit einem Isolierfilm (6) bedeckt ist,
ein Gate (7), das durch Auffüllen der Aussparung (4) mit einem Material wie Polysilicium gebildet ist, und
eine Sourceschicht (5), die in dem Halbleitersubstrat angeordnet ist und die Seitenwandfläche der Ausspatung (4) kontaktiert, wobei ihre Schichtgrenze an der Seitenwandfläche liegt,
dadurch gekennzeichnet, daß
die Aussparung (4) einen inneren flachen Abschnitt (42) sowie zwei von ihm verbundene äußere tiefe und schmale Abschnitte (41) umfaßt und die Sourceschicht (5) die Sei tenwandfläche der äußeren tiefen und schmalen Abschnitte (41) kontaktiert.