DE69122043T2

DE69122043T2 - Vertikaler SOI-Feldeffekttransistor und dessen Herstellungsprozess

Info

Publication number: DE69122043T2
Application number: DE69122043T
Authority: DE
Inventors: Yoshihiro Miyazawa
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-11-23
Filing date: 1991-11-21
Publication date: 1997-04-10
Anticipated expiration: 2011-11-22
Also published as: KR920010963A; DE69122043D1; US5312782A; EP0487083A2; EP0487083B1; EP0487083A3

Description

Die Erfindung betrifft einen FET (Feldeffekttransistor) mit vertikalem Kanal, der unter Verwendung einer Überzugstechnik auf einem isolierenden Film gebildet wird, und insbesondere einen FET mit vertikalem Kanal, der in Feinstruktur einfach herzustellen ist, und ebenso ein Verfahren zur Herstellung eines derartigen FET mit vertikalem Kanal und eines Halbleiterspeichers, der einen derartigen FET mit vertikalem Kanal verwendet und verbesserte elektrische Charakteristiken aufweist.
Ein FET, welcher üblicherweise als Bauelement für einen integrierten Schaltkreis verwendet wird, ist derart aufgebaut, daß sich ein Kanal parallel zu einer vorderen Oberfläche eines Substrates erstreckt und das durch das FET-Bauelement belegte Gebiet besteht aus der Gesamtsumme der Source-, Drain-, und Kanalbereiche. Mit einem derartigen FET ist demgemäß eine Feinstruktur schwer zu erreichen.
Ein Beispiel eines derartigen FET ist in der offengelegten japanischen Patentanmeldung Nr.63-40376 offenbart und in den Figuren 1 und 2 dargestellt. Bezugnehmend auf die Figuren 1 und 2 ist eine Gateelektrode 2 auf einem Isolator gebildet und ein Gateisolator 3 ist auf einem äußeren Umfang der Gateelektrode 2 gebildet. Ein Source (oder Drain)-Bereich 5 eines N-Typ-Halbleiters, ein P-Typ-Halbleiter 6 und ein Drain (oder Source)-Bereich 7 eines N-Typ-Halbleiters sind in dieser Reihenfolge von oben derart gebildet, daß sie den Gateisolator 3 umgeben, und ein N-Typ-Kanal 4 wird in dem Halbleiter 6 angrenzend an den Gateisolator 3 durch Steuerung der Spannung an der Gateelektrode 2 gebildet.
Da der Kanal 4 auf der gesamten äußeren Umgebung der Gateelektrode 2 in einer vertikalen Richtung gebildet ist, wie aus Fig. 1 offenbar hervorgeht, weisen derartige Transistoren eine hohe tatsächliche Leitfähigkeit auf.
In einem derartigen obenbeschriebenen konventionellen vertikalen FET ist entweder Source oder Drain unten angeordnet und wenn eine große Anzahl von Vertikalkanal-FETs auf einem integrierten Schaltkreis gebildet und miteinander verdrahtet werden sollen, so muß von jedem solcher Vertikalkanal-FETs entweder Source oder Drain, je nachdem welches unten angeordnet ist, nach außen zu einer vorderen Oberfläche des Halbleiterbauelements geführt werden. Ein derartiger konventioneller vertikaler FET ist dementsprechend einer Verbesserung in seiner Feinstruktur nur beschränkt fähig.
Weiterhin sind parasitäre Kapazitäten von Source und Drain in Bezug auf ein Substrat bemerkenswert hoch und auch der Substrat-Vorspannungseffekt ist hoch.
Im übrigen ist es schwierig, die Dicke eines Abschnitts des Halbleiters ausreichend zu reduzieren, auf dem ein Kanal mit einer Richtung in die Tiefe gebildet werden soll.
Es ist eine Aufgabe der vorliegenden Erfindung, einen unter Verwendung einer Überzugstechnik hergestellten Dunnfilm-FET anzugeben, bei welchem parasitäre Kapazitäten von Source und Drain in Bezug auf Masse niedrig sind und ein Substrat-Vorspannungseffekt niedrig ist.
Es ist eine andere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines Dünnfilm-FET anzugeben, bei welchem parasitäre Kapazitäten von Source und Drain in Bezug auf Masse niedrig sind und ein Substrat-Vorspannungseffekt niedrig ist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines Vertikalkanal-FET anzugeben, bei welchem ein Abschnitt einer Halbleiterschicht, in der ein Kanal gebildet wird, eine reduzierte Dicke in der Tiefenrichtung des Kanals aufweist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen Vertikalkanal-FET anzugeben, welcher in seiner Struktur fein ist.
Um diese Aufgaben zu lösen, wird gemäß einem Aspekt der vorliegenden Erfindung ein Vertikalkanal-Feldeffekttransistor mit den Merkmalen des Anspruchs 1 angegeben.
Bei dem Vertikalkanal-Feldeffekttransistor belegen Source und Drain und der zwischen ihnen befindliche Kanal nicht individuelle Räume und eine der jeweiligen Source- und Drainelektroden, die in dem unteren Abschnitt der Halbleiterschicht gebildet ist, wird nicht zu einer vorderen Oberfläche der Halbleiterschicht nach außen geführt. Dementsprechend kann der Vertikalkanal-Feldeffekttransistor mit einer Feinstruktur hergestellt werden.
Im übrigen wird die Gatelänge durch die Dicke der Halbleiterschicht oder eine vertikale Verteilung in der Konzentration einer Verunreinigung in der Dicke bestimmt und kann dementsprechend über die Grenze der Photolithographie hinaus reduziert werden.
Zusätzlich kann die Breite des Gates durch Umfangslängen der Vertiefungen definiert werden und die Dicke des Gates kann durch die Formen und Dimensionen der Vertiefungen definiert werden. Dementsprechend können die Charakteristiken des Vertikalkanal- Feldeffekttransistors mit einem hohen Grad an Genauigkeit gesteuert werden.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Herstellungsprozeß eines Vertikalkanal-Feldeffekttransistors angegeben, welcher die Schritte der beigefügten Ansprüche 2 und 3 aufweist.
Mit dem Herstellungsprozeß kann ein Vertikalkanal-Feldeffekttransistor hergestellt werden, wobei ein isolierender Film auf einer äußeren Seite eines Kanals angebracht wird, während eine Gateelektrode auf einer inneren Seite des Kanals angebracht wird, und der vertikale Kanal kann durch Vermindern des Abstands zwischen der Vertiefung, in der der isolierende Film eingefüllt wird, und der Vertiefung, in der die Gateelektrode eingefüllt wird, gebildet werden. Dementsprechend kann die Länge des Kanals bedeutend reduziert werden, indem die Halbleiterschicht dünn gemacht wird, und die Dicke des Kanalabschnitts in der Tiefenrichtung des Kanalabschnitts kann bedeutend reduziert werden.
Weiterhin enthält der Vertikalkanal-Feldeffekttransistor nichts, was irgendwie einem Halbleitersubstrat in dem Fall eines Volumen-MOSFET entspricht, sondern weist einen isolierenden Film auf Dementsprechend kann ein Dünnfilm-Feldeffekttransistor erhalten werden, bei welchem Source und Drain niedrige parasitäre Kapazitäten aufweisen und der Substrat-Vorspannungseffekt niedrig ist.
Die obengenannten und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung und den beigefügten Ansprüchen im Zusammenhang mit den beigefügten Zeichnungen ersichtlich.
Es zeigen:
Fig. 1 eine Draufsicht eines konventionellen auf einem Isolator gebildeten Vertikalkanal-FET;
Fig.2 eine schematische Schnittansicht zur Darstellung der Struktur des Vertikalkanal-FET der Fig. 1;
Fig.3A bis 3H schematische Schnittansichten zur Darstellung der aufeinanderfolgenden verschiedenen Schritte eines Herstellungsprozesses eines Vertikalkanal-FET unter Verwendung eines SOI (silicon on insulator, Silizium auf Isolator) gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig.4A und 4B Draufsichten zur Darstellung beispielhafter Layouts eines Vertikalkanal- FET hergestellt durch den Prozeß in Fig.3A bis 3H;
Fig.5A bis 5K schematische Schnittansichten zur Darstellung aufeinanderfolgender verschiedener Schritte eines anderen Herstellungsprozesses eines Vertikalkanal-FET gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig.6A bis 6L schematische Schnittansichten zur Darstellung aufeinanderfolgender verschiedener Schritte eines weiteren Herstellungsprozesses eines Vertikalkanal-FET gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 7A bis 7G schematische Schnittansichten zur Darstellung aufeinanderfolgender verschiedener Schritte eines weiteren Herstellungsprozesses eines Vertikalkanal-FET gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 8A und 8B jeweils eine schematische Draufsicht und eine perspektivische Ansicht zur Darstellung eines Vertikalkanal-FET in einem Zustand, in dem ein Kanalabschnitt gebildet und dann ein Resistfilm in dem in Fig. 7A bis 7G dargestellten Herstellungsprozeß entfernt wird;
Fig.9 eine schematische vertikale Schnittansicht eines anderen Vertikalkanal-FET gemäß einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 10A bis 10H schematische Schnittansichten zur Darstellung aufeinanderfolgender verschiedener Schritte eines Herstellungsprozesses des in Fig.9 dargestellten Vertikalkanal- FET gemäß einer sechsten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 11 eine schematische Schnittansicht eines an einen Sperrschicht-FET angefügten Vertikalkanal-FET gemäß der vorliegenden Erfindung;
Fig. 12 eine schematische Schnittansicht eines weiteren Vertikalkanal-FET gemäß der vorliegenden Erfindung;
Fig. 13A bis 13C schematische Schnittansichten zur Darstellung verschiedener Schritte eines Herstellungsprozesses des in Fig. 12 dargestellten Vertikalkanal-FET gemäß einer siebten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 14 eine schematische Schnittansicht einer ersten Modifikation des in Fig. 12 dargestellten Vertikalkanal-FET;
Fig. 15 eine schematische Schnittansicht einer zweiten Modifikation des in Fig. 12 dargestellten Vertikalkanal-FET;
Fig. 16 eine schematische Schnittansicht einer dritten Modifikation des in Fig. 12 dargestellten Vertikalkanal-FET;
Bezugnehmend zuerst auf die Figuren 3A bis 3H sind aufeinanderfolgende verschiedene Schritte eines Herstellungsprozesses eines Vertikalkanal-FET gemäß einer ersten bevorzugten Ausführungsform der Erfindung dargestellt.
(A) Insbesondere wird zuerst ein Halbleitersubstrat 10, aus welchem eine SOI-(silicon on insulator, Silizium auf Isolator)Schicht gemacht werden soll, präpariert und eine n-Typ- Verunreinigung wird in einen Teilbereich einer vorderen Oberfläche oder eine gesamte vordere Oberfläche des Halbleitersubstrats 10 eindotiert, um ein n+-Typ-Drain 12 zu bilden, wie in Fig.3A dargestellt. Während in der vorliegenden Ausführungsform das Drain 12 auf der gesamten vorderen Oberfläche des Halbleitersubstrats 10 gebildet wird, ist es natürlich nicht notwendig, dieses in dieser Weise zu bilden, sondern es kann auch selektiv auf Teilbereichen der vorderen Oberfläche des Halbleitersubstrats 10 gebildet werden, die auch in der Endstufe noch als Drainbereiche 12 verbleiben.
(B) Nachfolgend wird die vordere Oberfläche des Halbleitersubstrats 10 selektiv geätzt, um eine Vertiefung 13 zu bilden, wie in Fig.3B dargestellt. Ein FET wird an einem von der Vertiefung 13 umgebenen Abschnitt 11a gebildet werden und eine äußere Umfangsoberfläche des Abschnitts 11a wird eine Oberfläche eines Kanals des FET in einer Entfernung von einem Gate werden. Dementsprechend wird die Position der Oberfläche des Kanals in der Entfernung von dem Gate durch ein solches selektives Ätzen bestimmt. Weiterhin wird die Länge des Kanals durch die Tiefe eines solchens Ätzens beinahe bestimmt. Es ist festzuhalten, daß die Vertiefung 13 einer Vertiefung auf der anderen Seite des Halbleiterabschnitts 11a entspricht, welcher einen Kanal bildet, wie in Anspruch 1 definiert.
(C) Nachfolgend wird die vordere Oberfläche des Halbleitersubstrats 10 mit einem anderen Muster selektiv geätzt, um eine andere Vertiefung 14 zu bilden, die tiefer ist als die Vertiefung 13, wie in Fig.3C dargestellt. Der Unterschied in der Tiefe zwischen den Vertiefungen 13 und 14 entspricht im wesentlichen der Dicke einer Source.
(D) Nachfolgend wird eine Drainelektrode 15, zum Beispiel aus Polysilizium oder einem Metall mit einem hohen Schmelzpunkt, auf dem Drain 12 gebildet und dann wird ein isolierender Film 16 gebildet. Bei diesem Schritt wird der isolierende Film derart gebildet, daß er die Vertiefungen 13 und 14 auffüllt und die Drainelektrode 13 vollständig bedeckt.
Danach wird eine polykristalline Siliziumschicht 17 zur Bilden eines Überzugs auf der isolierenden Schicht 16 gebildet. Fig.3D zeigt einen Zustand nach der Bildung der polykristallinen überziehenden Siliziumschicht 17.
(E) Nachfolgend wird das Halbleitersubstrat 10 an einer vorderen Oberfläche der polykristallinen Siliziumschicht 17 mit der vorderen Oberfläche eines anderen Halbleitersubstrats 18 verbunden, wie dargestellt in Fig.3E. Dies bildet das Substrat für die mechanische Festigkeit des FET.
(F) Nachfolgend wird eine rückseitige Oberfläche des Halbleitersubstrats 10 durch Polieren oder Ätzen entfernt, bis der isolierende Film 16 nach außen freigelegt ist. Im Ergebnis ist das Halbleitersubstrat 10 in eine SOI-Schicht 11a umgewandelt worden. Es ist festzuhalten, daß die Bezugsziffer 11b eine durch das Polieren oder dergleichen erzeugte Oberfläche der rückseitigen Oberfläche des Halbleitersubstrats 10 bezeichnet und diese kann dementsprechend als vordere Oberfläche der SOI-Schicht 11a betrachtet werden. Dementsprechend wird die Oberfläche 11b nachfolgend als vordere Oberfläche der SOI-Schicht 11a bezeichnet.
Danach wird eine n-Typ-Verunreinigung in die vordere Oberfläche der SOI-Schicht 11a eindotiert, um eine Source 19 zu bilden. Fig.3F zeigt einen Zustand nach der Bildung der Source 19.
(G) Nachfolgend wird die SOI-Schicht 11a selektiv von der Seite ihrer vorderen Oberfläche 11b geätzt, um eine Vertiefung 20 zu bilden, wie gezeigt in Fig.3G. Da in einem nächsten Schritt eine Gateelektrode in die Vertiefung 20 eingefüllt wird, bestimmt das Ätzen die Position einer Oberfläche der Gateelektrode anliegend an den Kanal. Mit anderen Worten entspricht die Vertiefung 20 einer Vertiefung auf der inneren Seite eines Abschnitts, welcher einen Kanal bildet, wie in Anspruch 1 definiert.
(H) Dann wird ein isolierender Gateflim 21 aus SiO2 auf der inneren Oberfläche der Vertiefung 20 durch Oxidation durch Erhitzen oder dergleichen gebildet und die Vertiefung 20 wird mit Polysilizium gefüllt, um eine Silizium-Gateelektrode 22 zu bilden. Dann wird ein isolierender Film 23 auf der vorderen Oberfläche der SOI-Schicht 11a gebildet und dann werden Kontaktlöcher durch selektives Ätzen gebildet, wonach eine Sourceelektrode 24 und ein Gate-Verdrahtungsfilm 25 aus beispielsweise Polysilizium gebildet werden. Folglich wird ein Vertikalkanal-FET erhalten, wie dargestellt in Fig.3H.
Gemäß einem solchen Herstellungsprozeß eines Vertikalkanal-FET wie oben beschrieben, kann die Länge des Kanals durch Reduzieren der Dicke der SOI-Schicht reduziert werden, und im übrigen ist der FET von dem isolierenden Film 16 umgeben, weist aber kein Element auf, welches einem Halbleitersubstrat eines Volumen-MOSFET entspricht, wobei allenfalls der isolierende Film einem solchen Halbleitersubstrat entsprechen könnte. Dementsprechend werden die parasitären Kapazitäten von Source und Drain in Bezug auf Masse in signifikanter Weise reduziert und ebenso kann der Substrat-Vorspannungseffekt in signifikanter Weise reduziert werden.
Weiterhin kann die Dicke des Kanalabschnitts in einer Tiefenrichtung des Kanals reduziert werden und die Resistenz gegenüber geringfügigen Fehlern kann verbessert werden.
Es ist festzuhalten, daß gemäß des vorliegenden Herstellungsprozesses eines Vertikalkanal-FET, während die Dicke der SOI-Schicht 11a in der Tiefenrichtung des Kanals reduziert werden kann, die Möglichkeit gegeben ist, daß die Bereitstellung der Elektroden von Source und Drain schwierig werden könnte. Somit kann in dem Schritt der Fig.3F ein weiterer Schritt des Ätzens der SOI-Schicht 11a hinzugefügt werden, um einen Abschnitt 26 zu entfernen, der durch eine abwechselnd kurz und lang gestrichelte Linie angedeutet ist. Fig.4A und 4B zeigen verschiedene Anordnungen für ein Layout eines derartigen Bauelements. Es ist festzuhalten, daß, während obere Abschnitte der abwechselnd lang und kurz gestrichelten Linien in Fig.4A und 4B jeweils in derselben Höhe wie die vordere Oberfläche 11b positioniert werden sollten, sie in einem etwas nach unten versetzten Zustand gezeigt sind, um durch Vermeiden des Überlappens von Linien das Verständnis zu erleichtern.
Bezugnehmend auf Fig.4A und 4B bezeichnet jede durchgezogene Linie eine Grenze eines n+-Typ-Drain 12, welches durch nach schräg rechts oben schraffierte Linien angedeutet ist. Eine abwechselnd lang und kurz gestrichelte Linie bezeichnet die Umrandung eines Bereichs (Vertiefüng 20), an dem das Ätzen zur Bildung einer Gateelektrode vorgenommen wurde (s.Fig.3G). Jede abwechselnd lang und kurz gestrichelte Linie bezeichnet eine Umrandung eines Bereichs 26, der durch das dem Schritt in Fig.3F hinzugefügte Ätzen entfernt wurde. In jeder der Figuren 4A und 4B werden ein durch ein punktiertes Muster bezeichneter und durch die Umrandung des Bereichs 26 definierter Bereich, die Umrandung des Drain 12 und die Umrandung des durch eine abwechselnd lang und kurz gestrichelte Linie bezeichneten Bereichs, an dem Ätzen zur Bildung einer Gateelektrode durchgeführt wird, einen Kanal bilden. Jede unterbrochene Linie bezeichnet eine Umrandung eines Bereichs, der in dem in Fig.3C gezeigten Schritt C geätzt werden soll. Ein durch eine Schraffur nach schräg rechts unten bezeichneter und durch die Umrandung dieses Bereichs definierter Bereich und die durch abwechselnd lang und kurz gestrichelte Linien bezeichnete Umrandung ist ein Bereich, in welchem eine Source-Elektrode gebildet werden kann.
Fig.4A zeigt eine Anordnung, in der ein Kanal in einer ringartigen Form entlang des vollständigen Umfangs einer Gateelektrode gebildet werden kann, während Fig. 4B eine andere Anordnung zeigt, in der ein wie eine flache Platte geformter Kanal auf einer Seite einer Gateelektrode gebildet wird. Es ist festzuhalten, daß die in Fig.4B gezeigte Struktur nicht nur für die Bildung eines MOSFET angewandt werden kann, sondern ebenso auf die Verdrahtungsverbindung vertikaler Elektroden (Durchgangslöcher), um eine obere Elektrode und eine untere Elektrode durch einen einem Kanal entsprechenden Abschnitt durchzuverbinden.
Bezugnehmend auf Fig.5A bis 5K sind aufeinandeffolgende verschiedene Schritte eines Herstellungsprozesses eines Vertikalkanal-FET gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung dargestellt.
(A) Zuerst wird ein Halbleitersubstrat 31, aus dem eine SOI-Schicht gemacht werden soll, präpariert und eine n-Typ-Verunreinigung wird in eine vordere Oberfläche des Halbleitersubstrats 31 eindotiert, um ein Drain 32 zu bilden, wie in Fig. 5A dargestellt.
(B) Dann wird die vordere Oberfläche des Halbleitersubstrats 31 selektiv geätzt, um eine Vertiefung 40 zu bilden, und eine Oberfläche der Vertiefung 40 wird durch Erhitzen oxidiert, um einen Gateisolierfilm 41 zu bilden. Danach wird die Vertiefung 40 mit einer Gateelektrode 42 aus polykristallinem Silizium gefüllt. Fig. 5B zeigt einen Zustand nach der Bildung der Gateelektrode 42.
(C) Nachfolgend wird die vordere Oberfläche des Halbleitersubstrats 31 selektiv geätzt, um eine andere Vertiefung 34 zu bilden, wie gezeigt in Fig. 5C.
(D) Dann wird eine Drainelektrode 35 aus polykristallinem Silizium auf dem Drain 32 gebildet und dann wird die Vertiefung 34 gefüllt und die Drainelektrode 35 wird mit einem isolierenden Film 36 bedeckt. Fig. 5D zeigt einen Zustand nach der Bildung eines solchen isolierenden Films 36.
(E) Dann wird ein Kontaktloch 36a zum Freilegen der Gateelektrode 42 nach außen durch dieses in dem isolierenden Film 36 gebildet, wie gezeigt in Fig. 5E.
(F) Nachfolgend wird ein Gateverdrahtungsfilm 42a gebildet, wie gezeigt in Fig. 5F.
(G) Dann wird ein anderer isolierender Film 36 zur Bedeckung des Gateverdrahtungsfilms gebildet und eine polykristalline Siliziumschicht 37 zum Überziehen wird gebildet, wonach das Halbleitersubstrat 31 an der vorderen Oberfläche der polykristallinen Siliziumschicht 37 mit der vorderen Oberfläche eines anderen Halbleitersubstrats 38 verbunden. Fig.5G zeigt den Zustand nach der Verbindung der Halbleitersubstrate.
(H) Nachfolgend wird eine rückseitige Oberfläche des Halbleitersubstrats 31 poliert bis der isolierende Film freigelegt ist, wie gezeigt in Fig. 5H. Das Halbleitersubstrat 31 bildet im Ergebnis eine SOI-Schicht.
(I) Nachfolgend wird eine n-Typ-Verunreinigung in das Halbleitersubstrat 31 eindotiert, um eine n+-Typ-Source 39 zu bilden, wie gezeigt in Fig. 5I.
(J) Dann wird Ätzen durchgeführt, um die Dicke der SOI-Schicht 31a in die Tiefenrichtung eines Kanals zu reduzieren, um eine Vertiefung 33 zu bilden, wie gezeigt in Fig.5J. Im Ergebnis wird eine Oberfläche des Kanals in einer Entfernung von der Gateelektrode definiert.
(K) Nachfolgend wird die Vertiefung 33 aufgefüllt, wie gezeigt in Fig. 5K.
Danach wird eine Sourceelektrode auf ähnliche Weise gebildet wie bei der in Fig.3A bis 3H gezeigten Ausführungsform. Im Ergebnis wird ein Vertikalkanal-FET mit einer Gateverdrahtung auf dessen unterer Seite zur Entstehung gebracht.
Bezugnehmend nun auf Fig. 6A bis 6L sind verschiedene aufeinanderfolgende Schritte eines Herstellungsprozesses eines Vertikalkanal-FET gemäß einer dritten bevorzugten Ausfühungsform der vorliegenden Erfindung dargestellt.
(A) Zuerst wird ein Halbleitersubstrat 51, aus dem später eine SOI-Schicht 51a gemacht werden soll, präpariert und eine n-Typ-Verunreinigung wird in einen Abschnitt einer vorderen Oberfläche oder in die gesamte vordere Oberfläche des Halbleitersubstrats 51 eindotiert, um ein n+-Typ-Drain 52 zu bilden, wie gezeigt in Fig.6A. Es ist festzuhalten, daß der Drain auch selektiv nur an einem Abschnitt der vorderen Oberfläche des Halbleitersubstrats 51 gebildet werden kann und in der Endstufe noch als Drain 52 verbleibt.
(B) Nachfolgend wird ein isolierender Film 53 aus SiO&sub2; selektiv auf der vorderen Oberfläche des Halbleitersubstrats 51 gebildet und die vordere Oberfläche des Halbleitersubstrats 51 wird zur Bildung einer Vertiefung 54 geätzt, wie gezeigt in Fig.6B unter Verwendung des isolierenden Films 53 als Maske.
(C) Nachfolgend wird ein isolierender Film 55 zur Bildung einer Seitenwand auf dem Halbleitersubstrat 51 durch ein CVD (chemical vapor deposition, chemische Gasphasenabscheidung) gebildet, wie gezeigt in Fig. 6C.
(D) Dann wird eine Seitenwand 56 auf der inneren seitlichen Oberfläche der Vertiefung 54 durch anisotropes Ätzen des isolierenden Films 55 gebildet, wie dargestellt in Fig.6D. Es ist festzuhalten, daß der als Ätzmaske im oben beschriebenen Schritt B verwendete isolierende Film 53 derart wirkt, um eine vordere Oberfläche des Drain 52 des Halbleitersubstrats 51, aus dem eine S0I-Schicht gemacht werden soll, davor schützt, geätzt zu werden.
(E) Nachfolgend wird das Halbleitersubstrat 51, wie in Fig.6E gezeigt, unter Verwendung der Seitenwand 56 als Maske noch tiefer geätzt.
(F) Nachfolgend wird der isolierende Film 53 auf der Source 52 entfernt und eine Sourceelektrode 52a aus beispielsweise polykristallinem Silizium wird auf der Source 52 gebildet und dann wird ein isolierender Film 57 auf der gesamten vorderen Oberfläche des Halbleitersubstrats 51 durch ein CVD-Verfahren gebildet. Weiterhin wird eine polykristalline Siliziumschicht 58 zum Überziehen der Halbleiterscheibe auf einer vorderen Oberfläche des isolierenden Films 57 durch ein CVD-Verfahren gebildet und das Halbleitersubstrat 1 wird an einer vorderen Oberfläche der polykristallinen Siliziumschicht 58 mit der vorderen Oberfläche eines anderen Halbleitersubstrats 59 verbunden. Das Halbleitersubstrat 59 entspricht einem Substrat des vorliegenden Vertikalkanal-FET in strukreller und mechanischer Hinsicht. Fig.6F zeigt einen Zustand nach der Bildung der zum Überzug dienenden polykristallinen Siliziumschicht 17, wobei das Halbleitersubstrat 59 sich am unteren Ende und eine rückseitige Oberfläche des Halbleitersubstrats am oberen Ende befinden.
(G) Nachfolgend wird die rückseitige Oberfläche des Halbleitersubstrats 51 poliert bis eine vordere Oberfläche des isolierenden Films 57 nach außen freigelegt ist, wie gezeigt in Fig.6G. Im Ergebnis bildet das Halbleitersubstrat 51 eine SOI-Schicht 51a. Während die SOI-Schicht 51a eine Vielzahl von FET-Formationsbereichen bereitstellt, die voneinander durch den isolierenden Film 57 isoliert sind, ist nur einer dieser FET-Formationsbereiche in Fig. 6G dargestellt. Dann bildet die polierte Oberfläche, welche die Rückseite des Halbleitersubstrats 51 ist, die vordere Oberfläche der SOI-Schicht 51a.
Danach wird eine n-Typ-Verunreinigung in die vordere Oberfläche der SOI-Schicht 51a eindotiert, um ein n+-Typ-Source 61 zu bilden. Fig.6H zeigt einen Zustand nach der Bildung der Source 61.
(I) Nachfolgend wird eine Seitenwand 62 auf einer inneren seitlichen Oberfläche des gestuften Abschnitts 50a gebildet, wie dargestellt in Fig.6I. Die Dicke der Seitenwand 62 muß geeignet größer sein als die der Seitenwand 56. Das liegt daran, wie später deutlich werden wird, daß ein Dickenunterschied zwischen der Dicke der Seitenwand 56 und der Dicke der Seitenwand 62 die Dicke eines vertikalen Kanalabschnitts bildet (Dicke in der Tiefenrichtung des Kanals).
(J) Dann wird eine vordere Oberfläche des FET-Formationsbereichs 60 der SOI-Schicht 51a so tief geätzt, um der Source 52 zu erlauben, so zu bleiben, wie gezeigt in Fig. 6J, und die Seitenwand 62 als Maske zu verwenden. Im Ergebnis wird ein vertikaler Kanal gebildet.
(K) Nachfolgend wird die vordere Oberfläche der SOI-Schicht 51a oxidiert, um einen Gateisolierfilm 64 zu bilden und dann wird eine Gateelektrode 65 aus beispielsweise polykristallinem Silizium gebildet, wie gezeigt in Fig.6K.
(L) Danach wird die Seitenwand 62 selektiv geätzt, um eine Öffnung zu bilden und eine Drainelektrode 61a aus polykristallinem Silizium wird gebildet.
Gemäß einem solchen Herstellungsprozeß eines Vertikalkanal-FET wie oben beschrieben wird ein FET-Formationsabschnitt an einer Umgebungskante und ihrer unteren Oberfläche von dem isolierenden Film umgeben, weist jedoch kein Element auf, welches einem Halbleitersubstrat eines Volumen-MOSFET entspricht. Demgemäß können die parasitären Kapazitäten von Source und Drain in Bezug auf Masse bedeutend reduziert werden.
Weiterhin kann die Dicke eines Abschnitts des Halbleiters, bei dem der vertikale Kanal gebildet wird, in einer Tiefenrichtung des Kanals über eine durch die Technik der Photolithographie gegebene Grenze hinaus reduziert werden. Dies liegt daran, daß der Wert der Differenz der Dicke der Seitenwand 56 von der Dicke der Seitenwand 62 die Dicke des vertikalen Kanalabschnitts ergibt und jede der Dickenwerte der Seitenwände 56 und 62 kann mit einem hohen Grad an Genauigkeit unterhalb der durch Photolithographie gegebenen Grenze entsprechend einer Höhe einer seitlichen Oberfläche eingestellt werden, auf der die Seitenwand 56 oder 62 gebildet wird.
Insbesondere wird eine innere seitliche Oberfläche der Seitenwand 56 durch einen in Fig. 6B dargestellten selektiven Ätzschritt festgelegt und bildet eine äußere seitliche Oberfläche eines Abschnitts, welcher einen Kanal bildet. Dann wird eine innere seitliche Oberfläche des den Kanal zu bildenden Abschnitts durch eine Oberfläche bereitgestellt, die um einen Abstand nach innen versetzt ist, der gleich der Dicke der Seitenwand 62 von einer anderen Oberfläche ist, die um einen Abstand nach außen versetzt ist, der gleich der Dicke der Seitenwand 56 von der äußeren seitlichen Oberfläche des den Kanal zu bildenden Abschnitts ist, und dementsprechend ist die Dicke des den Kanal zu bildenden Abschnitts gleich einer Differenz in den Dicken zwischen den Seitenwänden 62 und 56. Dementsprechend kann die Dicke des den Kanal zu bildenden Abschnitts sehr klein gemacht werden, ohne von der Photolithographie abhängig zu sein.
Bezugnehmend auf die Fig. 7A bis 7G sind verschiedene aufeinanderfolgende Schritte eines Herstellungsprozesses eines Vertikalkanal-FET gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung dargestellt. In der vorliegenden Ausführungsform wird eine Zuführung zu einer Drainelektrode ermöglicht, oder genauer gesagt wird ein großes Gebiet bereitgestellt für die Region, aus der eine Drainelektrode herausgeführt werden kann.
(A) Zuerst wird in ähnlicher Weise wie in der oben beschriebenen dritten Ausführungsform eine n+-Typ-Source 72 auf einer vorderen Oberfläche eines Halbleitersubstrats 71, aus dem später eine SOI-Schicht 71a gemacht werden soll, gebildet und dann wird die vordere Oberfläche des Halbleitersubstrats 71 selektiv und in geeigneter Weise tiefer geätzt als die Source 72, um eine Vertiefung 74 zu bilden. Fig.7A zeigt einen Zustand nach der Bildung der Vertiefung 74.
(B) Nachfolgend wird die vordere Oberfläche des Halbleitersubstrats 71 selektiv und in geeigneter Weise tiefer geätzt als die Vertiefung 74, um eine andere Vertiefung 74a zu bilden. In diesem Schritt wird die Vertiefung 74a bei einer versetzten Position derart gebildet, daß ein nach oben gerichteter gestufter Abschnitt 74b auf einer Seite eines FET-Formationsbereichs 80 geformt werden kann. Der gestufte Bereich 74b wird später einen Zuleitungsbereich einer Sourceelektrode bilden. Es ist festzuhalten, daß in diesem Schritt ein anderer gestufter Abschnitt auf der anderen Seite des FET-Formationsbereichs 80 nicht gebildet werden muß. Fig.7B zeigt einen Zustand nach der Bildung des gestuften Abschnitts 74b.
(C) Nachfolgend wird eine Sourceelektrode 72a auf der Source 72 gebildet und ein isolierender Film 77 wird auf dem Halbleitersubstrat 71 gebildet und dann wird eine polykristalline Siliziumschicht 79 für den Überzug der Scheibe gebildet wie gezeigt in Fig. 7C.
(D) Dann wird ein anderes Halbleitersubstrat 79 mit einer vorderen Oberfläche der polykristallinen Siliziumschicht 78 verbunden wie gezeigt in Fig.7D, und dann wird eine rückseitige Oberfläche des Halbleitersubstrats 71 poliert, um eine SOI-Schicht 71a zu erhalten. Eine durch ein solches Polieren erhaltene Oberfläche bildet eine vordere Oberfläche der SOI-Schicht 71a.
(E) Nachfolgend wird die vordere Oberfläche der SOI-Schicht 71a um eine vorbestiminte Tiefe abgeätzt, um einen gestuften Abschnitt 80a zwischen dem isolierenden Film 77 und der vorderen Oberfläche der SOI-Schicht 71a zu bilden, wie gezeigt in Fig.7E, und danach wird eine n+-Typ-Source 81 durch Eindotieren einer n-Typ-Verunreinigung in die SOI- Schicht 71a und das Halbleitersubstrat 71 gebildet.
(F) Danach wird eine Seitenwand 82 aus einer isolierenden Substanz wie zum Beispiel SiO&sub2; auf dem gestuften Abschnitt 81a gebildet und der in dem in Fig.7B gezeigten Schritt geformte gestufte Abschnitt 74b wird in einem bedeckten Zustand mit einem Resistfilm 86 maskiert. Der Resistfilm 86 wird derart gebildet, um zu verhindern, daß ein Abschnitt, von dem eine Elektrode des Drain 72 herausgeführt werden soll, bei dem nächsten Ätzschritt G entfernt wird. Fig.7F zeigt einen Zustand nach der Bildung des Resistfilms 86.
(G) Danach wird die SOI-Schicht 71a unter Verwendung des Resistfilms 86 und der Seitenwand 82 als Maske geätzt, um einen dünnen, vertikal gerichteten Kanalabschnitt zu bilden. Fig.7G, 8A und 8B zeigen Zustände nach der Entfernung des Resistfilms nach der Bildung eines Kanalabschnitts.
Danach werden, obwohl nicht dargestellt, ein Gateisolierflim, eine Gateelektrode und eine Drainelektrode auf ähnliche Weise gebildet wie in der obenbeschriebenen dritten Ausführungsform.
Gemäß eines Herstellungsverfahrens eines Vertikalkanal-FET, wie oben beschrieben, bestimmt die Dicke der Seitenwand 82 die Dicke eines Kanalabschnitts und dies kann im wesentlichen entsprechend einer Höhe des gestuften Abschnitts 81a kontrolliert werden. Dementsprechend kann die Dicke des Kanalabschnitts unter die durch Photolithographie gegebene Grenze reduziert werden.
Dann kann auf dem Abschnitt ein gestufter Abschnitts 74b gebildet werden und der Abschnitt kann demgemäß so ausgebildet werden, daß auf ihm eine Drainelektrode gebildet werden kann. Dementsprechend kann das Gebiet eines Bereichs, in dem eine Sourceelektrode gebildet werden kann, verglichen mit dem der oben beschriebenen dritten Ausführungsform vergrößert werden. Es ist festzuhalten, daß die Form des Kanals von oben betrachtet eine Kanalform darbietet und somit ist die vorliegende Ausführungsform auch in dieser Hinsicht von der oben beschriebenen dritten Ausführungsform verschieden, in der der Kanal eine ringartige Form aufweist.
Es ist festzuhalten, daß, während der Drain 72 auf der unteren Seite und die Source 81 auf der oberen Seite in der oben beschriebenen Ausführungsform gebildet wird, diese auch in umgekehrter Weise gebildet werden können, so daß der Drain 72 auf der oberen Seite und die Source 81 auf der unteren Seite gebildet wird.
Bezugnehmend auf die Fig.9 und 10A bis 10H ist ein weiterer Vertikalkanal-FET und verschiedene aufeinanderfolgende Schritte eines Herstellungsverfahrens eines solchen Vertikalkanal-FET gemäß einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung dargestellt.
Bezugnehmend zuerst auf Fig.9 enthält der dargestellte Vertikalkanal-FET ein Halbleitersubstrat 106, einen polykristallinen Siliziumfilm 105 zum Überzug des Halbleitersubstrats 106, einen isolierenden Film 104 aus SiO&sub2;, eine Drainelektrode 103 aus zum Beispiel polykristallinem Silizium oder einem Metall mit einem hohen Schmelzpunkt, und eine p- Typ-Halbleiterschicht 101 mit einem auf einer unteren Oberfläche davon gebildeten n- Typ-Drain 102. Die Halbleiterschicht 101 wird ursprünglich aus einer Halbleiterschicht 101 gebildet und wird durch Reduzierung der Dicke der Halbleiterschicht 101 durch Ätzen einer rückseitigen Oberfläche davon erhalten.
Eine n+-Typ-Source 107 wird auf einer oberen Oberfläche der Halbleiterschicht 101 gebildet und ein Gateisolierfilm 108 wird auf einer Umfangsoberfläche der Halbleiterschicht 101 gebildet. Eine Gateelektrode 109 aus polykristallinem Silizium wird auf einer Umfangsoberfläche des Gateisolierfilms 108 gebildet und eine Sourceelektrode 110 aus zum Beispiel polykristallinem Silizium oder einem Metall mit einem hohen Schmelzpunkt wird auf der Source 107 gebildet.
Der Vertikalkanal-FET ist derart aufgebaut, daß die Sourceelektrode 110 und die Drainelektrode 103 auf der oberen und der unteren Seite der Halbleiterschicht 101 als einer SOI- Schicht gebildet werden, und ein vertikaler Kanal wird in der Halbleiterschicht 101 gebildet. Demgemäß kann das durch den FET belegte Gebiet reduziert werden.
Dann kann die Gatelänge durch die Dicke der Halbleiterschicht 101 als SOI-Schicht oder eine vertikale Verteilung in der Verunreinigungskonzentration in der Dicke definiert werden und eine solche Gatelänge kann unter die durch Photolithographie gegebene Grenze reduziert werden.
Nachfolgend werden verschiedene aufeinanderfolgende Schritte eines Herstellungsprozesses eines solchen in Fig.9 gezeigten Vertikalkanal-FET unter Bezugnahme auf Fig. 10A bis 10H beschrieben.
(A) Zuerst wird ein n+-Typ-Drain 102 auf einer vorderen Oberfläche eines p-Typ-Halbleitersubstrats 101, aus welchem eine SOI-Schicht gemacht werden soll, durch selektive Ionenimplantation einer Verunreinigung gebildet, wie gezeigt in Fig. 10A. Es ist festzuhalten, daß die Bezugsziffer 101a eine vordere Oberfläche eines Halbleitersubstrats 101 und 101b eine rückseitige Oberfläche des Halbleitersubstrats 101 bezeichnen.
(B) Nachfolgend wird eine Drainelektrode 103 auf dem Drain 102 gebildet und ein isolierender Film 104 wird auf einer vorderen Oberfläche des Halbleitersubstrats 101 durch ein CVD-Verfahren gebildet, wonach eine polykristalline Siliziumschicht 105 zum Überziehen des Halbleiterwafers auf dem isolierenden Film 104 gebildet wird. Fig. 10B zeigt einen Zustand nach der Bildung der polykristallinen Siliziumschicht 105.
(C) Dann wird das Halbleitersubstrat 101 an der dem Überzug dienenden polykristallinen Siliziumschicht 105 mit der vorderen Oberfläche eines anderen Halbleitersubstrats 106 verbunden, wie in Fig. 10C dargestellt.
(D) Nachfolgend wird die rückseitige Oberfläche des Halbleitersubstrats 101 zurückgeätzt, um eine Halbleiterschicht (SOI)101 einer vorbestimmten Dicke zu erhalten, wie in Fig. 10D gezeigt.
(E) Dann wird eine n+-Typ-Source 107 auf einem vorderen Oberflächenabschnitt der rückseitigen Oberfläche 101b der Halbleiterschicht 101, wie in Fig. 10E gezeigt, durch selektive Ionenimplantation einer Verunreinigung gebildet.
(F) Nachfolgend wird ein anderer Abschnitt der Halbleiterschicht 101 als der Abschnitt zwischen der Source 107 und dem Drain 102 durch selektives Ätzen entfernt.
(G) Nachfolgend wird ein äußerer Umfang der Halbleiterschicht 101 durch Erhitzen oxidiert, um einen Gateisolierfilm 108 zu bilden, und eine polykristalline p+ -Typ-Siliziumschicht 109 wird auf der äußeren Seite des Gateisolierfilms 108 durch ein CVD-Verfahren gebildet. Fig. 10G zeigt einen Zustand nach der Bildung der polykristallinen Siliziumschicht 109.
(H) Danach wird eine Sourceelektrode 110 auf der Source 107 gebildet, wie gezeigt in Fig. 10H.
Es ist festzuhalten, duß Drain 102 und Source 107 nicht durch selektive Ionenimplantation einer Verunreinigung in die Halbleiterschicht 101, sondern auch durch Redistribution von Verunreinigungen in die Halbleiterschicht 101 in der auf den oberen und unteren Flächen gebildeten und aus polykristallinem Silizium bestehenden Sourceelektrode 110 und der Drainelektrode 103 gebildet werden können.
Weiterhin, während der in der Fig.9 dargestellte Vertikalkanal-FET eine solche Struktur aufweist, duß die gesamte, von dem Gateisolierfilm 108 umgebene Umfangsoberfläche der Halbleiterschicht 101 mit dem polykristallinen Silizium 109 als Gateelektrode bedeckt ist, ist es nicht immer notwendig, eine solche Struktur einzusetzen und die Umfangsoberfläche der Halbleiterschicht 101 kann zum Teil durch einen isolierenden Film ersetzt werden und die polykristalline Siliziumschicht 109 als eine Gateelektrode kann an dem verbleibenden Abschnitt angebracht werden.
Weiterhin, während der Drain 102 auf der unteren Seite 102 und die Source 107 auf der oberen Seite in dem in Fig.9 dargestellten Vertikalkanal-FET angeordnet sind, kann auch die umgekehrte Anordnung in der Weise eingesetzt werden, duß die Source 107 auf der unteren Seite und der Drain 102 auf der oberen Seite angeordnet wird.
Bezugnehmend nun auf Fig. 11 ist in einer schematischen Schnittansicht ein an einen SIT (static induction transistor, Transistor mit statischer Induktion) (J-FET = junction field effect transistor, Sperrschicht-Feldeffekttransistor) angefügter Vertikalkanal-FET gemäß einer sechsten bevorzugten Ausführungsform der vorliegenden Erfindung dargestellt.
In diesem Fall enthält der Vertikalkanal-FET keinen Gateisolierfilm und eine Halbleiterschicht 111 davon muß vom n&supmin;-Typ und somit entgegengesetzt dem polykristallinen Silizium 119 als Gateelektrode auf der äußeren Seite sein.
Bezugnehmend nun auf die Fig. 12 ist ein anderer Vertikalkanal-FET gemäß einer siebten bevorzugten Ausführungsform der vorliegenden Erfindung dargestellt. Der dargestellte Vertikalkanal-FET enthält ein Halbleitersubstrat 136, eine polykristalline Siliziumschicht 135 zum Überziehen, einen isolierenden Film 134 aus SiO&sub2;, eine Drainelektrode 133, ein n+-Typ-Drain 132, eine p-Typ-Halbleiterschicht 131 als eine SOI-Schicht und eine n+- Typ-Source 137. Eine Vertiefung 141 ist durch selektives Ätzen der Halbleiterschicht 131 gebildet und weist eine Tiefe auf, die kleiner ist als die Dicke der Halbleiterschicht 131 um einen Betrag, der gleich der Tiefe des n+-Typ-Drain 132 ist.
Ein Gateisolierfilm 138 wird durch Erhitzen einer inneren Oberfläche der Vertiefung 141 gebildet und eine polykristalline n-Typ-Siliziumschicht 139a wird in die Vertiefung 141 eingefüllt und bildet die Gateelektrode. Ein isolierender Film 142 wird auf der Halbleiterschicht 131 und der Gateelektrode 139a gebildet und eine Sourceelektrode 140 wird durch ein Kontaktloch in dem isolierenden Film 142 mit der Source 137 in Kontakt gehalten, während eine Gateverdrahtungsschicht 143 sich durch ein anderes Kontaktloch des isolierenden Films 142 hindurch erstreckt und mit der Gateelektrode 139a in Kontakt gehalten wird. Die Gateverdrahtungsschicht 143 und die Sourceelektrode 140 sind beide aus beispielsweise polykristallinem Silizium oder einem Metall hergestellt und in einem Herstellungsprozeß gleichzeitig gebildet.
Der vorliegende Vertikalkanal-FET wird derart hergestellt, daß eine Vertiefung 141 in einer Halbleiterschicht 131 gebildet wird und eine innere Oberfläche der Vertiefung 141 oxidiert wird, um einen Gateisolierfilm zu bilden und dann wird die Vertiefung 141 mit polykristallinem n-Typ-Silizium aufgefüllt, um eine Gateelektrode 139a zu bilden, wonach ein vertikaler Kanal mit einer ringartigen Form um die Gateelektrode 139a herum gebildet wird.
Gemäß einem solchen Vertikalkanal-FET wird die Gatelänge durch die Dicke der Halbleiterschicht 131 bestimmt, während die Gatebreite durch die Umfangslänge der Vertiefung 141 und die Gatedicke durch die Größe der Vertiefung 141 bestimmt wird und dementsprechend kann der Vertikalkanal-FET mit einem hohen Maß an Genauigkeit gebildet werden.
Bezugnehmend nun auf die Fig. 13A bis 13C sind verschiedene aufeinanderfolgende Schritte eines Herstellungsverfahrens des in Fig. 12 gezeigten Vertikalkanal-FET dargestellt.
(A) Gemäß dem vorliegenden Herstellungsprozeß wird ein solcher Zustand, in dem eine Source 137 auf einer vorderen Oberfläche einer Halbleiterschicht 131 gebildet wird, wie gezeigt in Fig. 13A, durch die in den Fig. 10A bis 10E gezeigten Schritte erreicht.
(B) Nachfolgend wird die Halbleiterschicht 131 selektiv geätzt, um eine Vertiefung 141 zu bilden, wie gezeigt in Fig. 13B.
(C) Dann wird ein Gateisolierfilm 138 auf einer inneren Oberfläche der Vertiefung 141 durch Oxidation durch Erhitzen gebildet, und danach wird die Vertiefung 141 mit einer Gateelektrode 139a aus polyktistallinem Silizium aufgefüllt. Fig. 13C zeigt einen Zustand nach der Bildung der Gateelektrode 139a.
Danach wird ein solcher FET wie gezeigt in Fig. 12 durch die Schritte der Bildung eines isolierenden Films 142, der Bildung eines Kontaktlochs durch selektives Ätzen des isolierenden Films 142 und der Bildung einer Elektrode erhalten.
Es ist festzuhalten, daß, während der in Fig. 12 gezeigte Vertikalkanal-FET derart aufgebaut ist, daß die Tiefe der Vertiefung 141 größer als die Dicke des Halbleitersubstrats 131 ist, diese auch gleich der Dicke der Halbleiterschicht 131 wie in dem in Fig. 14 gezeigten FET sein kann, welcher eine erste Modifikation zu dem in Fig. 12 gezeigten Vertikalkanal- FET ist.
Weiterhin, während der in Fig. 12 gezeigte FET derart aufgebaut ist, daß die Gateverdrahtung auf der oberen Seite der Halbleiterschicht 131 gebildet ist, ist ein solcher Aufbau nicht notwendig und die Gateverdrahtung kann auch auf der unteren Seite der Halbleiterschicht 131 gebildet sein. Wenn eine solche Gateverdrahtung auf der unteren Seite der Halbleiterschicht 131 gebildet werden soll, sollte eine Gateverdrahtung 175 in einem isolierenden Film 154 durch eine übliche Herstellungstechnik vor dem Überziehen gebildet werden. Fig. 15 zeigt eine solche Modifikation zu dem in Fig. 12 gezeigten Vertikalkanal- FET.
Es ist festzuhalten, daß die Anzahl an Drähten, die in dem isolierenden Film gebildet werden sollen, entsprechend dem Erfordernis erhöht werden können, eine hohe Integration eines integrierten Schatkreises zu erzielen. Weiterhin, während der in Fig. 12 gezeigte Vertikalkanal-FET derart aufgebaut ist, daß der gesamte Umfangsabschnitt (360º Grad) der Gateelektrode 139a aus polykristallinem Silizium hergestellt ist und das Auffüllen der Vertiefung 141 einen Kanal bildet, kann dies auch dahingehend modifiziert werden, daß, wie in Fig. 16 gezeigt, eine Seite der Gateelektrode 199a mit einem isolierenden Film 204 aufgefüllt wird, während nur die andere Seite der Gateelektrode 191 einen Kanal bildet. Wenn das Erfordernis nicht besteht, daß der Kanal eine große Breite aufweist, kann die soeben beschriebene Struktur eingesetzt werden.

Claims

1. Vertikaler Feldeffekttransistor des SOI-Typs mit:

einem ersten Halbleitersubstrat (18; 38; 59; 79),

einer Überzugsschicht (17; 37; 58; 78) auf dem Substrat,

einer Isolierschicht (16; 36; 57; 77) auf der Überzugsschicht,

und einer Halbleiterschicht (10; 31; 51; 71), die aus einem zweiten Halbleitersubstrat gebildet ist und von dem ersten Halbleitersubstrat durch die Isolierschicht und die Überzugsschicht getrennt ist,

wobei die Halbleiterschicht (10; 31; 51; 71) eine Source und einen Drain aufweist, von denen der eine in deren unterem Bereich und der andere in deren oberem Bereich gebildet ist,

und die Halbleiterschicht (10; 31; 51; 71) eine erste Vertiefung aufweist, die in dieser von einer ersten Hauptfläche her gebildet ist, und eine Gateelektrode (22; 42; 65) in dieser Vertiefung gebildet ist, um diese aufzufüllen, und

die Isolierschicht eine zweite Vertiefung füllt, die in der Haibleiterschicht von einer zweiten Hauptfläche her gebildet ist, wobei beide Vertiefungen die Dicke eines zur Gateelektrode benachbarten Kanals festlegen.

2. Verfahren zum Herstellen eines Feldeffekttransistors des SOI-Typs mit vertikalem Kanal nach Anspruch 1, mit den folgenden Schritten:

selektives Ätzen eines Halbleitersubstrats (10; 51; 71) von einer von dessen zwei Hauptflächen her, um eine Vertiefung (13, 14; 54; 74, 74a) auf einer Außenseite eines Feldeffekttransistor-Entstehungsbereichs (11a; 60; 80) zu bilden,

Bilden entweder einer Source- oder einer Drainelektrode (15) in dem Feldeffekttransistor- Entstehungsbereich,

Auffüllen der Vertiefung mit einem Isolierfilm (16; 57; 77) und Bedecken des Films und des übrigen Teils dieser Fläche einschließlich der Source- beziehungsweise Drainelektrode mit einer Überzugsschicht (17; 58; 78),

selektives Ätzen des Halbleitersubstrats (10; 51; 71) von dessen anderer Hauptfläche her, um eine andere Vertiefung (20) auf einer Innenseite des Feldeffekttransistor-Entstehungsbereichs (11a; 60; 80) zu bilden, um die Dicke eines Kanals festzulegen,

Bilden eines Gate-Isolierfilms (21; 64) auf einer Innenseite der anderen Vertiefung (20),

Auffüllen der anderen Vertiefung um eine zum Kanal benachbarte Gateelektrode (65) zu bilden.

3. Verfahren zum Herstellen eines Feldeffekttransistors des SOI-Typs mit vertikalem Kanal nach Anspruch 1, mit den folgenden Schritten:

selektives Ätzen eines Halbleitersubstrats (31) von einer von dessen zwei Hauptflächen her, um eine Vertiefung (40) auf einer Innenseite eines Feldeffekttransistor-Entstehungsbereichs zu bilden,

Bilden eines Gate-Isolierfilms (41) auf einer Innenseite der Vertiefung (40),

Auffüllen der Vertiefung um eine Gateelektrode (42) zu bilden,

Bilden entweder einer zur Vertiefung benachbarten Source- oder einer Drainelektrode (35) auf dem Halbleitersubstrat,

Bedecken der Gateelektrode mit einem Isolierfilm (36) und Bedecken des Films mit einer Überzugsschicht (37),

selektives Ätzen des Halbleitersubstrats (31) von dessen anderer Hauptfläche her, um eine andere Vertiefung (33) auf einer Außenseite des Feldeffekttransistor-Entstehungsbereichs zu bilden, um die Dicke eines zur Gateelektrode benachbarten Kanals festzulegen, Auffüllen der anderen Vertiefung (33).