DE102019210597B4 - Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung und integriertes Schaltungsprodukt - Google Patents

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Abstract

Verfahren mit Bilden einer Vorrichtung (100), die eine Gatestruktur (108) mit einer über der Gatestruktur (108) angeordneten Gatekappe (111) und ersten und zweiten Source/Drain-Bereichen an gegenüberliegenden Seiten der Gatestruktur (108) umfasst, wobei die Gatestruktur (108) gegenüberliegende Seitenwände (108X) umfasst, wobei das Verfahren ferner umfasst:ein Bilden eines low-k-Seitenwandabstandhalters (112) neben gegenüberliegenden Seitenwänden (108X) der Gatestruktur (108);ein Bilden einer ersten und einer zweiten konformen CESL (117) entsprechend auf der Vorrichtung (100) in jedem der ersten und zweiten Source/Drain-Bereiche, wobei die ersten und zweiten CESLs (117) neben dem low-k-Seitenwandabstandhalter (112) angeordnet sind;ein Bilden eines ersten isolierenden Materials (113) über den ersten und zweiten CESLs (117);ein Aussparen des ersten isolierenden Materials (113), um im Wesentlichen vertikal orientierte Abschnitte der ersten und zweiten CESLs (117) freizulegen;ein Entfernen eines Abschnitts einer seitlichen Breite der im Wesentlichen vertikal orientierten Abschnitte der ersten und zweiten CESLs (117), um eine erste und eine zweite getrimmte CESL (117T) zu bilden, von denen jede getrimmte und im Wesentlichen vertikal orientierte Abschnitte umfasst;ein Bilden eines high-k-Abstandhalters (119A) an gegenüberliegenden Seiten der Gatestruktur (108), wobei mindestens ein Abschnitt des high-k-Abstandhalters (119A) seitlich neben den getrimmten und im Wesentlichen vertikal orientierten Abschnitten der ersten und zweiten getrimmten CESLs (117T) angeordnet ist; undein Bilden eines zweiten isolierenden Materials (121) über dem ausgesparten ersten isolierenden Material (113) in den ersten und zweiten Source/Drain-Bereichen und neben dem high-k-Abstandhalter (119A), wobei das Bilden des high-k-Abstandhalters (119A) umfasst:zunächst ein Durchführen eines konformen Abscheidungsprozesses, um eine konforme Schicht aus high-k-Material (119) zu bilden;und danach sowie vor dem Bilden des zweiten isolierenden Materials (121) ein Durchführen eines anisotropen Ätzprozesses, um im Wesentlichen horizontal orientierte Abschnitte der konformen Schicht aus High-k-Material (119) zu entfernen.

Description

  • HINTERGRUND
  • 1. GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein die Herstellung von integrierten Schaltungen und insbesondere verschiedenen Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung und verschiedene Transistorvorrichtungsstrukturen.
  • 2. BESCHREIBUNG DES STANDS DER TECHNIK
  • In modernen integrierten Schaltungen, wie Mikroprozessoren, Speichervorrichtungen und dergleichen, werden sehr viele Schaltungselemente, insbesondere Feldeffekttransistoren (FETs), auf einer begrenzten Chipfläche gebildet und betrieben. FETs gibt es in einer Vielzahl von unterschiedlichen Konfigurationen, z. B. planare Bauelemente, FinFET-Bauelemente, Nanodraht-Bauelemente usw. Diese Transistoren können unterschiedliche Kanallängen aufweisen, d.h. Kurzkanalbauelemente und Langkanalbauelemente (z. B. Bauelemente mit einer Gatelänge von 20 nm oder mehr).
  • Viele fortschrittliche Transistoren werden unter Verwendung von bekannten Austauschmetallgate (RMG, Replacement Gate Manufacturing) -Techniken hergestellt. Das Herstellen einer Vorrichtung unter Verwendung eines RMG-Prozesses umfasst unter anderem ein Bilden einer Opfergatestruktur, ein Durchführen verschiedener Prozessvorgänge mit der angeordneten Opfergatestruktur, ein Entfernen der Opfergatestruktur und ein Ersetzen dieser durch eine endgültige Gatestruktur. Typischerweise kann aufgrund der Durchführung mehrerer Prozessvorgänge ein signifikanter Unterschied in der Höhe der Opfergatestruktur (einschließlich der Gatekappe) und der Höhe der endgültigen Gatestruktur (einschließlich der Gatekappe) auftreten, wobei die endgültige Gatestruktur kürzer ist.
  • Zusätzlich werden die Gatestrukturen von Transistorvorrichtungen in modernen integrierten Schaltungsprodukten nebeneinander hergestellt, so dass sich ein gemeinsamer Source/Drain-Bereich im seitlichen Raum zwischen den Gatestrukturen befindet. Die Gatestrukturen weisen typischerweise auch einen oder mehrere Seitenwandabstandshalter (z. B. einen low-k-Abstandhalter, eine Kontaktätzstoppschicht) auf, die an den Seitenwänden der Gatestrukturen angeordnet sind, was den Abstand zwischen den Gatestrukturen weiter verringert. Infolgedessen hat das Aspektverhältnis des Raums zwischen den Gatestrukturen erheblich zugenommen seit fortschrittliche Gerätetechnologien entwickelt und auf den Markt gebracht wurden. Letztendlich werden die Räume zwischen den Gatestrukturen mit einem isolierenden Material gefüllt. Aufgrund der höheren Aspektverhältnisse kann es jedoch sehr schwierig sein, solche Räume zuverlässig mit dem isolierenden Material zu füllen, ohne eine nicht annehmbare Menge an Hohlräumen zu bilden.
  • Dementsprechend haben Materialhersteller sogenannte „fließfähige“ isolierende Materialien entwickelt, die solche Räume mit hohem Aspektverhältnis leichter füllen können. Einige dieser fließfähigen (flowable) Materialien können durch Schleuderbeschichtungstechniken aufgebracht werden. Obwohl diese fließfähigen isolierenden Materialien solche Räume zuverlässiger füllen können, sind sie gegenüber anderen isolierenden Materialien, wie HDP-Oxide, von geringerer Qualität. Das heißt, die fließfähigen Materialien weisen gegenüber solchen isolierenden Materialien von höherer Qualität eine geringere mechanische Festigkeit auf. Somit wurden Prozessabläufe entwickelt, bei denen, nachdem der Raum zwischen den Gatestrukturen mit einem solchen fließfähigen Material gefüllt wurde, ein Aussparungsätzprozess durchgeführt wird, um etwas von dem fließfähigen Material innerhalb des Raums zu entfernen. An diesem Punkt wird eine Kappe aus einem isolierenden Material höherer Qualität über dem ausgesparten fließfähigen Material gebildet.
  • Ein Problem, das beim Aussparen des fließfähigen isolierenden Materials auftritt, besteht darin, dass ein Teil der vertikalen Höhe der Abstandhalter, die neben den Gatestrukturen positioniert sind, ebenfalls entfernt wird. Dies kann als „Abstandhalter Herunterziehen“ bezeichnet werden. In einigen Situationen kann das Abstandhalter Herunterziehen dazu führen, dass ein Teil der Seitenwände der Opfergatestruktur freigelegt wird. Ein anderes Problem besteht in der Dicke der Schutzkappenschicht des isolierenden Materials höherer Qualität. Letztendlich wird ein Prozess durchgeführt, um die Opfergatestrukturen in separate gewünschte Längen zu „schneiden“. Im Zuge des Gate-Schnitt-Verfahrens wird die schützende Kappenschicht aus isolierendem Material höherer Qualität angegriffen. Wenn die schützende Kappenschicht aus einem isolierenden Material höherer Qualität zu dünn ist, wird sie entfernt und das darunterliegende fließfähige isolierende Material wird einem Gate-Schnitt-Ätzprozess unterzogen, wodurch das fließfähige isolierende Material geringerer Qualität rasch entfernt wird. Infolgedessen kann schließlich leitendes Material in dem Bereich gebildet werden, in dem die schützende Kappenschicht aus isolierendem Material höherer Qualität ungewollt entfernt wurde, wodurch sich ein potentieller Pfad für einen Kurzschluss zwischen den endgültigen Gatestrukturen und anderen leitfähigen Strukturen ergibt, die auf dem IC-Produkt ausgebildet sind.
  • Die vorliegende Erfindung betrifft verschiedene Verfahren zum Bilden von Seitenwandabstandshaltern neben Gatestrukturen einer Transistorvorrichtung und verschiedene integrierten Schaltungsprodukte mit Transistorvorrichtungsstrukturen, die ein oder mehrere der oben genannten Probleme lösen oder zumindest reduzieren können.
  • Bekannt ist dabei aus US 9 991 363 B1 ein Verfahren zum Bilden einer Vorrichtung, die eine Gatestruktur mit einer über der Gatestruktur angeordneten Gatekappe und ersten und zweiten Source/ Drain - Bereichen an gegenüberliegenden Seiten der Gatestruktur umfasst, wobei die Gatestruktur gegenüberliegende Seitenwände umfasst, wobei das Verfahren umfasst: ein Bilden eines low-k-Seitenwandabstandhalters an gegenüberliegenden Seitenwänden der Gatestruktur; ein Bilden einer ersten und einer zweiten konformen Kontaktätzstoppschicht (CESL) entsprechend über jedem der ersten und zweiten Source/ Drain -Bereiche, wobei die ersten und zweiten CESLs neben dem low-k- Seitenwandabstandhalter angeordnet sind; ein Bilden eines ersten isolierenden Materials über den ersten und zweiten CESLs; ein Aussparen des ersten isolierenden Materials, um im Wesentlichen vertikal orientierte Abschnitte der ersten und zweiten CESLs freizulegen; ein Entfernen eines Abschnitts einer seitlichen Breite der im Wesentlichen vertikal orientierten Abschnitte der ersten und zweiten CESLs, um eine erste und eine zweite getrimmte CESL zu bilden, von denen jede getrimmte und im Wesentlichen vertikal orientierte Abschnitte umfasst; ein Bilden eines high-k-Abstandhalters an gegenüberliegenden Seiten der Gatestruktur, wobei mindestens ein Abschnitt des high-k-Abstandhalters seitlich neben den getrimmten und im Wesentlichen vertikal orientierten Abschnitten der ersten und zweiten getrimmten CESLs angeordnet ist; und ein Bilden eines zweiten isolierenden Materials über dem ausgesparten ersten isolierenden Material in den ersten und zweiten Source/Drain-Bereichen und an dem high-k-Seitenwandabstandhalter. Weiterhin ist bekannt aus US 2017 / 0 373 160 A1 eine Halbleitervorrichtung mit einer Seitenwandschutzschicht zur Kontaktherstellung. Diese Druckschrift offenbart ein integriertes Schaltungsprodukt, umfassend: eine endgültige Gatestruktur für eine Transistorvorrichtung; eine Gatekappe, die über der endgültigen Gatestruktur angeordnet ist, wobei die endgültige Gatestruktur gegenüberliegende Seitenwände aufweist; erste und zweite Source/Drain-Bereiche, die in einem Halbleitersubstrat gebildet sind, wobei die ersten und zweiten Source/Drain - Bereiche an gegenüberliegenden Seiten der endgültigen Gatestruktur angeordnet sind; eine erste und eine zweite CESL, die sich an gegenüberliegenden Seiten der endgültigen Gatestruktur befinden, wobei jede der ersten und zweiten CESL eine in einem oberen Abschnitt davon gebildete Aussparung aufweist; und einen high-k-Abstandhalter, der sich an gegenüberliegenden Seiten der endgültigen Gatestruktur befindet, wobei der high-k-Abstandhalter in den Ausnehmungen angeordnet ist, die in den ersten und zweiten CESLs gebildet sind.
  • Zusammenerfassung
  • Im Allgemeinen ist die vorliegende Erfindung auf verschiedene Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung und verschiedene integrierte Schaltungsprodukte gerichtet, die Transistorvorrichtungsstrukturen umfassen. Ein hierin offenbartes anschauliches Verfahren umfasst ein Bilden eines low-k-Seitenwandabstandhalters neben gegenüberliegenden Seitenwänden einer Gatestruktur, ein Bilden von Kontaktätzstoppschichten (CESLs) neben den Low-k-Seitenwandabstandshalter in den Source/Drain-Bereichen des Transistors und ein Bilden eines ersten isolierenden Material über den CESLs. In diesem Beispiel umfasst das Verfahren auch ein Ausnehmen des ersten isolierenden Materials, um im Wesentlichen vertikal ausgerichtete Abschnitte der CESLs freizulegen, wobei ein Abschnitt einer seitlichen Breite der im Wesentlichen vertikal ausgerichteten Abschnitte der CESLs entfernt wird, um jeweils getrimmte CESLs zu bilden, die jeweils getrimmte und im Wesentlichen vertikal ausgerichtete Abschnitte umfassen, und ein Bilden eines high-k-Abstandhalters an gegenüberliegenden Seiten der Gatestruktur, wobei mindestens ein Abschnitt des high-k-Abstandhalters seitlich neben den getrimmten und im Wesentlichen vertikal ausgerichteten Abschnitten der getrimmten CESLs angeordnet ist.
  • Ein anschauliches hierin offenbartes integriertes Schaltungsprodukt umfasst eine Transistorvorrichtung, die eine endgültige Gatestruktur, eine Gatekappe, einen Low-k-Seitenwandabstandshalter, der an gegenüberliegenden Seitenwänden der finalen Gatestruktur angeordnet ist und mit diesen in Kontakt steht, erste und zweite Kontaktätzstoppschichten (CESLs) umfasst, die sich an gegenüberliegenden Seiten der endgültigen Gatestruktur befinden, wobei die CESLs an dem Low-k-Seitenwandabstandshalter angeordnet sind und sich damit in Kontakt befinden, und einen High-k-Abstandhalter, der sich an gegenüberliegenden Seiten der endgültigen Gatestruktur befindet, wobei der High-k Abstandhalter in Aussparungen angeordnet ist, die in einem oberen Abschnitt der CESLs gebildet sind.
  • Erfindungsgemäß ist ein Verfahren nach Anspruch 1 sowie eine Vorrichtung gemäß Anspruch 16.
  • Figurenliste
  • Die Erfindung kann unter Bezugnahme auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen verstanden werden, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, und in denen:
    • 1-9 zeigen verschiedene hierin offenbarte Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung und verschiedene Transistorvorrichtungsstrukturen zeigen.
  • Detaillierte Beschreibung
  • Der vorliegende Gegenstand wird nun unter Bezugnahme auf die beigefügten Figuren beschrieben. Verschiedene Strukturen, Systeme und Vorrichtungen sind in den Zeichnungen nur zu Erläuterungszwecken schematisch dargestellt, um die vorliegende Erfindung nicht mit Details zu verschleiern, die dem Fachmann bekannt sind. Trotzdem sind die beigefügten Zeichnungen vorgesehen, um anschauliche Beispiele der vorliegenden Erfindung zu beschreiben und zu erläutern.
  • Die vorliegende Erfindung ist auf verschiedene Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung und verschiedene Transistorvorrichtungsstrukturen gerichtet. Die hierin offenbarten Verfahren und Vorrichtungen können bei der Herstellung von Produkten unter Verwendung einer Vielzahl von Technologien verwendet werden, z. B. NMOS, PMOS, CMOS usw., und sie können bei der Herstellung einer Vielzahl verschiedener Vorrichtungen verwendet werden, z. B. Speicherprodukte, Logikprodukte. ASICs usw. Wie der Fachmann nach einer vollständigen Lektüre der vorliegenden Anmeldung erkennen wird, können die hier offenbarten Erfindungen zur Bildung von integrierten Schaltungsprodukten unter Verwendung von Transistorvorrichtungen in einer Vielzahl von verschiedenen Konfigurationen verwendet werden, z. B. planaren Vorrichtungen, FinFET-Bauelementen, Nanodraht-Bauelementen usw. In den hier dargestellten anschaulichen Beispielen stellen die Transistor-Bauelemente FinFET-Bauelemente dar. Die Gatestrukturen für die Transistorvorrichtungen können unter Verwendung von entweder „Gate-First“ oder „Replacement-Gate“-Herstellungstechniken gebildet werden. Mit Bezug auf die beigefügten Figuren werden nun verschiedene anschauliche Ausführungsformen der hier offenbarten Verfahren und Vorrichtungen detaillierter beschrieben. Die verschiedenen nachstehend beschriebenen Materialschichten können durch eine Vielzahl von verschiedenen bekannten Techniken gebildet werden, z. B. einen chemischen Gasphasenabscheidungsprozess (CVD-Prozess), einen Atomlagenabscheidungsprozess (ALD-Prozess), einen thermischen Aufwachsprozess, Schleuderbeschichtungstechniken usw. Wie hierin und in den beigefügten Ansprüchen verwendet, ist das Wort „neben“ breit auszulegen und sollte so interpretiert werden, dass es Situationen abdeckt, in denen ein Merkmal tatsächlich mit einem anderen Merkmal in Kontakt steht oder sich in unmittelbarer Nähe zu diesem anderen Merkmal befindet.
  • Die 1 - 9 zeigen verschiedene Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung und verschiedene Transistorvorrichtungsstrukturen für ein IC-Produkt 100, das in und über einem Halbleitersubstrat 102 gebildet wird. Das Substrat 102 kann verschiedene Konfigurationen aufweisen, wie z. B. die dargestellte Silizium-Bulkkonfiguration. Das Substrat 102 kann auch eine Halbleiter-auf-Isolator (SOI) -Konfiguration aufweisen, die eine Halbleiterbulkschicht, eine vergrabene Isolationsschicht und eine auf der vergrabenen Isolationsschicht angeordnete aktive Halbleiterschicht umfasst, wobei Halbleitervorrichtungen über der aktiven Schicht gebildet werden. Das Substrat 102 kann aus Silizium oder anderen Materialien gebildet sein. Unter den Begriffen „Substrat“ oder „Halbleitersubstrat“ sollen daher alle Halbleitermaterialien und alle Formen solcher Materialien fallend angesehen werden. Weiterhin sind verschiedene dotierte Bereiche, z. B. Halo-Implantationsbereiche, Wannenbereiche und dergleichen, in den beigefügten Zeichnungen nicht dargestellt.
  • Mit Bezug auf 1 umfasst das Produkt 100 im Allgemeinen eine Vielzahl von Opfergatestrukturen 108 (zur Erleichterung der Bezugnahme mit 1 bis 4 nummeriert) für verschiedene Transistorvorrichtungen, die in und über einem Halbleitersubstrat 102 ausgebildet sind. In dem hier dargestellten anschaulichen Beispiel sind die Transistorvorrichtungen FinFET-Vorrichtungen, aber es müssen nicht zwangsläufig FinFET-Transistorvorrichtungen umfasst sein, da die hierin offenbarten Verfahren verwendet werden können, um eine Vielzahl von verschiedenen Arten von Transistorvorrichtungen zu bilden. An dem in 1 gezeigten Bearbeitungspunkt wurde eine Finne 103 in dem Substrat 102 unter Verwendung von herkömmlichen Herstellungstechniken gebildet. Die Zeichnungen zeigen hier Querschnittsansichten, die in der Richtung der Gatelänge (d. h. der Stromtransportrichtung) der anschaulichen FinFET-Transistorvorrichtungen verlaufen, insbesondere in einer Richtung, die der Längsachse der Finne 103 entspricht.
  • 1 zeigt das IC-Produkt 100, nachdem mehrere Prozessabläufe ausgeführt wurden. Zunächst wurden, wie oben erwähnt, die Finnen 103 unter Durchführung eines oder mehrerer Ätzprozesse, z. B. anisotroper Ätzprozesse, durch eine strukturierte Finnenbildungs-Ätzmaske (nicht gezeigt) gebildet, um mehrere Finnenbildungsgräben in dem Substrat 102 zu bilden und dadurch mehrere Finnen 103 in dem Substrat zu bilden (nur eine Finne 103 ist dargestellt, um die Erfindung des Gegenstands hierin zu erleichtern). Die Breite und Höhe der Finnen 103 kann abhängig von der speziellen Anwendung variieren. Darüber hinaus können die insgesamte Größe, Form und Konfiguration der Gräben und Finnen 103 zur Bildung von Finnen in Abhängigkeit von der jeweiligen Anwendung variieren. Als nächstes wurde eine ausgesparte Schicht aus isolierendem Material 107 (z. B. Siliziumdioxid) mit einer ausgesparten oberen Oberfläche 107R zwischen den Finnen 103 unter Durchführung von herkömmlichen Herstellungstechniken gebildet.
  • In dem hier dargestellten anschaulichen Beispiel werden die endgültigen Gatestrukturen für die Transistorvorrichtungen unter Verwendung von Herstellungstechniken für Austauschgates gebildet, obwohl Herstellungstechniken für Austauschgates nicht zwangsläufig angewandt werden müssen. Dementsprechend wurden die Opfergatestrukturen 108 mit weiterer Bezugnahme auf 1 über der Finne 103 gebildet, nachdem die Schicht aus isolierendem Material 107 ausgespart wurde. Jede der Opfergatestrukturen 108 umfasst eine (nicht separat gezeigte) Opfergateisolationsschicht, z. B. als eine Schicht aus Siliziumdioxid, und eine Opfergateelektrodenstruktur (nicht separat gezeigt). Die Opfergateelektrodenstrukturen können aus einem Material wie Polysilizium oder amorphem Silizium gebildet sein. In 1 sind auch anschauliche Gatekappen 111 dargestellt, die über jeder der Opfergatestrukturen 108 angeordnet sind. Ein typisches Verfahren zum Bilden dieser Strukturen umfasst ein thermisches Wachsen oder Abscheiden einer Schicht aus Opferisolationsmaterial (nicht separat gezeigt) auf den freiliegenden Abschnitte der Finne 103 über der ausgesparten Schicht aus isolierendem Material. Danach wird eine Materialschicht für die Opfergateelektrodenstrukturen 108 über dem Substrat 102 auf der Schicht aus Gateisolationsmaterial aus isolierendem Material über dem gesamten Substrat aufgebracht. Als nächstes wird eine Materialschicht für die Gatekappen 111 über dem gesamten Substrat 102 über der Materialschicht für die Opfergatestrukturen 108 großflächig abgeschieden. Dann wird eine strukturierte Ätzmaske (nicht gezeigt), z. B. eine strukturierte OPL-Schicht, auf dem Produkt 100 gebildet. An diesem Punkt wurden ein oder mehrere Ätzprozesse durchgeführt, um die freiliegenden Abschnitte der Materialschicht für die Gatekappe und der Materialschicht für die Opfergatestrukturen zu entfernen. Typischerweise bleibt die (nicht gezeigte) Opfergateisolationsschicht am Ende dieser Prozessvorgänge um die gesamte Finne 103 herum in Position.
  • Mit weiterer Bezugnahme auf 1 umfasst der nächste Prozessvorgang die Bildung eines anschaulichen und vereinfacht dargestellten low-k-Seitenwandabstandhalters 112 neben den gegenüberliegenden seitlichen Seitenwänden der Opfergatestrukturen 108 und der Gatekappen 111. Wie hierin und in den beiliegenden Ansprüchen bedeutet der Begriff „low-k“-Seitenwandabstandhalter einen Seitenwandabstandshalter, der aus einem Material mit einer Dielektrizitätskonstante von 5,2 oder weniger hergestellt wird. In einem anschaulichen Beispiel kann der low-k-Abstandhalter 112 aus einem Material wie SiCoNi, SiCo, SiOCN, SiOC, SiBCN usw. gebildet sein. Der low-k-Abstandhalter 112 kann unter Durchführung eines konformen Abscheidungsprozesses gebildet werden, z. B. eines konformen ALD-Verfahrens, um eine konforme Schicht aus einem Low-k-Abstandsmaterial auf dem Produkt abzuscheiden und danach einen anisotropen Ätzprozess durchzuführen, um horizontal angeordnete Abschnitte Teile der Schicht aus Low-k-Abstandsmaterial zu entfernen. Die konforme Schicht aus dem low-k-Abstandhaltermaterial kann mit einer beliebigen gewünschten Dicke gebildet werden, z. B. 6-8 nm. Der low-k-Abstandhalter 112 kann eine beliebige gewünschte Dicke aufweisen (gemessen an der Basis des low-k-Abstandhalters 112). In einigen Ausführungsformen kann der low-k-Abstandhalter 112 an und im Kontakt zu den Seitenwänden der Opfergatestrukturen 108 gebildet sein. In anderen Ausführungsformen können ein oder mehrere zusätzliche Materialien zwischen den Opfergatestrukturen 108 und dem low-k-Abstandhalter 112 angeordnet sein. Wenn also festgestellt wird, dass der Low-k-Abstandhalter 112 neben der Gatestruktur gebildet ist, ist zu verstehen, dass beide der oben beschriebenen Situationen abdeckt werden.
  • Als nächstes wurde die (nicht gezeigte) Opfergateisolationsschicht, die sich auf der Finne 103 zwischen den low-k-Abstandhaltern 112 befindet, durch Ausführen eines kurzen Oxidprozesses entfernt, um Abschnitte der Finne 103 in den Source/Drain-Bereichen an gegenüberliegenden Seiten der Gatestruktur 108 freizulegen. Dann wurden Bereiche des Epi-Halbleitermaterials 116 auf den freiliegenden Abschnitten der Finne 103, insbesondere in den Source/Drain-Bereichen der Bauelemente, unter Durchführung eines epitaktischen Wachstumsprozesses gebildet. Das Epi-Material 116 kann mit jedergewünschten Dicke gebildet werden. Es sollte jedoch verstanden werden, dass das Epi-Material 116 nicht in allen Anwendungen zu bilden ist.
  • Der nächste Prozessvorgang umfasst die Bildung einer Kontaktätzstoppschicht (CESL) 117 auf dem Produkt 100 in jedem der Source/Drain-Bereiche. In dem dargestellten Beispiel sind die CESLs 117 auf und in Kontakt mit den low-k-Abstandhaltern 112 gebildet. Die CESLs 117 können unter Durchführung eines konformen Abscheidungsprozesses, z. B. eines konformen ALD-Prozesses, gebildet werden, um eine konforme Schicht aus einem Ätzstoppmaterial auf dem Produkt 100 abzuscheiden. Die konforme Schicht aus Ätzstoppmaterial kann bis zu einer beliebigen gewünschten Dicke gebildet werden, z. B. 3-6 nm. Die CESLs 117 können aus einer Vielzahl verschiedener Materialien gebildet sein. In einem anschaulichen Beispiel können die CESLs 117 aus einem Material wie Siliziumnitrid usw. gebildet sein. An diesem bestimmten Punkt im Prozessablauf sind Abschnitte der konformen Schicht aus Ätzstoppmaterial (nicht gezeigt) über der oberen Oberfläche der Gatekappen 111 angeordnet.
  • Als nächstes wird eine erste Schicht aus isolierendem Material (ILD) 113 großflächig auf dem Produkt 100 abgeschieden, dass es die Räume zwischen den Opfergatestrukturen 108 und über den CESLs 117 und den Bereichen des Epi-Halbleitermaterials 116 in den Source/Drain-Bereichen der Vorrichtung überfüllt. Zu diesem Zeitpunkt wurden ein oder mehrere chemischmechanische Polierprozesse unter Verwendung der Gatekappen 111 als Polierstop ausgeführt. Die erste Schicht aus isolierendem Material 113 kann ein Material sein, das eine relativ gute Füllfähigkeit aufweist, um sicherzustellen, dass der Raum zwischen den Opfergatestrukturen 108, d.h. die Räume über den Source/Drain-Bereichen, im Wesentlichen vollständig mit isolierendem Material 113 gefüllt wird. Da die Seitenverhältnisse solcher Räume weiter zunehmen, ist eine solche zuverlässige Füllfähigkeit sehr wünschenswert. In einer anschaulichen Ausführungsform kann die erste Schicht aus isolierendem Material 113 ein Material sein, wie etwa ein fließfähiges Oxidmaterial (erhältlich von Dow Corning und anderen Herstellern) oder ein Siliziumdioxidmaterial, das üblicherweise als TSOZ bezeichnet wird. In einigen Ausführungsformen kann die erste Schicht aus isolierendem Material 113 anfänglich auf dem Produkt 100 unter Durchführung eines Schleuderbeschichtungsprozesses gebildet werden.
  • 2 zeigt das Produkt 100, nachdem ein Aussparungsätzprozess 115 durchgeführt wurde, um Abschnitte der ersten Schicht aus isolierendem Material (ILD) 113 zu entfernen, so dass eine ausgesparte Schicht aus dem ersten isolierenden Material 113X gebildet wird. Am Ende dieses Prozessvorgangs weist die ausgesparte erste Schicht aus isolierendem Material 113X eine ausgesparte obere Oberfläche 113R auf. Der Grad an Aussparung der ersten Schicht aus isolierendem Material 113 kann in Abhängigkeit von der jeweiligen Anwendung variieren. Typischerweise wird die ausgesparte obere Oberfläche 113R auf einer Höhe positioniert, die unter einer Ebene der oberen Oberfläche 108S der Opfergatestrukturen 108 liegt. In einem besonderen Beispiel kann die ausgesparte obere Oberfläche 113R auf einer Ebene angeordnet sein, die ungefähr 20-30 nm unter der Ebene der oberen Oberfläche 108S der Opfergatestrukturen 108 liegt. In einem anschaulichen Beispiel können 50-60 nm der vertikalen Gesamthöhe der ersten Schicht aus isolierendem Material 113 während dieses Aussparungsätzprozesses 115 entfernt werden. Es sollte auch beachtet werden, dass, wie dargestellt, während des Aussparungsätzprozesses 115 ein Teil der anfänglichen vertikalen Höhe des low-k-Abstandhalters 112 und ein Teil der anfänglichen vertikalen Höhe der CESLs 117 ebenfalls entfernt werden können, obwohl dies nicht in dem Maße der Fall ist, wie bei der ersten Schicht aus isolierendem Material 113. Das heißt, am Ende dieses Aussparungsätzprozesses 115 können die CESLs 117 eine ausgesparte obere Oberfläche 117R aufweisen, während der low-k-Abstandhalter 112 eine ausgesparte obere Oberfläche 112R aufweisen kann. In dem dargestellten Beispiel werden im Wesentlichen gleiche Mengen der vertikalen Abschnitte des Low-k-Abstandhalters 112 und der CESLs 117 entfernt, jedoch sind abhängig von der jeweiligen Anwendung auch relativ unterschiedliche Entfernungsraten für den low-k-Abstandhalter 112 und die CESLs 117 möglich. Es sei auch angemerkt, dass abhängig von dem Grad an Aussparung des low-k-Abstandhalters 112 und der CESLs 117 ein Abschnitt der Seitenwände 108X der Opfergatestrukturen 108 freigelegt werden kann, nachdem der Aussparungsätzprozess 115 abgeschlossen ist.
  • 3 zeigt das Produkt 100 nach einem Ätzprozess 118, insbesondere einem CESL-Trimmprozess 118, der an den CESLs 117 durchgeführt wurde, um etwas von der lateralen Dicke der freiliegenden oberen vertikalen Abschnitte 117X der CESLs 117 relativ zu den umgebenden Materialien zu entfernen und dabei getrimmte CESLs 117T mit getrimmten und im Wesentlichen vertikal ausgerichteten Abschnitten mit einer im Vergleich zu den unteren Abschnitten der getrimmten CESLs 117 verringerten Dicke zu bilden. Die getrimmten CESLs 117T weisen Aussparungen 117Z auf, die durch die im Wesentlichen vertikal ausgerichteten Seitenwände der oberen vertikalen Abschnitte 117X und die im Wesentlichen horizontal ausgerichtete ausgesparte Oberfläche 117Y der getrimmten CESLs 117definiert sind. Der Grad an Aussparung der getrimmten CESLs 117T und die Größe der Aussparung 117Z können abhängig von der besonderen Anwendung variieren. In einer anschaulichen Ausführungsform kann der CESL-Trimmprozess 118 etwa 3 bis 4 nm der lateralen Breite der freiliegenden vertikalen Abschnitte 117X der CESLs 117 entfernen. In einem bestimmten Beispiel kann der Ätzprozess ein isotroper Ätzprozess sein. In einigen Ausführungsformen kann das Durchführen des CESL-Trimmprozesses 118 zu einer sehr geringen Aussparung der gesamten vertikalen Höhe der getrimmten CESLs 117T führen.
  • 4 und 5 zeigen die Bildung eines anschaulichen und vereinfacht dargestellten high-k-Abstandhalters 119A (vgl. 5) neben den Opfergatestrukturen 108 und den Gatekappen 111. Wie hierin und in den beigefügten Ansprüchen verwendet, soll der Begriff „high-k“-Seitenwandabstandshalter einen Seitenwandabstandshalter bedeuten, der aus einem Material mit einer Dielektrizitätskonstante von 10 oder mehr hergestellt ist. In einem anschaulichen Beispiel kann der high-k-Abstandhalter 119A aus einem Material wie Hafniumoxid, AlN, Al2O3 usw. bestehen. Mit Bezug auf 4 kann der high-k-Abstandhalter 119A unter Durchführung eines konformen Abscheidungsprozesses gebildet werden, z. B. eines konformen ALD-Verfahrens, um anfänglich eine konforme Schicht aus einem high-k-Abstandhaltermaterial 119 abzuscheiden. Dann wurde, wie in 5 gezeigt, ein anisotroper Ätzprozess durchgeführt, um die horizontal angeordneten Abschnitte der Schicht aus high-k-Abstandhaltermaterial 119 zu entfernen. Die konforme Schicht des high-k-Abstandhaltermaterials 119 kann mit einer beliebigen gewünschten Dicke gebildet werden, z. B. 3 bis 4 nm.
  • Mit Bezug auf 5 kann der high-k-Abstandhalter 119A in gewissem Maße ein „gestuftes“ Profil mit einem oberen Abschnitt 119X und einem unteren Abschnitt 119Y aufweisen. In einigen Ausführungsformen kann der obere Abschnitt 119X des high-k-Abstandhalters 119A an den freiliegenden Seitenwänden 108X der Opfergatestrukturen 108 und/oder der Gatekappen 111 gebildet und mit diesen in Kontakt sein. In anderen Ausführungsformen kann wenigstens ein Material zwischen dem oberen Abschnitt 119X des high-k-Abstandhalters 119A und den Opfergatestrukturen 108 und/oder den Gatekappen 111 angeordnet sein. Es sei angemerkt, dass an diesem Punkt des Prozessflusses der obere Abschnitt 119X des high-k-Abstandhalters 119A angeordnet ist. Der high-k-Abstandhalter 119A ist zumindest teilweise oberhalb der ausgesparten oberen Oberfläche 112R des low-k-Abstandhalters 112 angeordnet und in Kontakt damit ausgebildet. In einigen Ausführungsformen kann der untere Abschnitt 119Y des high-k-Abstandhalters 119A seitlich neben oder an und in Kontakt mit den freiliegenden und ausgesparten vertikalen Abschnitten 117X der CESLs 117 gebildet sein. In anderen Ausführungsformen können ein oder mehrere zusätzliche Materialien zwischen dem unteren Abschnitt 119Y des high-k-Abstandhalters 119A und den freiliegenden und ausgesparten vertikalen Abschnitten 117 X der CESLs 117 angeordnet sein. Wenn der CESL-Trimmätzprozess zu einem gewissen vertikalen Herunterziehen der freiliegenden vertikalen Abschnitte 117X der CESLs 117 führt (eine Situation, die nicht in den Zeichnungen gezeigt ist), dann kann ein Teil des unteren Abschnitts 119Y der high-k-Abstandhalter 119A auf dem low-k-Abstandhalter 112 gebildet sein und mit diesem in Kontakt stehen. Es ist zu beachten, dass in einer Ausführungsform mindestens ein Teil der seitlichen Breite des unteren Abschnitts 119Y des high-k-Abstandhalters 119A darüber angeordnet und auf und in Kontakt mit der ausgesparten oberen Oberfläche 117Y der zugeschnittenen CESLs 117T ausgebildet ist. Es sei auch angemerkt, dass in einigen Ausführungsformen zumindest der untere Abschnitt 119Y des high-k-Abstandhalters 119A in den Aussparungen 117Z in den ausgesparten CESLs 117 angeordnet sein kann.
  • 6 zeigt das Produkt 100, nachdem eine Schicht aus isolierendem Material 121 so auf das Produkt 100 aufgebracht wurde, dass es die Räume zwischen den Opfergatestrukturen 108 und über der ausgesparten ersten Schicht aus isolierendem Material 113X überfüllt. Danach wurde ein CMP-Prozess durchgeführt, um die Schicht aus isolierendem Material 121 unter Verwendung der Gatekappen 111 als Polierstopp zu planarisieren. Im Vergleich zu der ersten Schicht aus isolierendem Material 113 kann die Schicht aus isolierendem Material 121 im Allgemeinen ein Material von höherer Qualität sein, d.h. ein Oxid von höherer Qualität, das eine höhere Ätzbeständigkeit aufweist, als die der ersten Schicht aus isolierendem Material 113. Typischerweise kann die Schicht aus isolierendem Material 121 eine höhere Dichte aufweisen. Das isolierende Material 121 kann aus einer Vielzahl unterschiedlicher Materialien gebildet sein, die unter Verwendung verschiedener Techniken hergestellt werden können. In einer anschaulichen Ausführungsform kann die Schicht aus isolierendem Material 121 ein HDP-Oxid usw. sein.
  • 7 zeigt das Produkt 100, nachdem mehrere Prozessoperationen ausgeführt wurden, um endgültige (und vereinfacht dargestellte) Austauschgatestrukturen 125 für die Transistorvorrichtungen unter Durchführung herkömmlicher Austauschgate-Herstellungstechniken herzustellen. Zuerst wurde eine Vielzahl von Ätzprozessen durchgeführt, um die Gatekappen 111 und die Opfergatestrukturen 108 (einschließlich des Materials für die Opfergateelektroden und des Materials für die Opfergateisolationsschichten) nacheinander zu entfernen. Diese Prozessoperation definiert eine Vielzahl von Austauschgateöffnungen 123 in dem Raum, der (in horizontaler Richtung) durch die low-k-Abstandhalter 112 zumindest teilweise begrenzt wird. Als Nächstes wurden verschiedene Prozessoperationen ausgeführt, um anschauliche und vereinfacht dargestellte Austauschgatestrukturen zu bilden. Im Allgemeinen können die Austauschgatestrukturen 125 aus einer oder mehreren Schichten aus isolierendem Material gebildet sein, die (ganz oder teilweise) als die (nicht gesondert dargestellte) Gateisolationsschicht der endgültigen Gatestruktur 125 für die Transistorvorrichtungen und eine oder mehrere Schichten aus leitfähigem Material (nicht separat dargestellt) dienen, z. B. ein Metall, eine Metallverbindung, Polysilizium, ein die Austrittsarbeit anpassendes Metall usw., die (ganz oder teilweise) als die leitende Gateelektrode der endgültigen Gatestruktur 125 der Transistorvorrichtungen funktionieren. Die Konstruktionsmaterialien für die Gatestrukturen 125 können für Vorrichtungen vom N- und P-Typ veschieden sein. Die Dicke und Zusammensetzung der Materialien für die Austauschgatestruktur 125 kann abhängig von der jeweiligen Anwendung variieren. In einer anschaulichen Ausführungsform kann das Gateisolationsmaterial aus einem isolierenden high-k-Material (k-Wert von 10 oder mehr), wie etwa Hafniumoxid, hergestellt sein, während die leitfähige Gateelektrode aus einem Metall oder einem Metall umfassenden Material, z. B. Titannitrid (nicht separat gezeigt), das als die Austrittsarbeit anpassende Schicht fungiert, und einer Bulkschicht aus einem leitfähigen Material wie einem Metall, einer Metallverbindung, Wolfram oder dotiertem Polysilizium gebildet sein kann. Wie der Fachmann nach einer vollständigen Lektüre der vorliegenden Anmeldung anerkennen wird, soll die hier dargestellte Austauschgatestruktur 125 für jede Art von Gatestruktur repräsentativ sein, die unter Verwendung von Herstellungstechniken für Austauschgates gebildet werden kann.
  • In einem anschaulichen Prozessablauf können nach der Bildung der Materialien für die Austauschgatestruktur 125 in den Gateöffnungen 123 ein oder mehrere Aussparungsätzprozesse durchgeführt werden, um Abschnitte von den Materialen der Austauschgatestruktur 125 innerhalb der Gateöffnungen 123 zu entfernen oder auszusparen, um Platz für eine endgültige Gatekappe 127 zu schaffen. Die endgültige Gatekappe 127 (z. B. Siliziumnitrid) kann durch Abscheiden einer Schicht des Materials der Gatekappe gebildet werden, um die Gateöffnungen 123 in dem Raum über den ausgesparten Gatematerialien zu überfüllen. An diesem Punkt können ein oder mehrere CMP-Prozesse ausgeführt werden, um überschüssige Materialien zu entfernen, die außerhalb der Gateöffnungen 123 und über der Schicht aus isolierendem Material 121 angeordnet sind. Typischerweise wird ein Abschnitt der vertikalen Höhe der verschiedenen Strukturen während dieser CMP-Prozessoperationen verbraucht. Wie in 7 gezeigt, wurde beispielsweise der obere Abschnitt 119X des high-k-Abstandhalters 119A während dieser Prozessvorgänge entfernt, wodurch der untere Abschnitt 119Y des high-k-Abstandhalters 119A, der seitlich neben den freiliegenden und getrimmten vertikalen Abschnitten 117X der CESLs 117 und über der ausgesparten Oberfläche 117Y der getrimmten CESL 117T angeordnet ist, verbleibt, insbesondere ist der high-k-Abstandhalter in den Aussparungen 117Z angeordnet.
  • Die 8 und 9 zeigen das Produkt 100, nachdem mehrere Prozessvorgänge ausgeführt wurden. 9 ist eine vergrößerte Ansicht eines Teils des Produkts 100, das in 8 gezeigt ist. Anfangs wurden ein oder mehrere Ätzprozesse durchgeführt, um die isolierenden Materialien 121 und 113 relativ zu den umgebenden Materialien selektiv zu entfernen, z. B. die getrimmten CESLs 117T, der high-k-Abstandhalter 119A und der low-k-Abstandhalter 112. Durch Entfernen der isolierenden Materialien 121 und 113 werden die getrimmten CESLs 117T freigelegt. An diesem Punkt wird ein anisotroper Ätzprozess durchgeführt, um die horizontal ausgerichteten Abschnitte der getrimmten CESLs 117T relativ zu den umgebenden Materialien zu entfernen. Dieser Ätzprozess legt die obere Oberfläche des Epi-Halbleitermaterials 116 frei. Dann wurde wenigstens ein Material für anschauliche leitfähige Source/Drain-Strukturen 130 (z. B. Grabensilizid-Strukturen) über dem Produkt 100 gebildet, um die Räume über dem freiliegenden Epi-Halbleitermaterial 116 in den Source/Drain-Bereichen der Bauelemente zu überfüllen. An diesem Punkt wurden ein oder mehrere CMP-Prozessvorgänge ausgeführt, um die obere Oberfläche des Produkts 100 mit der oberen Oberfläche der Gatekappen 127 zu planarisieren. In einer anschaulichen Ausführungsform können sich die leitfähigen Source/Drain-Strukturen 130 (manchmal als Source/Drain-Metallisierungsstrukturen bezeichnet) zumindest über im Wesentlichen die gesamte Dimension des aktiven Bereichs in der Gatebreitenrichtung der Transistorvorrichtungen (in die Ebene der Zeichnungsseite in den 8 und 9 hinein und daraus heraus) erstrecken und in einigen Fällen können sie sich quer zu den Source/Drain-Bereichen mehrerer Transistorvorrichtungen erstrecken.
  • Mit Bezug auf 9 sei bemerkt, dass in einer anschaulichen Ausführungsform die obere Oberfläche 125X der endgültigen Gatestruktur 125 etwas unterhalb der oberen Oberfläche 117Y der getrimmten CESLs 117T nach der Trimmung angeordnet sein kann. Es sei auch angemerkt, dass der low-k-Abstandhalter 112 in dem dargestellten Beispiel auf der endgültigen Gatestruktur 125 und der Gatekappe 127 angeordnet ist und sich damit in Kontakt befindet, während die verbleibenden Abschnitte der getrimmten CESLs 117T einschließlich der getrimmten und im Wesentlichen vertikal orientierten Abschnitte 117X der CESLs 117 auf und in Kontakt mit dem low-k-Abstandhalter 112 angeordnet sind. Schließlich sei angemerkt, dass der high-k-Abstandhalter 119A in einer Ausführungsform auf der getrimmten Oberfläche 117Y und dem freiliegenden vertikalen Abschnitt 117X der getrimmten CESL 117T angeordnet ist, insbesondere der high-k-Abstandhalter in den Aussparungen 117Z in den getrimmten CESLs 117T gebildet ist. Natürlich können, wie oben erwähnt, zusätzliche Materialien in einigen Ausführungsformen zwischen diesen Materialien und Strukturen vorhanden sein, z. B. können ein oder mehrere Materialien zwischen dem low-k-Abstandhalter 112 und den getrimmten CESLs 117T vorhanden sein. In ähnlicher Weise kann es einige Anwendungen geben, bei denen ein oder mehrere Materialien zwischen dem high-k-Abstandhalter 119A und den getrimmten CESLs 117T angeordnet sind. Schließlich kann es einige Anwendungen geben, bei denen ein oder mehrere Materialien zwischen dem low-k-Abstandhalter 112 und der endgültigen Gatestruktur 125 und/oder der Gatekappe 127 vorhanden sind.
  • Der Fachmann wird nach einer vollständigen Lektüre der vorliegenden Anmeldung erkennen, dass hier viele neue Verfahren und Vorrichtungen offenbart werden. Bei einer Ausführungsform kann, wenn man es aus der Perspektive einer einzelnen Gatestruktur 108 betrachtet, ein neuartiges Verfahren ein Bilden eines low-k-Seitenwandabstandshalters 112 neben einander gegenüberliegenden Seitenwänden der Gatestruktur 108 umfassen, wobei erste und zweite konforme Kontaktätzstoppschicht (CESLs) 117 über jedem aus dem ersten und zweiten Source/Drain-Bereich des Transistors gebildet werden, wobei die ersten und zweiten CESLs 117 an dem Low-k-Seitenwandabstandshalter 112 angeordnet sind und das erste isolierende Material 113 über den ersten und zweiten CESLs bilden In diesem Beispiel umfasst das Verfahren auch ein Aussparen des ersten isolierenden Materials 113, um so das ausgesparte erste isolierende Material 113X zu bilden, das vertikal ausgerichtete Abschnitte der ersten und zweiten CESLs 117 freilegt, und ein Entfernen eines Abschnitts einer lateralen Breite oder Dicke der freiliegenden vertikal ausgerichteten Abschnitte der ersten und zweiten CESLs 117, um erste und zweite getrimmte CESLs 117T zu bilden, von denen jeder getrimmte und im Wesentlichen vertikal orientierte Abschnitte 117X umfasst. In diesem Beispiel umfasst das Verfahren auch ein Bilden eines high-k-Abstandhalters 119A an gegenüberliegenden Seiten der Gatestruktur 108, ist, was ein Durchführen eines anisotropen Ätzprozesses, um im Wesentlichen horizontal orientierte Abschnitte einer konformen Schicht aus High-k-Material (119) zu entfernen, umfasst,, wobei der high-k-Abstandhalter 119A seitlich neben den im Wesentlichen vertikal ausgerichteten und getrimmten Abschnitten 117X der ersten und zweiten getrimmten CESLs 117T gebildet ist, und ein Bilden eines zweiten isolierenden Materials 121 über dem ausgesparten ersten isolierenden Material 113X, das sich in den ersten und zweiten Source/Drain-Bereichen und neben dem High-k-Seitenwandabstandshalter 119A befindet.
  • Es sei angemerkt, dass die Verwendung von Begriffen wie „erster“, „zweiter“, „dritter“ oder „vierter“ zur Beschreibung verschiedener Prozesse oder Strukturen in dieser Beschreibung und in den beigefügten Ansprüchen nur als Kurzverweis auf solche Schritte/Strukturen verwendet wird und impliziert nicht notwendigerweise, dass solche Schritte/Strukturen in dieser geordneten Reihenfolge ausgeführt/gebildet werden.

Claims (18)

  1. Verfahren mit Bilden einer Vorrichtung (100), die eine Gatestruktur (108) mit einer über der Gatestruktur (108) angeordneten Gatekappe (111) und ersten und zweiten Source/Drain-Bereichen an gegenüberliegenden Seiten der Gatestruktur (108) umfasst, wobei die Gatestruktur (108) gegenüberliegende Seitenwände (108X) umfasst, wobei das Verfahren ferner umfasst: ein Bilden eines low-k-Seitenwandabstandhalters (112) neben gegenüberliegenden Seitenwänden (108X) der Gatestruktur (108); ein Bilden einer ersten und einer zweiten konformen CESL (117) entsprechend auf der Vorrichtung (100) in jedem der ersten und zweiten Source/Drain-Bereiche, wobei die ersten und zweiten CESLs (117) neben dem low-k-Seitenwandabstandhalter (112) angeordnet sind; ein Bilden eines ersten isolierenden Materials (113) über den ersten und zweiten CESLs (117); ein Aussparen des ersten isolierenden Materials (113), um im Wesentlichen vertikal orientierte Abschnitte der ersten und zweiten CESLs (117) freizulegen; ein Entfernen eines Abschnitts einer seitlichen Breite der im Wesentlichen vertikal orientierten Abschnitte der ersten und zweiten CESLs (117), um eine erste und eine zweite getrimmte CESL (117T) zu bilden, von denen jede getrimmte und im Wesentlichen vertikal orientierte Abschnitte umfasst; ein Bilden eines high-k-Abstandhalters (119A) an gegenüberliegenden Seiten der Gatestruktur (108), wobei mindestens ein Abschnitt des high-k-Abstandhalters (119A) seitlich neben den getrimmten und im Wesentlichen vertikal orientierten Abschnitten der ersten und zweiten getrimmten CESLs (117T) angeordnet ist; und ein Bilden eines zweiten isolierenden Materials (121) über dem ausgesparten ersten isolierenden Material (113) in den ersten und zweiten Source/Drain-Bereichen und neben dem high-k-Abstandhalter (119A), wobei das Bilden des high-k-Abstandhalters (119A) umfasst: zunächst ein Durchführen eines konformen Abscheidungsprozesses, um eine konforme Schicht aus high-k-Material (119) zu bilden; und danach sowie vor dem Bilden des zweiten isolierenden Materials (121) ein Durchführen eines anisotropen Ätzprozesses, um im Wesentlichen horizontal orientierte Abschnitte der konformen Schicht aus High-k-Material (119) zu entfernen.
  2. Verfahren nach Anspruch 1, wobei die Gatestruktur (108) eine Opfergatestruktur (108) ist und wobei das Verfahren ferner umfasst: ein Entfernen der Gatekappe (111); ein Entfernen der Opfergatestruktur (108), um eine Austauschgateöffnung zu bilden; ein Bilden einer endgültigen Gatestruktur (125) in der Austauschgateöffnung; und ein Bilden einer endgültigen Gatekappe (127) über der endgültigen Gatestruktur (125).
  3. Verfahren nach Anspruch 1, ferner umfassend: ein Entfernen des zweiten isolierenden Materials (121) und des ausgesparten ersten isolierenden Materials (113), um die ersten und zweiten getrimmten CESLs (117T) freizulegen; ein Durchführen eines anisotropen Ätzprozesses, um horizontal orientierte Abschnitte der ersten und zweiten getrimmten CESLs (117T) zu entfernen und dadurch darunterliegende Bereiche eines Epi-Halbleitermaterials (116) in den ersten und zweiten Source/Drain-Bereichen freizulegen; und ein Bilden einer leitfähigen Source/Drain-Struktur (130) in jedem der ersten und zweiten Source/Drain-Bereiche.
  4. Verfahren nach Anspruch 1, wobei der low-k-Seitenwandabstandhalter (112) ein Material mit einem k-Wert von 5,2 oder weniger umfasst, der high-k-Abstandhalter (119A) ein Material mit einem k-Wert von 10 oder mehr umfasst, die ersten und zweiten getrimmten CESLs (117T) Siliziumnitrid umfassen, die Gatestruktur (108) eine Opfergatestruktur (108) ist und die Vorrichtung (100) eine FinFET-Transistorvorrichtung ist.
  5. Verfahren nach Anspruch 1, wobei das Aussparen des ersten isolierenden Materials (113) ein Durchführen eines ersten Ätzprozesses zum Entfernen von Abschnitten des ersten isolierenden Materials (113) umfasst, wodurch das Durchführen des ersten Ätzprozesses eine anfängliche vertikale Höhe des low-k-Seitenwandabstandhalters (112) und eine anfänglich vertikale Höhe der ersten und zweiten CESLs (117) reduziert, wobei die ersten und zweiten CESLs (117) nach Abschluss des ersten Ätzprozesses eine verringerte vertikale Höhe aufweisen.
  6. Verfahren nach Anspruch 5, wobei das Entfernen des Abschnitts der seitlichen Breite der im Wesentlichen vertikal orientierten Abschnitte der ersten und zweiten CESLs (117) ein Durchführen eines isotropen Ätzprozesses umfasst.
  7. Verfahren nach Anspruch 1, wobei das Bilden des high-k-Abstandhalters (119A) ein Bilden des high-k-Abstandhalters (119A) derart umfasst, dass mindestens ein Abschnitt einer seitlichen Breite des high-k-Abstandhalters (119A) vertikal über einer ausgesparten horizontalen Oberfläche der ersten und zweiten CESLs (117) angeordnet ist.
  8. Verfahren nach Anspruch 1, wobei das Aussparen des ersten isolierenden Materials (113) dazu führt, dass ein Abschnitt der Seitenwände (108X) der Gatestruktur (108) freigelegt wird.
  9. Verfahren nach Anspruch 8, wobei das Bilden des high-k-Abstandhalters (119A) ein Bilden des high-k-Abstandhalters (119A) auf und in Kontakt mit den freiliegenden Seitenwänden (108X) der Gatestruktur (108) und auf und in Kontakt mit der Gatekappe (111) umfasst.
  10. Verfahren nach Anspruch 1, wobei der low-k-Seitenwandabstandhalter (112) an und in Kontakt zu den gegenüberliegenden Seitenwänden (108X) der Gatestruktur (108) gebildet wird, wobei die ersten und zweiten getrimmten CESLs (117T) auf und in Kontakt zu dem low-k-Seitenwandabstandhalter (112) gebildet wird und der high-k-Abstandhalter (119A) auf und in Kontakt zu den getrimmten und im Wesentlichen vertikal orientierten Abschnitten der ersten und zweiten getrimmten CESLs (117T) gebildet wird.
  11. Verfahren nach Anspruch 1, wobei die Vorrichtung (100) eine Opfergatestruktur (108) und die Gatekappe (111) über der Opfergatestruktur (108) angeordnet umfasst und die ersten und zweiten Source/Drain-Bereiche an gegenüberliegenden Seiten der Opfergatestruktur (108) umfasst, wobei die Opfergatestruktur (108) gegenüberliegende Seitenwände (108X) umfasst, wobei das Verfahren umfasst: das Bilden des low-k-Seitenwandabstandhalters (112) auf und in Kontakt zu den gegenüberliegenden Seitenwänden (108X) der Opfergatestruktur (108); ein Durchführen eines ersten Ätzprozesses, um das erste isolierende Material (113) auszusparen, so dass im Wesentlichen vertikal orientierte Abschnitte der ersten und zweiten CESLs (117) freigelegt werden und eine anfängliche vertikale Höhe des low-k-Seitenwandabstandhalters (112) und eine vertikale anfängliche Höhe der ersten und zweiten CESLs (117) reduziert werden, so dass zumindest ein Abschnitt der Seitenwände (108X) der Opfergatestruktur (108) nach Abschluss des ersten Ätzprozesses freigelegt ist; ein Durchführen eines zweiten Ätzprozesses, um einen Abschnitt einer seitlichen Breite der im Wesentlichen vertikal orientierten Abschnitte der ersten und zweiten CESLs (117) zu entfernen, so dass eine erste und eine zweite getrimmte CESL (117T) gebildet werden, von denen jede getrimmte und im Wesentlichen vertikal orientierte Abschnitte umfasst; das Bilden des high-k-Abstandhalters (119A) an gegenüberliegenden Seiten der Opfergatestruktur (108), wobei der high-k-Abstandhalter (119A) auf und in Kontakt zu der Gatekappe (127), auf und in Kontakt zu den freigelegten Abschnitten der Seitenwände (108X) der Opfergatestruktur (108) und auf und in Kontakt zu den getrimmten und im wesentlichen vertikal orientierten Abschnitten der ersten und zweiten getrimmten CESLs (117T) angeordnet wird.
  12. Verfahren nach Anspruch 11, wobei das Bilden des high-k-Abstandhalters (119A) ein Bilden des high-k-Abstandhalters (119A) derart umfasst, dass mindestens ein Abschnitt einer seitlichen Breite des high-k-Abstandhalters (119A) vertikal über einer ausgesparten horizontalen Oberfläche der ersten und zweiten getrimmten CESLs (117T) angeordnet ist.
  13. Verfahren nach Anspruch 12, wobei das Durchführen des zweiten Ätzprozesses ein Durchführen eines isotropen Ätzprozesses umfasst.
  14. Verfahren nach Anspruch 11, wobei das Verfahren ferner umfasst: ein Entfernen der Gatekappe (111); ein Entfernen der Opfergatestruktur (108), um eine Austauschgateöffnung zu bilden; ein Bilden einer endgültigen Gatestruktur (125) in der Austauschgateöffnung; und ein Bilden einer endgültigen Gatekappe (127) über der endgültigen Gatestruktur (125).
  15. Verfahren nach Anspruch 11, wobei die Vorrichtung (100) ein FinFET-Transistor ist.
  16. Integriertes Schaltungsprodukt (100), umfassend: eine endgültige Gatestruktur (125) für eine Transistorvorrichtung; eine Gatekappe (127), die über der endgültigen Gatestruktur (125) angeordnet ist, wobei die endgültige Gatestruktur (125) gegenüberliegende Seitenwände aufweist; erste und zweite Source/Drain-Bereiche, wobei die ersten und zweiten Source/Drain-Bereiche an gegenüberliegenden Seiten der endgültigen Gatestruktur (125) angeordnet sind; einen low-k-Seitenwandabstandhalter (112), der an gegenüberliegenden Seitenwänden der endgültigen Gatestruktur (125) angeordnet ist und sich in Kontakt damit befindet; eine erste und eine zweite CESL (117T), die sich an gegenüberliegenden Seiten der endgültigen Gatestruktur (125) befinden, wobei die ersten und zweiten CESLs (117T) an dem low-k-Seitenwandabstandhalter (112) angeordnet sind und mit diesen in Kontakt sind, wobei jede der ersten und zweiten CESL (117T) eine in einem oberen Abschnitt davon gebildete Aussparung aufweist; einen high-k-Abstandhalter (119A), der sich an gegenüberliegenden Seiten der endgültigen Gatestruktur (125) befindet, wobei der high-k-Abstandhalter (119A) in den Aussparungen angeordnet ist, die in den ersten und zweiten CESLs (117T) gebildet sind; einen ersten und einen zweiten Bereich aus Epi-Halbleitermaterial (116) entsprechend in den ersten und zweiten Source/Drain-Bereichen, wobei die ersten und zweiten CESLs (117T) entsprechend eine obere Oberfläche der ersten und zweiten Bereiche des Epi-Halbleitermaterials (116) kontaktieren; und ein isolierendes Material (113) sowie ein dichteres isolierendes Material (121) darüber und neben dem high k-Abstandshalter, wobei die Gatekappe (127) eine mit dem dichteren isolierenden Material (121) planarisierte obere Oberfläche aufweist, wobei sich zwischen diesen keine im Wesentlichen horizontalen Abschnitte des high-k-Abstandshalters (119A) erstrecken.
  17. Integriertes Schaltungsprodukt (100) nach Anspruch 16, wobei die endgültige Gatestruktur (125) eine Gateelektrode umfasst, die eine Metallschicht und eine high-k-Gateisolationsschicht umfasst, und wobei die Transistorvorrichtung eine FinFET-Vorrichtung ist.
  18. Integriertes Schaltungsprodukt (100) nach Anspruch 16, wobei der low-k-Seitenwandabstandhalter (112) ein Material mit einem k-Wert von 5,2 oder weniger umfasst, der high-k-Abstandhalter (119A) ein Material mit einem k-Wert von 10 oder mehr umfasst und die ersten und zweiten CESLs (117T) Siliziumnitrid umfassen.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444174B2 (en) * 2018-08-17 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with Fin end spacer dummy gate and method of manufacturing the same
FR3091002B1 (fr) * 2018-12-20 2021-01-08 Commissariat Energie Atomique Procédé de gravure d’une couche diélectrique tridimensionnelle
US11532517B2 (en) * 2020-02-04 2022-12-20 Tokyo Electron Limited Localized etch stop layer
US11164795B2 (en) * 2020-03-24 2021-11-02 Globalfoundries U.S. Inc. Transistors with source/drain regions having sections of epitaxial semiconductor material

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170373160A1 (en) 2016-06-27 2017-12-28 International Business Machines Corporation Sidewall protective layer for contact formation
US9991363B1 (en) 2017-07-24 2018-06-05 Globalfoundries Inc. Contact etch stop layer with sacrificial polysilicon layer

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7586147B2 (en) * 2006-04-17 2009-09-08 Taiwan Semiconductor Manufacturing Co. Ltd. Butted source contact and well strap
JP5364394B2 (ja) * 2009-02-16 2013-12-11 株式会社東芝 不揮発性半導体記憶装置
TWI527128B (zh) * 2012-04-16 2016-03-21 聯華電子股份有限公司 修整側壁子的方法和半導體結構
JP2016514905A (ja) 2013-03-29 2016-05-23 インテル・コーポレーション 延在された凹部スペーサおよび複数のソース／ドレイン領域を有するトランジスタアーキテクチャおよびその製造方法
US9515156B2 (en) 2014-10-17 2016-12-06 Lam Research Corporation Air gap spacer integration for improved fin device performance
US9911824B2 (en) * 2015-09-18 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer
US9437503B1 (en) 2015-12-22 2016-09-06 International Business Machines Corporation Vertical FETs with variable bottom spacer recess
CN107275210B (zh) * 2016-04-06 2023-05-02 联华电子股份有限公司 半导体元件及其制作方法
US9536793B1 (en) 2016-04-22 2017-01-03 Globalfoundries Inc. Self-aligned gate-first VFETs using a gate spacer recess
US10741654B2 (en) * 2016-11-17 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and forming method thereof
TWI728174B (zh) * 2017-08-21 2021-05-21 聯華電子股份有限公司 半導體元件及其製作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170373160A1 (en) 2016-06-27 2017-12-28 International Business Machines Corporation Sidewall protective layer for contact formation
US9991363B1 (en) 2017-07-24 2018-06-05 Globalfoundries Inc. Contact etch stop layer with sacrificial polysilicon layer

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US20200168731A1 (en) 2020-05-28
DE102019210597A1 (de) 2020-01-23
US10629739B2 (en) 2020-04-21

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