DE112004000578B4 - Verfahren zur Herstellung eines Gates in einem FinFET-Bauelement und Dünnen eines Stegs in einem Kanalgebiet des FinFET-Bauelements - Google Patents
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Abstract
Verfahren zur Herstellung eines Gates in einem FinFET-Bauelement (100), mit:
Abscheiden einer ersten dielektrischen Schicht (140) über einer Silizium-auf-Isolator-(SOI)Scheibe, wobei die SOI-Scheibe eine Siliziumschicht (120) auf einer isolierenden Schicht (120) aufweist;
Bilden einer Lackmaske (150) über einem Bereich der ersten dielektrischen Schicht (140);
Ätzen von Bereichen der ersten dielektrischen Schicht (140) und der Siliziumschicht (120), die nicht von der Lackmaske (150) bedeckt sind, um einen Steg (210) und eine dielektrische Abdeckung (140), die die obere Fläche des Stegs (210) bedeckt, zu bilden;
Abscheiden einer Gateschicht (310) über der dielektrischen Abdeckung (140);
Abscheiden einer zweiten dielektrischen Schicht (320) über der Gateschicht (310);
Ätzen der Gateschicht (310) und der zweiten dielektrischen Schicht (320), um eine Gatestruktur (300) zu bilden;
Bilden von Seitenwandabstandselementen (410) benachbart zu der Gatestruktur (300);
Bilden einer dritten dielektrischen Schicht (610) über dem FinFET-Bauelement (100);
Einebnen der dritten dielektrischen Schicht...
Abscheiden einer ersten dielektrischen Schicht (140) über einer Silizium-auf-Isolator-(SOI)Scheibe, wobei die SOI-Scheibe eine Siliziumschicht (120) auf einer isolierenden Schicht (120) aufweist;
Bilden einer Lackmaske (150) über einem Bereich der ersten dielektrischen Schicht (140);
Ätzen von Bereichen der ersten dielektrischen Schicht (140) und der Siliziumschicht (120), die nicht von der Lackmaske (150) bedeckt sind, um einen Steg (210) und eine dielektrische Abdeckung (140), die die obere Fläche des Stegs (210) bedeckt, zu bilden;
Abscheiden einer Gateschicht (310) über der dielektrischen Abdeckung (140);
Abscheiden einer zweiten dielektrischen Schicht (320) über der Gateschicht (310);
Ätzen der Gateschicht (310) und der zweiten dielektrischen Schicht (320), um eine Gatestruktur (300) zu bilden;
Bilden von Seitenwandabstandselementen (410) benachbart zu der Gatestruktur (300);
Bilden einer dritten dielektrischen Schicht (610) über dem FinFET-Bauelement (100);
Einebnen der dritten dielektrischen Schicht...
Description
- TECHNISCHES GEBIET
- Die vorliegende Erfindung betrifft Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen. Die vorliegende Erfindung betrifft insbesondere Doppelgate-Bauelemente.
- BESCHREIBUNG DES STANDS DER TECHNIK
- Die zunehmenden Anforderungen hinsichtlich der Dichte und des Leistungsverhaltens im Hinblick auf Halbleiterbauelemente mit äußerst hoher Integrationsdichte erfordern, dass Strukturelemente eine Entwurfsgröße aufweisen, etwa Gatelängen, die unter 100 Nanometer (nm) liegen, eine hohe Zuverlässigkeit und einen erhöhten Herstellungsdurchsatz aufweisen. Die Reduzierung der Entwurfsstrukturelemente unter 100 nm stellt eine Herausforderung für die Grenzen der konventionellen Verfahrenstechnik dar.
- Wenn beispielsweise die Gatelänge konventioneller planarer Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETS) unter 100 nm reduziert wird, sind Probleme, die mit dem Kurzkanaleffekten, etwa einem exzessiven Leckstrom zwischen dem Source und Drain, verknüpft sind, nur mit zunehmender Schwierigkeit zu handhaben. Des weiteren machen es die Beeinträchtigung der Beweglichkeit und eine Reihe weiterer Prozessprobleme schwierig, konventionelle MOSFETS in der Größe zu reduzieren, so dass sie zunehmend kleinere Bauteilstrukturelemente enthalten. Es werden daher neue Bauteilstrukturen untersucht, um das FET-Verhalten zu verbessern und um eine weitere Bauteilgrößenreduzierung zu ermöglichen.
- Doppelgate-MOSFETS repräsentieren neue Strukturen, die als geeignete Kandidaten für die Nachfolge bestehender planarer MOSFETS erachtet werden. In Doppelgate-MOSFTETS werden zwei Gates verwendet, um Kurzkanaleffekte zu steuern. Ein FinFET bzw. Steg-FET ist eine neuartige Doppelgatestruktur, die ein günstiges Verhalten bei kurzen Kanälen zeigt. Ein FinFET umfasst einen Kanal, der in einem vertikalen Steg ausgebil det ist. Die FinFET-Struktur kann hergestellt werden unter Anwendung einer Anordnung und unter Anwendung von Prozesstechniken, die ähnlich sind zu jenen, wie sie für konventionelle planare MOSFETS verwendet werden.
- Die
US 2002/0130354 A1 - ÜBERBLICK ÜBER DIE ERFINDUNG
- In Ausführungsformen, die konsistent mit der vorliegenden Erfindung sind, werden Verfahrenstechniken zur Herstellung eines Gates und zum Dünnen eines Stegs in einem FinFET-Bauelement bereitgestellt. Der Steg wird in dem Kanalgebiet gedünnt, um die Breite des Steges in diesem Gebiet des FinFET-Bauelements zu reduzieren.
- Weitere Vorteile und andere Merkmale der vorliegenden Erfindung gehen teilweise aus der folgenden Beschreibung hervor und werden für den Fachmann teilweise beim Studium des folgenden ersichtlich oder können durch Praktizieren der Erfindung verstanden werden. Die Vorteile und Merkmale der Erfindung können so realisiert und erhalten werden, wie dies insbesondere in den angefügten Patentansprüchen dargelegt ist.
- Gemäß der vorliegenden Erfindung werden die vorhergehenden und weitere Vorteile teilweise mittels eines Verfahrens zur Herstellung eines Gates in einem FinFET-Bauelement erreicht. Das Verfahren umfasst das Abscheiden einer ersten dielektrischen Schicht über einer Silizium-auf-Isolator-(SOI)-Scheibe, wobei die SOI-Scheibe eine Siliziumschicht auf einer isolierenden Schicht aufweist. Das Verfahren umfasst ferner das Bilden einer Lackmaske über einem Bereich der ersten dielektrischen Schicht, das Ätzen von Bereichen der ersten dielektrischen Schicht und der Siliziumschicht, die nicht von der Lackmaske bedeckt sind, um einen Steg und eine dielektrische Abdeckung, die die obere Fläche des Stegs bedeckt, zu bilden. Das Verfahren umfasst ferner das Abscheiden einer Gateschicht über der dielektrischen Abdeckung, das Abscheiden einer zweiten dielektrischen Schicht über der Gateschicht, das Ätzen der Gateschicht und der zweiten dielektrischen Schicht, um eine Gatestruktur zu bilden, das Bilden von Seitenwandabstandselementen benachbart zu der Gatestruktur und das Bilden einer dritten dielektrischen Schicht über der Gatestruktur und den Seitenwandabstandselementen. Das Verfahren umfasst ferner das Einebnen der dritten dielektrischen Schicht, um eine Oberfläche der zweiten dielektrischen Schicht freizulegen, das Entfernen der zweiten dielektrischen und der Gateschicht in der Gatestruktur, das Ätzen des Steges, um eine Breite des Steges in einem Kanalgebiet des Halbleiterbauele ments zu verringern und das Abscheiden eines Gatematerials, um die entfernte Gateschicht zu ersetzen.
- Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Herstellung eines Halbleiterbauelements bereitgestellt. Das Verfahren umfasst das Bilden einer Stegstruktur auf einer isolierenden Schicht, wobei die Stegstruktur einen leitenden Steg umfasst. Das Verfahren umfasst ferner das Bilden von Source- und Draingebieten, das Bilden eines Gates über der Stegstruktur und das Entfernen des Gates, um einen vertieften Bereich zu schaffen. Das Verfahren umfasst ferner das Dünnen einer Breite des Stegs in einem Kanalgebiet des Halbleiterbauelements und das Abscheiden eines Metalls in dem vertieften Bereich.
- Weitere Vorteile und Merkmale der vorliegenden Erfindung werden für den Fachmann aus der folgenden detaillierten Beschreibung ersichtlich. Die beschriebenen und gezeigten Ausführungsformen bieten eine Darstellung, die als beste Art zum Ausführen der Erfindung erachtet wird. Die Erfindung kann Modifizierungen in diversen offensichtlichen Aspekten unterliegen, ohne dadurch von der Erfindung abzuweichen. Daher sind die Zeichnungen als lediglich anschaulich und nicht als einschränkend zu betrachten.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Es wird auf die beigefügten Zeichnungen Bezug genommen, wobei Elemente mit den gleichen Bezugszeichen durchwegs gleiche Komponenten bezeichnen.
-
1 ist ein Querschnitt, der beispielhafte Schichten zeigt, die zur Herstellung eines Stegs gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden können. -
2a ist ein Querschnitt, der die Ausbildung eines Stegs gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
2b zeigt schematisch die Draufsicht des Halbleiterbauelements aus2a gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. -
3a ist eine Draufsicht, die das Herstellen einer Gatestruktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
3b ist ein Querschnitt, der die Gateherstellung aus3a gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
4 ist ein Querschnitt, der die Herstellung von Seitenwandabstandselementen benachbart zu der Gatestruktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
5a und5b sind Querschnittsansichten, die die Herstellung einer Metallsilizidverbindung auf dem Bauelement aus4 gemäß einer beispielhaften Ausführungsform der Erfindung zeigen. -
6 ist ein Querschnitt, der die Herstellung einer dielektrischen Schicht auf dem Bauelement aus5 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
7a ist ein Querschnitt, der das Einebnen der dielektrischen Schicht auf dem Bauelement aus6 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
7b zeigt das Entfernen eines Teils der Platzhalter-Gate-Struktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. -
8 zeigt das Entfernen eines weiteren Bereichs der Platzhalter-Gate-Struktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. -
9 ist ein Querschnitt, der das Dünnen des Stegs in einem Kanalgebiet gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
10a ist ein Querschnitt, der die Herstellung eines Gates gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
10b ist eine Draufsicht, die das Halbleiterbauelement aus10a gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. -
11a bis11d sind Querschnitte, die die Herstellung einer kompletten Gatestruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigt. - BESTE ART ZUM AUSFÜHREN DER ERFINDUNG
- Die folgende detaillierte Beschreibung der Erfindung nimmt Bezug auf die begleitenden Zeichnungen. Es werden die gleichen Bezugszeichen in unterschiedlichen Zeichnungen verwendet, um die gleichen oder ähnliche Elemente zu kennzeichnen. Ferner soll die folgende detaillierte Beschreibung die Erfindung nicht beschränken. Vielmehr ist der Schutzbereich der Erfindung durch die angefügten Patentansprüche und deren Äquivalente definiert.
- In Ausführungsformen, die mit der vorliegenden Erfindung konsistent sind, werden Verfahren zum Herstellen von FinFET-Bauelementen bereitgestellt. In einer Ausführungsform kann ein Platzhaltergate in einem Gatebereich eines FinFET- bzw. Steg-FET-Bauelements gebildet werden. Das Platzhalter-Gate kann entfernt werden und der Steg kann geätzt werden, um die Breite des Stegs in dem Kanalgebiet des FinFET-Bauelements zu verringern. Es wird dann ein leitendes Material abgeschieden, um das Gate zu bilden.
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1 zeigt den Querschnitt eines Halbleiterbauelements100 , das gemäß einer Ausführungsform der vorliegenden Erfindung gebildet ist. Gemäß1 umfasst das Halbleiterbauelement100 eine Silizium-auf-Isolator-(SOI)Struktur, die ein Siliziumsubstrat110 , eine vergrabene Oxidschicht120 und eine Siliziumschicht130 auf der vergrabenen Oxidschicht120 aufweist. Die vergrabene Oxidschicht120 und die Siliziumschicht130 können auf dem Substrat110 in konventioneller Weise hergestellt sein. - In einer beispielhaften Ausführungsform umfasst die vergrabene Oxidschicht
120 Siliziumoxid, etwa SiO2, und besitzt eine Dicke im Bereich von ungefähr 1500 Angstrom bis ungefähr 3000 Angstrom. Die Siliziumschicht130 kann monokristallines oder polykristallines Silizium mit einer Dicke im Bereich von ungefähr 200 Angstrom bis ungefähr 1000 Angst rom aufweisen. Die Siliziumschicht130 wird verwendet, um einen Steg für ein FinFET-Transistorbauelement zu bilden, wie dies nachfolgend detaillierter beschrieben ist. - In alternativen Ausführungsformen, die mit der vorliegenden Erfindung konsistent sind, weisen das Substrat
110 und die Schicht130 andere halbleitende Materialien, etwa Germanium oder Kombinationen an halbleitenden Materialien, etwa Silizium-Germanium auf. Die vergrabene Oxidschicht120 kann ebenso andere dielektrische Materialien aufweisen. - Eine dielektrische Schicht
140 , etwa eine Siliziumnitridschicht oder Siliziumoxidschicht, kann über der Siliziumschicht130 gebildet sein, um als eine Schutzabdeckung während nachfolgender Ätzprozesse zu dienen. In einer beispielhaften Ausführungsform wird die dielektrische Schicht140 mit einer Dicke im Bereich von ungefähr 100 Angstrom bis ungefähr 250 Angstrom abgeschieden. Anschließend wird ein Photolackmaterial abgeschieden und strukturiert, um eine Photolackmaske150 für die nachfolgende Bearbeitung zu bilden. Der Photolack kann in einer beliebigen konventionellen Weise abgeschieden und strukturiert werden. - Dann wird das Halbleiterbauelement
100 geätzt. In einer beispielhaften Ausführungsform wird die Siliziumschicht130 in konventioneller Weise geätzt, wobei das Ätzen an der vergrabenen Oxidschicht120 anhält, wie dies in2a gezeigt ist. Gemäß2a sind die dielektrischen Schicht140 und die Siliziumschicht130 geätzt, um einen Steg210 aus Silizium mit einer dielektrischen Abdeckung140 zu bilden. - Nach der Herstellung des Stegs
210 werden Source- und Draingebiete benachbart zu dem entsprechenden Ende des Stegs210 gebildet. Beispielsweise wird in einer beispielhaften Ausführungsform eine Schicht aus Silizium, Germanium oder einer Mischung aus Silizium und Germanium abgeschieden, strukturiert und in konventioneller Weise geätzt, um Source- und Draingebiete zu bilden.2b zeigt eine Draufsicht des Halbleiterbauelements100 mit einem Sourcegebiet220 und einem Draingebiet230 , die benachbart zu dem Steg210 auf der vergrabenen Oxidschicht120 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung ausgebildet sind. Die Draufsicht in2b ist so orientiert, dass der Querschnitt in2a entlang der Linie A-A in2b genommen ist. Die Photolackmaske150 ist der Einfachheit halber in2b nicht gezeigt. - Die Photolackmaske
150 kann entfernt werden und es kann eine Gatestruktur auf dem Halbleiterbauelement100 hergestellt werden. Die anfänglich auf dem Halbleiterbauelement100 ausgebildete Gatestruktur kann als ein „Platzhaltergate” bezeichnet werden, da diese Gatestruktur zu einem späteren Zeitpunkt entfernt werden kann, wie dies nachfolgend detaillierter beschrieben ist. In einer beispielhaften Ausführungsform wird eine Gateschicht und eine schützende dielektrische Schicht über dem Steg210 und der dielektrischen Abdeckung140 abgeschieden und geätzt, um eine Platzhaltergatestruktur zu bilden.3a ist eine Draufsicht, die ein Platzhaltergate300 darstellt.3b ist ein Querschnitt des Halbleiterbauelements100 entlang der Linie B-B in3a nach der Herstellung des Platzhaltergates300 . Gemäß3b umfasst das Platzhaltergate300 eine Polysilizium- oder amorphe Siliziumschicht310 mit einer Dicke im Bereich von ungefähr 300 Angstrom bis ungefähr 1000 Angstrom und einer Breite im Bereich von ungefähr 50 Angstrom bis ungefähr 500 Angstrom in einem Kanalgebiet des Halbleiterbauelements100 . Das Platzhaltergate300 kann eine dielektrische Schicht320 aufweisen, die beispielsweise Siliziumnitrid enthält und eine Dicke im Bereich von ungefähr 100 Angstrom bis ungefähr 300 Angstrom aufweist. Die dielektrische Schicht320 dient als eine schützende Abdeckung für die Siliziumschicht310 . - Anschließend wird eine dielektrische Schicht abgeschieden und geätzt, um Abstandselemente
410 benachbart zu gegenüberliegenden Seiten des Platzhaltergates300 zu bilden, wie dies in4 gezeigt ist. Die Abstandselemente410 können Siliziumoxid (beispielsweise SiO2) oder ein anderes dielektrisches Material aufweisen. In einer beispielhaften Ausführungsform liegt die Breite der Abstandselemente410 im Bereich von ungefähr 50 Angstrom bis ungefähr 1000 Angstrom. Die Abstandselemente410 können den darunter liegenden Steg210 während der nachfolgenden Bearbeitung schützen und das Dotieren der Source/Draingebiete220 und230 ermöglichen. - Es wird eine Metallschicht
510 über dem Source/Draingebieten220 und230 abgeschieden, wie dies in5a gezeigt ist. In einer beispielhaften Ausführungsform kann die Metallschicht510 Nickel, Kobalt oder ein weiteres Metall aufweisen, und kann mit einer Dicke im Bereich von ungefähr 50 Angstrom bis ungefähr 200 Angstrom abgeschieden werden. Es kann dann ein thermischer Ausheizprozess ausgeführt werden, um eine Metallsilizidschicht520 zu bilden, wie dies in5b gezeigt ist. Während des Ausheizens reagiert das Metall mit dem Silizium in den Source/Draingebieten220 und230 , um eine Metallsilizidverbin dung, etwa NiSi oder CoSi2 entsprechend der speziellen abgeschiedenen Metallschicht510 zu bilden. - Anschließend wird eine dielektrische Schicht
610 über dem Halbleiterbauelement100 abgeschieden. In einer beispielhaften Ausführungsform kann die dielektrische Schicht610 eine Tetraethyl-Orthosilikat (TEOS) Verbindung aufweisen und kann mit einer Dicke im Bereich von ungefähr 2000 Angstrom bis 3000 Angstrom abgeschieden werden. In alternativen Ausführungsformen können andere dielektrische Materialien verwendet werden. Die dielektrische Schicht610 wird dann eingeebnet. Beispielsweise kann ein chemischmechanischer Poliervorgang (CMP) ausgeführt werden, um die dielektrische Schicht610 planar zur oberen Oberfläche der dielektrischen Abdeckung320 zu machen und um die obere Fläche der dielektrischen Abdeckung320 freizulegen, wie dies in7a gezeigt ist. Die dielektrische Abdeckung320 kann dann entfernt werden, wobei beispielsweise ein nasschemischer Prozess verwendet wird, wie dies in7b gezeigt ist. In einer beispielhaften Ausführungsform kann eine Nassätzung mit einer Säure, etwa H3PO4, verwendet werden, um die dielektrische Abdeckung320 zu entfernen. Während des Ätzprozesses zur Entfernung der dielektrischen Abdeckung320 , kann auch ein oberer Bereich der Abstandselemente410 und der dielektrischen Schicht610 entfernt werden, so dass die obere Fläche der Siliziumschicht310 im Wesentlichen planar zu der oberen Fläche der Abstandselemente410 und der dielektrischen Schicht610 ist, wie dies in7b gezeigt ist. - Danach kann die Siliziumschicht
310 entfernt werden, wie dies in8 dargestellt ist. Beispielsweise kann die Siliziumschicht310 unter Anwendung von reaktiven Mitteln geätzt werden, die eine hohe Ätzselektivität in Bezug auf das Polysilizium aufweisen. Damit kann das Siliziummaterial310 entfernt werden, ohne wesentliche Bereiche der umgebenden dielektrischen Schichten, etwa der Abstandselemente410 und der dielektrischen Schicht140 , zu entfernen. Nachdem die Siliziumschicht310 entfernt ist, wird eine Gateöffnung oder Vertiefung810 gebildet, wie in8 gezeigt ist. Anders ausgedrückt, es wird ein gateförmiger Leerraum, der als Gatevertiefung810 bezeichnet ist, in der umgebenden dielektrischen Schicht610 gebildet. - Nachdem die Gatevertiefung
810 hergestellt ist, werden die Seitenflächen des Siliziumstegs in dem Kanalgebiet des Halbleiterbauelements100 freigelegt. Der Steg210 kann dann geätzt werden, um die Breite des Stegs210 in dem Kanalgebiet zu verringern. Beispielsweise kann ein nasschemischer Prozess ausgeführt werden, um die Breite des Stegs210 in dem Kanalgebiet zu reduzieren. Bereiche des Stegs210 , die nicht in dem Kanalgebiet und den Source/Draingebieten220 und230 liegen, sind von der dielektrischen Schicht610 bedeckt, so dass diese Bereiche des Halbleiterbauelements100 nicht geätzt werden, während der gewünschte Bereich des Stegs210 gedünnt wird. -
9 zeigt eine Draufsicht des Halbleiterbauelements100 nach dem Ätzen. Gemäß9 zeigen die gepunkteten Linien den gedünnten Bereich des Stegs210 in dem Kanalgebiet. In einer beispielhaften Ausführungsform kann die Gesamtbreite des Stegs210 auf ungefähr 20 Nanometer (nm) bis 100 nm als Folge des Ätzens reduziert werden. Die Breite des Stegs210 in dem Kanalgebiet nach dem Ätzen, die als W in9 bezeichnet ist, kann von ungefähr 30 Angstrom bis ungefähr 500 Angstrom in beispielhaften Ausführungsformen der vorliegenden Erfindung liegen. Es sollte beachtet werden, dass die Breite des Stegs210 von den speziellen Bauteilerfordernissen und anderen Parametern, etwa der Gatelänge abhängen kann. Der Bereich810 in9 stellt die Gatevertiefung nach dem Entfernen des Platzhaltergates300 dar. Die dielektrische Schicht610 und die Seitenwandabstandselemente410 sind der Einfachheit halber in9 nicht gezeigt. - Vorteilhafterweise ermöglicht das Dünnen der Breite des Stegs
210 in dem Kanalgebiet, dass das Halbleiterbauelement100 eine gute Steuerung des Kurzkanaleffekts erreicht. Beispielsweise kann es in einigen Ausführungsformen wünschenswert sein, dass die Breite des Stegs210 kleiner als die Länge des Gates ist, etwa kleiner als die Hälfte der Gatelänge. Es ist äußerst schwierig, derartige Parameter unter Verwendung konventioneller Lithographietechniken zu erreichen. Anders ausgedrückt, das Herstellen des Stegs210 in der mit Bezug zu den1 und2a beschriebenen Weise macht es sehr schwierig, einen Siliziumsteg mit der gewünschten kleinen Breite zu erhalten. Die vorliegende Erfindung bildet den Steg210 und das Platzhaltergate300 in der oben beschriebenen Weise und entfernt dann das Platzhaltergate und dünnt den Steg. Dies führt zu einem gewünschten schmalen Steg, während Bearbeitungsschwierigkeiten vermieden werden, die mit dem Versuch verknüpft sind, einen derartigen dünnen Steg nur mittels Lithographie zu erhalten. - Da ferner das Dünnen des Stegs
210 unter Anwendung eines nasschemischen Prozesses durchgeführt wird, können die Seitenflächen des Stegs210 glatter und gleichförmiger sein als jene, die durch Lithographie alleine hergestellt werden. Diese glatteren Seitenflächen des Stegs210 können die Ladungsträgerbeweglichkeit der vertikal orientierten Kanäle des Halbleiterbauelements100 verbessern. - Es kann dann eine Metallschicht
1010 abgeschieden werden, um die Gatevertiefung810 zu füllen, wie in den10a gezeigt ist.10 ist ein Querschnitt entlang der Linie C-C in9 . Das Metallmaterial kann Wolfram (W), Tantal (Ta), Titan (Ti), Nickel (Ni), TaSiN, TaN oder ein anderes Metall umfassen und kann mit einer Dicke im Bereich von ungefähr 200 Angstrom bis ungefähr 1000 Angstrom abgeschieden werden. Halbleitende Materialien, etwa Silizium oder Germanium können ebenso als das Gatematerial verwendet werden. Die Metallschicht1010 kann dann poliert werden, so dass das Metall im Wesentlichen eben zu der oberen Fläche der Abstandselemente410 ist, wie dies in10a gezeigt ist. Die gepunkteten Linien in10a zeigen das Kanalgebiet des Stegs210 . -
10b zeigt eine Draufsicht des Halbleiterbauelements100 gemäß der vorliegenden Erfindung, nachdem das Gatematerial1010 abgeschieden und eingeebnet ist. Wie gezeigt, umfasst das Halbleiterbauelement100 eine Doppelgatestruktur mit einem Gate1010 , das an beiden Seiten des Stegs210 angeordnet ist. Die schattierten Bereiche in10b repräsentieren die Metallsilizidschicht520 , die über den Source/Drain-Gebieten220 und230 gebildet ist. Das Gate1010 kann eine Gateelektrode oder einen Kontakt aufweisen, wie dies als Gateelektrode1012 in10b dargestellt ist, die an einem Ende des Gates1010 gebildet ist. Ferner kann eine zweite Gateelektrode/Gatekontakt an dem gegenüberliegenden Ende des Gates1010 vorgesehen sein. - Die Source/Draingebiete
220 und230 können dann dotiert werden. Beispielsweise können n- oder p-Verunreinigungen in die Source/Draingebiete220 und230 implantiert werden. Die speziellen Implantationsdosen und Energien können auf der Grundlage der speziellen Anforderungen des fertiggestellten Bauelements ausgewählt werden. Der Fachmann ist in der Lage, den Source/Drain-Implantationsprozess auf der Grundlage der Schaltungserfordernisse zu optimieren, und derartige Schritte sind hierin nicht offenbart, um das Wesen der vorliegenden Erfindung nicht unnötig zu verdunkeln. Die Seitenwandabstandselemente410 helfen bei dem Steuern der Positionierung der Source/Drain-Übergänge, indem Bereiche des Stegs210 in dem Kanalgebiet beim Implantieren der Verunreinigungen abgeschirmt werden. Es kann dann eine Aktivierungsausheizung ausgeführt werden, um die Source/Draingebiete220 und230 zu aktivieren. - Das in
10b gezeigte resultierende Halbleiterbauelement100 ist ein Doppelgatebauelement, wobei sich das Gate1010 über den Steg210 erstreckt. In einigen Ausführungsformen, die mit der vorliegenden Erfindung konsistent sind, kann das in10a gezeigte Halbleiterbauelement100 mittels beispielsweise chemisch-mechanischen Polierens (CMP) eingeebnet werden, um den Bereich der Gateschicht1010 über dem Steg210 zu entfernen. In dieser Ausführungsform können elektrisch und physikalisch getrennte Gates an jeder Seite des Stegs210 hergestellt werden. Derartige Gates können separat während des Betriebs des Halbleiterbauelements100 vorgespannt werden. - Somit wird gemäß der vorliegenden Erfindung ein Doppelgate-FinFET-Bauelement mit einem dünnen Steg in dem Kanalgebiet des FinFET-Bauelements hergestellt. Die resultierende Struktur zeigt ein gutes Verhalten bei kurzen Kanälen. Des weiteren verringert das Metallgate den Gatewiderstand und vermeidet die Problematik der Polysilizium-Verarmung, die bei Polysiliziumgates anzutreffen ist. Die vorliegende Erfindung kann in einfacher Weise in die konventionelle Halbleiterfertigung integriert werden.
- ANDERE BEISPIELHAFTE AUSFÜHRUNGSFORM
- In anderen Ausführungsformen der vorliegenden Erfindung wird ein MOSFET mit Rundumgate gebildet. Beispielsweise zeigt
11a eine Querschnittsansicht eines FinFET-Bauelements1100 , das eine vergrabene Oxidschicht1110 aufweist, die auf einem Substrat (nicht gezeigt) ausgebildet ist, wobei ein Steg1020 darauf gebildet ist. Es kann ein Trockenätzprozess ausgeführt werden, um einen Bereich der vergrabenen Oxidschicht1110 zu ätzen, wie dies in11b gezeigt ist. Während des Ätzens kann ein Teil der vergrabenen Oxidschicht1110 , der unter dem Steg1120 angeordnet ist, entfernt werden. Anders ausgedrückt, das Ätzen kann seitlich einen Teil der vergrabenen Oxidschicht1110 , der unter dem Steg1120 angeordnet ist, unterätzen, wie dies durch die Bereiche1130 in11b gezeigt ist. - Es kann dann ein zweiter Ätzprozess, etwa ein Nassätzprozess, ausgeführt werden, um den verbleibenden Bereich der vergrabenen Oxidschicht
1110 , der unter dem Steg1120 angeordnet ist, zu ätzen, wie dies in11c gezeigt ist. Der Nassätzprozess kann den Bereich der vergrabenen Oxidschicht1110 , der unter dem Steg1120 angeordnet ist, seitlich unterätzen, wodurch der Steg1120 effektiv schwebend über der vergrabenen Oxidschicht1110 in dem Kanalgebiet angeordnet ist. Der Steg1120 bleibt jedoch mit den anderen Bereichen des Stegs1120 in Verbindung, die auf der vergrabenen Oxidschicht1110 ausgebildet und mit den Source- und Draingebieten (nicht gezeigt) verbunden sind. - Es wird dann eine Gateoxidschicht
1140 auf den freigelegten Oberflächen des Stegs1120 gebildet, wie dies in11d gezeigt ist. Sodann wird eine Gateschicht1150 über dem Steg1120 abgeschieden, wie dies in11d dargestellt ist. Die Gateschicht1150 umgibt den Steg1120 in dem Kanalgebiet des Halbleiterbauelements1100 . Das resultierende Halbleiterbauelement1100 ist ein FinFET mit Rundumgate, wobei das Gatematerial den Steg in dem Kanalgebiet des Halbleiterbauelements1100 umgibt. - In den vorhergehenden Beschreibungen sind zahlreiche spezielle Details dargelegt, etwa spezielle Materialien, Strukturen, Chemikalien, Prozesse, etc., um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Die vorliegende Erfindung kann jedoch auch praktiziert werden, ohne auf die speziellen zuvor dargelegten Details bezug zu nehmen. In anderen Fällen wurden gut bekannte Prozessstrukturen nicht detailliert beschrieben, um nicht unnötig den Grundgedanken der vorliegenden Erfindung zu verdunkeln.
- Die dielektrischen und leitenden Schichten, die bei der Herstellung eines Halbleiterbauelements gemäß der vorliegenden Erfindung verwendet werden, können durch konventionelle Abscheidetechniken aufgebracht werden. Beispielsweise können Metallisierungstechniken, etwa diverse Arten von CVD-Prozessen einschließlich des CVD mit geringem Druck (LPCVD) und dem verstärkten CVD (ECVD) angewendet werden.
- Die vorliegende Erfindung ist bei der Herstellung von Doppelgate-Halbleiterbauelementen und insbesondere bei FinFET-Bauelementen mit Strukturgrößen von 100 nm und darunter anwendbar. Die vorliegende Erfindung ist auf die Ausbildung beliebiger anderer Arten von Halbleiterbauelementen anwendbar, so dass Details davon nicht dargelegt wurden, um das Wesen der vorliegenden Erfindung nicht zu verdunkeln. Beim Ausführen der vorliegenden Erfindung können konventionelle Photolithographie- und Ätztechniken angewendet werden, so dass die Details derartiger Techniken hierin nicht detailliert dargelegt sind. Obwohl ferner eine Reihe von Prozessen zur Herstellung des Halbleiterbauelements aus
10b be schrieben ist, sollte es selbstverständlich sein, dass die Reihenfolge der Prozesse in anderen Ausführungsformen der vorliegenden Erfindung variiert werden kann. - Ferner sollte kein Element, kein Vorgang oder keine Anweisung, die bei der Beschreibung der vorliegenden Anmeldung verwendet wurde, als entscheidend oder essenziell für die Erfindung verstanden werden, sofern dies nicht explizit beschrieben ist. Ferner soll der Artikel „ein” ein oder mehrere Elemente umfassen. Wenn lediglich ein einziges Element beabsichtigt ist, so wird der Begriff „ein einzelnes” oder ein ähnlicher Ausdruck verwendet.
- Es sind lediglich die bevorzugten Ausführungsformen der Erfindung und einige Beispiele ihrer Vielseitigkeit in dieser Offenbarung gezeigt und beschrieben. Selbstverständlich kann die Erfindung in diversen anderen Kombinationen und Umgebungen angewendet werden und diverse Modifizierungen gemäß dem Rahmen des erfindungsgemäßen Konzepts, wie es hierin dargelegt ist, sind möglich.
Claims (9)
- Verfahren zur Herstellung eines Gates in einem FinFET-Bauelement (
100 ), mit: Abscheiden einer ersten dielektrischen Schicht (140 ) über einer Silizium-auf-Isolator-(SOI)Scheibe, wobei die SOI-Scheibe eine Siliziumschicht (120 ) auf einer isolierenden Schicht (120 ) aufweist; Bilden einer Lackmaske (150 ) über einem Bereich der ersten dielektrischen Schicht (140 ); Ätzen von Bereichen der ersten dielektrischen Schicht (140 ) und der Siliziumschicht (120 ), die nicht von der Lackmaske (150 ) bedeckt sind, um einen Steg (210 ) und eine dielektrische Abdeckung (140 ), die die obere Fläche des Stegs (210 ) bedeckt, zu bilden; Abscheiden einer Gateschicht (310 ) über der dielektrischen Abdeckung (140 ); Abscheiden einer zweiten dielektrischen Schicht (320 ) über der Gateschicht (310 ); Ätzen der Gateschicht (310 ) und der zweiten dielektrischen Schicht (320 ), um eine Gatestruktur (300 ) zu bilden; Bilden von Seitenwandabstandselementen (410 ) benachbart zu der Gatestruktur (300 ); Bilden einer dritten dielektrischen Schicht (610 ) über dem FinFET-Bauelement (100 ); Einebnen der dritten dielektrischen Schicht (610 ), um eine obere Fläche der zweiten dielektrischen Schicht (320 ) freizulegen; Entfernen der zweiten dielektrischen Schicht (320 ) und der Gateschicht (310 ) in der Gatestruktur (300 ); Ätzen des Stegs (210 ) nachfolgend zu dem Entfernen der zweiten dielektrischen Schicht (320 ) und der Gateschicht (310 ), um eine Breite des Stegs (210 ) in einem Kanalgebiet des FinFET-Bauelements (100 ) zu verringern; und Abscheiden eines Gatematerials (1010 ), um die entfernte Gateschicht (310 ) zu ersetzen. - Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Sourcegebiets (
220 ) auf der isolierenden Schicht (120 ) benachbart zu einem ersten Ende des Stegs (210 ); Bilden eines Draingebiets (230 ) auf der isolierenden Schicht (120 ) benachbart zu einem zweiten Ende des Stegs (210 ). - Verfahren nach Anspruch 2, das ferner umfasst: Abscheiden eines Metalls (
510 ) über dem Sourcegebiet und dem Draingebiet (220 /230 ); und Ausheizen des FinFET-Bauelements (100 ), um eine Metallsilizidverbindung (520 ) über dem Sourcegebiet und dem Draingebiet (220 /230 ) zu bilden. - Verfahren nach einem der Ansprüche 1 bis 3, wobei das Entfernen der Gateschicht (
310 ) umfasst: Ätzen der Gateschicht (310 ) unter Anwendung einer Ätzchemie, die eine hohe Ätzselektivität für die Gateschicht (310 ) in Bezug auf die erste dielektrische Schicht (140 ) und die Seitenwandabstandselemente (410 ) aufweist. - Verfahren nach einem der Ansprüche 1 bis 4, wobei das Ätzen des Stegs (
210 ) Nassätzen des Stegs (210 ) umfasst. - Verfahren nach einem der Ansprüche 1 bis 5, wobei das Ätzen des Stegs (
210 ) die Breite des Stegs (210 ) in dem Kanalgebiet um einen Betrag im Bereich von ungefähr 20 nm bis ungefähr 100 nm verringert. - Verfahren nach einem der Ansprüche 1 bis 6, wobei das Abscheiden eines Gatematerials (
1010 ) Abscheiden von W und/oder Ti und/oder Ni und/oder Ta und/oder TaN und/oder TaSiN umfasst. - Verfahren nach einem der Ansprüche 1 bis 7, das ferner Einebnen des Gatematerials (
1010 ) umfasst, um mindestens eine Gateelektrode (1012 ) zu bilden. - Verfahren nach einem der Ansprüche 1 bis 8, das ferner umfasst: Einebnen des Gatematerials (
1010 ) so, dass das Gatematerial (1010 ) im Wesentlichen eben zu oberen Flächen der Seitenwandabstandselemente (410 ) ist.
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