KR20050119679A - ＦｉｎＦＥＴ 디바이스에 게이트를 형성하고 ＦｉｎＦＥＴ디바이스의 채널 영역의 핀을 가늘게 하는 방법 - Google Patents

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Abstract

FinFET 디바이스(100)를 제조하는 방법은 절연 층(120) 위에 핀 구조(210)를 형성하는 단계를 포함한다. 핀 구조(210)는 전도성 핀을 포함한다. 상기 방법은 또한 소스/드레인 영역(220/230)을 형성하는 단계와 핀(210) 위에 더미 게이트(300)를 형성하는 단계를 더 포함한다. 더미 게이트(300)는 제거되고 채널 영역에서 핀(210)의 폭은 줄어든다. 상기 방법은 또한 게이트 물질(1010)을 증착하여 제거된 더미 게이트(300)를 대체한다.

Description

ＦｉｎＦＥＴ 디바이스에 게이트를 형성하고 ＦｉｎＦＥＴ 디바이스의 채널 영역의 핀을 가늘게 하는 방법{METHOD FOR FORMING A GATE IN A FINFET DEVICE AND THINNING A FIN IN A CHANNEL REGION OF THE FINFET DEVICE}
본 발명은 반도체 디바이스와 이를 제조하는 방법에 관한 것이다. 본 발명은 특히 이중-게이트 디바이스에 응용가능성을 갖는다.
극대규모 집적회로(ultra large scale integration) 반도체 디바이스에 관련된 고밀도와 성능에 대한 점증하는 요구는 100nm(nanometer) 이하의 게이트 길이와 같은 디자인 피처(feature)와, 고 신뢰도, 및 증대된 제조 수율을 필요로 한다. 100nm 이하의 디자인 피처의 축소는 종래 방법론의 한계에 대한 해결과제이다.
예를 들면, 종래의 평면 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)의 게이트 길이가 100nm 이하로 축소되면, 소스와 드레인 사이의 과도 누설과 같은 짧은 채널 효과(short channel effect)에 관련된 문제가 점차 극복하기 어려워진다. 게다가, 이동도(mobility) 저하와 수많은 공정 문제도 또한, 종래의 MOSFET을 점진적으로 작아지는 디바이스 피처들을 포함하도록 축소하는 것을 어렵게 한다. 따라서, FET 성능을 개선하고 디바이스를 더 축소하기 위한 신규한 디바이스 구조가 조사되고 있다.
이중-게이트 MOSFET이 기존의 평면 MOSFET의 뒤를 잇는 후보자로 간주되는 신규한 구조를 대표한다. 이중-게이트 MOSFET에서, 두 개의 게이트가 짧은 채널 효과를 제어하는데 사용될 것이다. FinFET은 좋은 짧은 채널 특성을 나타내는 최근의 이중-게이트 구조이다. FinFET 구조는 종래의 평면 MOSFET에 사용되는 것과 유사한 레이아웃(layout)과 공정 기술을 사용하여 제조될 것이다.
첨부된 도면에 대해서 기술하며, 여기서 동일한 참조 번호 표시를 갖는 소자들은 본 명세서를 통해 동일한 소자를 나타낸다.
도 1은 본 발명의 실시예에 따라 핀을 형성하는데 사용되는 예시적인 층들을 도시하는 단면도이다.
도 2A는 본 발명의 예시적인 실시예에 따른 핀의 형성을 도시하는 단면도이다.
도 2B는 본 발명의 예시적인 실시예에 따른 도 2A의 반도체 디바이스의 평면도를 개략적으로 도시한다.
도 3A는 본 발명의 예시적인 실시예에 따른 게이트 구조의 형성을 도시하는 평면도이다.
도 3B는 본 발명의 예시적인 실시예에 따른 도 3A의 게이트 형성을 도시하는 단면도이다.
도 4는 본 발명의 예시적인 실시예에 따른 게이트 구조에 인접한 측벽 스페이서의 형성을 도시하는 단면도이다.
도 5A 및 5B는 본 발명의 예시적인 실시예에 따른 도 4의 디바이스 위에 금속-실리사이드 화합물(metal-silicide compound)의 형성을 도시하는 단면도이다.
도 6은 본 발명의 예시적인 실시예에 따른 도 5의 디바이스 위에 유전체 층의 형성을 도시하는 단면도이다.
도 7A는 본 발명의 예시적인 실시예에 따른 도 6의 디바이스 위의 유전체 층의 평탄화를 도시하는 단면도이다.
도 7B는 본 발명의 예시적인 실시예에 따른 더미(dummy) 게이트 구조의 일부분의 제거를 도시한다.
도 8은 본 발명의 예시적인 실시예에 따른 더미 게이트 구조의 다른 부분의 제거를 도시한다.
도 9는 본 발명의 예시적인 실시예에 따라 채널 영역에서의 핀을 가늘게하는 것을 도시하는 단면도이다.
도 10A는 본 발명의 예시적인 실시예에 따른 게이트의 형성을 도시하는 단면도이다.
도 10B는 본 발명의 예시적인 실시예에 따른 도 10A의 반도체 디바이스의 평면도를 도시한다.
도 11A-11D는 본 발명의 다른 실시예에 따른 게이트로 둘러싸인(gate-all-around) 구조의 형성을 도시하는 단면도이다.
본 발명에 따른 실시는 FinFET 디바이스에서 게이트를 형성하고 핀(fin)을 가늘게 하는 방법론을 제공한다. 핀은 채널 영역에서 가늘어져서 FinFET 디바이스의 상기 영역에서의 핀의 폭을 줄인다.
본 발명의 추가 장점과 다른 특징의 일부는 하기의 상세한 설명에서 열거되고, 일부는 본 명세서를 숙지한 기술분야의 당업자에게는 명백하거나 본 발명을 실시함으로써 습득될 것이다. 본 발명의 장점 및 특징은 첨부된 청구항에서 특별히 지시하는 바와 같이 실현되고 달성될 것이다.
본 발명에 따른, 전술한 사항 및 다른 장점은 부분적으로 FinFET 디바이스의 게이트를 형성하는 방법에 의해 달성된다. 이 방법은 실리콘 온 절연체(SOI) 웨이퍼 위에 제 1 유전체 층을 증착하는 단계를 포함하며, 여기서 이 SOI 웨이퍼는 절연 층 위에 실리콘층을 포함한다. 이 방법은 또한 제 1 유전체 층의 일부분 위에 레지스트 마스크(resist mask)를 형성하고, 상기 레지스트 마스크에 의해 덮이지 않은 제 1 유전체 층과 실리콘층 부분을 식각하여, 핀과 이 핀의 상면(top surface)을 덮는 유전체 캡(cap)을 형성하는 단계를 포함한다. 상기 방법은 또한 유전체 캡 위에 게이트 층을 증착하는 단계와, 상기 게이트 층 위에 제 2 유전체 층을 증착하는 단계와, 게이트 층과 제 2 유전체 층을 식각하여 게이트 구조를 형성하는 단계와, 게이트 구조에 인접한 측벽 스페이서를 형성하는 단계와, 그리고 게이트 구조와 측벽 스페이서 위에 제 3 유전체 층을 형성하는 단계를 포함한다. 상기 방법은 또한 제 2 유전체 층의 상면을 노출하도록 제 3 유전체 층을 평탄화하는 단계와, 게이트 구조에서 게이트 층과 제 2 유전체 층을 제거하는 단계와, 반도체 디바이스의 채널 영역에서 핀의 폭을 축소하도록 핀을 식각하는 단계와, 그리고 상기 제거된 게이트 층을 대체하도록 게이트 물질을 증착하는 단계를 포함한다.
본 발명의 다른 양상에 따르면, 반도체 디바이스를 제조하는 방법이 제공된다. 이 방법은 절연 층 위에 핀 구조를 형성하는 단계를 포함하며, 여기서 상기 핀 구조는 전도성 핀을 포함한다. 상기 방법은 또한 소스와 드레인 영역을 형성하는 단계와, 핀 구조 위에 게이트를 형성하는 단계와, 그리고 오목부(recessed area)를 형성하기 위해 게이트를 제거하는 단계를 포함한다. 상기 방법은 또한 반도체 디바이스의 채널 영역에서 핀의 폭을 가늘게 하는 단계와 오목부에 금속을 증착하는 단계를 포함한다.
본 발명의 다른 장점 및 특징은, 하기의 상세한 설명으로부터 당해 기술분야의 당업자에게 용이하게 명백해질 것이다. 도시되고 기술된 실시예는 본 발명을 실시하는데 구상된 최상의 모드를 설명한다. 본 발명은 발명의 범위를 벗어나지 않으면서도, 다양한 관점에서 변경이 가능하다. 따라서, 도면은 본질적으로 예시적인 것으로 간주되며, 한정적인 것이 아니다.
본 발명의 하기의 상세한 설명은 첨부된 도면을 참조한다. 서로 다른 도면에서 동일한 참조 번호는 동일하거나 유사한 소자를 정의한다. 또한, 하기의 상세한 설명은 본 발명을 제한하지 않는다. 대신에, 본 발명의 범위는 첨부된 청구항과 그들의 균등물에 의해 한정된다.
본 발명에 따른 실시는 FinFET 디바이스를 제조하는 방법을 제공한다. 일 실시에서, 더미 게이트가 FinFET 디바이스의 게이트 영역에 형성된다. 더미 게이트는 제거되고 핀이 식각되어, FinFET 디바이스의 채널 영역에서의 핀의 폭을 축소시킨다. 그 다음, 전도성 물질이 증착되어 게이트를 형성한다.
도 1은 본 발명의 실시예에 따라 형성된 반도체 디바이스(100)의 단면을 도시한다. 도 1에서, 반도체 디바이스(100)는 실리콘 기판(110), 매립 옥사이드 층(120), 및 상기 매립 옥사이드층(120) 위의 실리콘 층(130)을 포함하는 실리콘 온 절연체(SOI) 구조를 포함한다. 매립 옥사이드층(120)과 실리콘 층(130)은 종래 방식으로 기판(110) 위에 형성된다.
예시적인 실시에서, 매립 옥사이드 층(120)은 SiO2와 같은 실리콘 옥사이드를 포함하고, 대략 1500Å 내지 대략 3000Å 범위의 두께를 갖는다. 실리콘 층(130)은 대략 200Å 내지 대략 1000Å 범위의 두께를 갖는 단결정성(monocrystalline) 또는 다결정성(polycrystalline) 실리콘을 포함한다. 실리콘 층(130)은, 하기에서 더욱 상세하게 설명되는 바와 같이, FinFET 트랜지스터 디바이스에 대한 핀을 형성하는데 사용된다.
본 발명의 대안적인 실시에서, 기판(110) 및 층(130)은 게르마늄과 같은 다른 반도체성 물질, 또는 실리콘-게르마늄과 같은 반도체성 물질의 화합물을 포함한다. 매립 옥사이드 층(120)은 또한 다른 유전체 물질을 포함할 수 있다.
실리콘 나이트라이드 층이나 실리콘 옥사이드 층과 같은 유전체 층(140)은 실리콘 층(130) 위에 형성되어, 후속 식각 공정 동안에 보호 캡으로서 기능한다. 예시적인 실시에서, 유전체 층(140)은 대략 100Å 내지 대략 250Å 범위의 두께로 증착된다. 그 다음, 포토레지스트 물질이 증착되고 패터닝(pattern)되어, 후속 공정을 위한 포토레지스트 마스크(150)를 형성한다. 포토레지스트는 임의의 종래 방식으로 증착되고 패터닝될 수 있다.
그 다음, 반도체 디바이스(100)는 식각된다. 예시적인 실시에서, 도 2A에 도시된 것과 같이, 실리콘 층(130)은 매립 옥사이드 층(120) 위에서 식각이 종결되도록 종래의 방식으로 식각된다. 도 2A에서, 유전체 층(140)과 실리콘 층(130)이 식각되어, 유전체 캡(140)을 갖는 실리콘을 포함하는 핀(210)이 형성되었다.
핀(210)의 형성 후에, 소스 및 드레인 영역이 핀(210)의 종단부 각각에 인접하여 형성된다. 예를 들면, 예시적인 실시예에서, 실리콘, 게리마늄, 또는 실리콘 및 게르마늄의 화합물 층이 종래 방식으로 증착되고, 패터닝되고, 그리고 식각되어 소스 및 드레인 영역을 형성한다. 도 2B는 본 발명의 예시적인 실시예에 따라서 매립 옥사이드 층(120) 위의 핀(210)에 인접하여 형성된 소스 영역(220)과 드레인 영역(230)을 포함하는 반도체(100)의 평면도이다. 도 2B의 평면도는 도 2B의 라인 AA에 따라 절취하면 도 2A의 단면을 취할 수 있도록 한다. 포토레지스트 마스크(150)는 간결함을 위해 도 2B에서 도시되지 않는다.
포토레지스트 마스크(150)가 제거되고 게이트 구조가 반도체 디바이스(100) 위에 형성된다. 반도체 디바이스(100) 위에 최초로 형성된 게이트 구조는 "더미 게이트"로 불리는바, 이는 상기 게이트 형성은 하기에 상세하게 설명하는 바와 같이 추후에 제거되기 때문이다. 예시적인 실시에서, 게이트 층과 보호 유전체 층이 핀(210)과 유전체 캡(140) 위에 증착되고 식각되어, 더미 게이트 구조를 형성한다. 도 3A는 도미 게이트(300)를 도시하는 평면도이다. 도 3B는 더미 게이트(300)의 형성 후에, 도 3A에서 라인BB를 따라 취해지는 반도체 디바이스(100)의 단면도이다. 도 3B에서, 더미 게이트(300)는 폴리실리콘이나 비정질 실리콘 층(310)을 포함하며, 반도체 디바이스(100)의 채널 영역에서 대략 300Å 내지 대략 1000Å 범위의 두께와 대략 50Å 내지 대략 500Å의 범위의 폭을 갖는다. 또한, 더미 게이트(300)는, 예를 들면, 실리콘 나이트라이드를 포함하고 대략 100Å 내지 300Å 범위의 두께를 갖는 유전체 층(320)을 포함한다. 유전체 층(320)은 실리콘 층(310)에 대한 보호 캡으로서 기능한다.
그 다음, 도 4에 도시된 바와 같이, 유전체 층이 증착되고 식각되어 더미 게이트(300)의 반대 측에 인접한 스페이서(410)를 형성한다. 스페이서(410)는 실리콘 옥사이드(예컨대, SiO2) 또는 다른 유전체 물질을 포함한다. 예시적인 실시에서, 스페이서(410)의 폭은 대략 50Å 내지 대략 1000Å 범위이다. 스페이서(410)는 후속 공정 동안에, 하부의 핀(210)을 보호하고 소스/드레인 영역(220 및 230)의 도핑을 촉진한다.
도 5A에 도시된 바와 같이, 금속 층(510)이 소스/드레인 영역(220 및 230) 위에 증착된다. 예시적인 실시에서, 금속 층(510)은 니켈, 코발드, 또는 다른 금속을 포함하며, 대략 50Å 내지 대략 200Å 범위의 두께로 증착된다. 그 다음, 도 5B에 도시된 바와 같이, 열적 어닐링(annealing)이 수행되어 금속-실리사이드 층(520)을 형성한다. 어닐링 동안에, 금속은 소스/드레인 영역(220 및 230) 내의 실리콘과 반응하여, 증착된 특정 금속 층(510)에 따라서 NiSi나 CoSi2와 같은 금속-실리사이드 화합물을 형성한다.
그 다음, 유전체 층(610)이 반도체 디바이스(100) 위에 증착된다. 예시적인 실시에서, 유전체 층(610)은 테트라에틸 오르토실리케이트(tetraethyl orthosilicate)(TEOS) 화합물을 포함하며 대략 2000Å 내지 3000Å 범위의 두께로 증착된다. 대안적인 실시에서, 다른 유전체 물질이 사용될 수 있다. 그 다음, 유전체 층(610)은 평탄화된다. 예를 들면, 도 7A에 도시된 바와 같이, 화학 기계적 연마(CMP)를 수행하여, 유전체 층(610)을 유전체 캡(320)의 상면과 같도록 평탄화하고 유전체 캡(320)의 상면을 노출시킨다. 그 다음, 도 7B에 도시된 바와 같이, 유전체 캡(320)은, 예컨대, 습식 식각 프로시져(wet etching procidure)를 사용하여 제거된다. 예시적인 실시에서, 습식 식각은 H3PO4와 같은 산을 사용하여 유전체 캡(320)을 제거한다. 유전체 캡(320)을 제거하는 식각 공정 동안에, 스페이서(410) 및 유전체 층(610)의 상면도 또한 제거되어, 도 7B에 도시된 바와 같이, 실리콘 층(310)의 상면은 스페이서(410) 및 유전체 층(610)의 상면과 실질적으로 평면을 이룬다.
그 다음, 도 8에 도시된 바와 같이, 실리콘 층(310)이 제거된다. 예를 들면, 폴리실리콘에 대한 높은 식각 선택도(selectivity)를 갖는 반응물질(reactant)을 사용하여 실리콘 층(310)이 식각된다. 이는 스페이서(410)와 유전체 층(140)과 같은 주변의 유전체 층들의 어떠한 중요한 부분도 제거함이 없이 실리콘 물질(310)이 제거되도록 한다. 실리콘 층(310)이 제거된 후에, 도 8에 도시된 바와 같이, 게이트 개구부(opening) 또는 오목부(810)가 형성된다. 즉, 게이트 오목부(810)로 불리는 게이트 형상의 공간이 유전체 층(610)에 의해 에워싸이도록 이 유전체 층 내에 형성된다.
게이트 오목부(810)가 형성된 후에, 실리콘 핀의 측면이 반도체 디바이스(100)의 채널 영역에서 노출된다. 그 다음, 핀(210)이 식각되어 채널 영역에서 핀(210)의 폭을 축소시킨다. 예를 들면, 습식 식각 공정이 수행되어 채널 영역에서 핀(210)의 폭을 축소시킨다. 채널 영역에 있지 않은 핀(210)의 부분과 소스/드레인 영역(220 및 230)은 유전체 층(610)에 의해 덮이며, 이는 핀(210)의 필요한 부분이 가늘어지는 동안에 반도체 디바이스(100)의 상기 부분들이 식각되는 것을 방지한다.
도 9는 식각 후에 반도체 디바이스(100)의 평면도를 도시한다. 도 9에서, 점선은 채널 영역에서 핀(210)의 가늘어진 부분을 도시한다. 예시적인 실시에서, 식각의 결과로 핀(210)의 전체 폭은 대략 20nm 내지 100nm 만큼 줄어든다. 식각 후에 채널 영역에서 핀(210)의 폭(도 9에서 W로 표시됨)은 본 발명의 예시적인 실시에서 대략 30Å 내지 대략 500Å의 범위이다. 핀(210)의 폭은 게이트 길이와 같은 다른 파라미터와 특정 디바이스 필요조건에 따른다. 도 9의 영역(810)은 더미 게이트(300) 제거 후의 게이트 오목부를 도시한다. 유전체 층(610)과 측벽 스페이서(410)는 간결함을 위해 도 9에 도시되지 않는다.
유리하게, 채널 영역에서 핀(210)의 폭을 가늘게 하는 것은 반도체 디바이스(100)가 좋은 짧은 채널 제어를 달성할 수 있도록 한다. 예를 들면, 일부 실시에서, 핀(210)의 폭은 게이트 길이보다 작은 것(예컨대, 게이트 길이의 절반보다 작은 것)이 바람직하다. 종래의 리소그래피를 사용하여 이러한 파라미터를 얻는 것은 매우 어렵다. 즉, 도 1 및 2A에 관해서 전술한 바와 같이 핀(210)을 형성하는 것은, 실리콘 핀의 폭을 필요한 만큼 작게 하는 것을 매우 어렵게 한다. 본 발명은 전술한 방식으로 핀(210)과 더미 게이트(300)를 형성한 다음, 더미 게이트를 제거하고 핀을 가늘게 한다. 그 결과, 핀의 폭이 바람직스럽게 좁아짐과 아울러, 리소그래피만을 사용하여 그러한 가는 핀을 얻고자 하는데 있어서의 공정상의 어려움을 피할 수 있다.
추가로, 핀(210)을 가늘게 하는 단계는 습식 식각 공정을 사용하여 수행되기 때문에, 리소그래피만을 사용하는 것보다 핀(210)의 측면이 더욱 평탄하고 균일해진다. 핀(210)의 이러한 평탄한 측면은 반도체 디바이스(100)의 수직 방향 채널들의 캐리어 이동도를 개선한다.
그 다음, 도 10A에 도시된 바와 같이, 금속 층(1010)이 증착되어 게이트 오목부(810)를 채운다. 도 10A는 도 9의 라인CC를 따라 취해진 단면이다. 금속 물질은 텅스텐(W), 탄탈(Ta), 티탄(Ti), 니켈(Ni), TaSiN, TaN, 또는 일부 다른 금속을 포함하고, 대략 200Å 내지 대략 1000Å 범위의 두께로 증착된다. 실리콘이나 게르마늄과 같은 반도체성 물질이 또한 게이트 물질로서 사용될 수 있다. 도 10A에 도시된 바와 같이, 금속 층(1010)은 연마되어, 금속이 스페이서(410)의 상면과 실질적으로 평면을 이루도록 한다. 도 10A의 점선 라인은 핀(210)의 채널 영역을 도시한다.
도 10B는 게이트 물질(1010)이 증착되고 평탄화된 후에, 본 발명에 따른 반도체 디바이스(100)의 평면도를 도시한다. 도시된 바와 같이, 반도체 디바이스(100)는 핀(210)의 양쪽에 위치한 게이트(1010)를 갖는 이중-게이트 구조를 포함한다. 도 10B의 어두운 영역은 소스/드레인 영역(220 및 230) 위에 형성된 금속-실리사이드(metal-silicide) 층(520)을 나타낸다. 게이트(1010)는 도 10B에서 게이트(1010)의 한쪽 끝에 형성된 게이트 전극(1012)으로서 도시된 게이트 전극이나 컨택을 포함한다. 게다가, 제 2 게이트 전극/컨택이 게이트(1010)의 반대쪽 끝에 형성될 것이다.
그 다음, 소스/드레인 영역(220 및 230)이 도핑된다. 예를 들면, n-타입 또는 p-타입 불순물이 소스/드레인 영역(220 및 230)에 주입된다. 특정 주입량과 에너지는 특정 엔드 디바이스 필요조건(end device requirement)에 따라서 선택된다. 당해 기술분야의 당업자는 회로 필요조건에 기초하여 소스/드레인 주입 공정을 최적화할 수 있으며, 이러한 스텝들은 본 발명의 요점을 과도하게 모호하게 하지 않기 위해 본 명세서에서는 개시되지 않는다. 측벽 스페이서(410)는 채널 영역에서 핀(210) 부분에 불순물이 주입되는 것을 차폐함으로써, 소스/드레인 정션(junction)의 위치를 제어하는데 도움을 준다. 그 다음, 활성화 어닐링이 수행되어 소스/드레인 영역(220 및 230)을 활성화한다.
도 10B에 도시된 결과 반도체 디바이스(100)는 핀(210)까지 확장된 게이트(1010)를 갖는 이중-게이트 디바이스이다. 본 발명에 따른 일부 실시에서, 도 10A에 도시된 반도체 디바이스(100)는, 예컨대 화학적-기계적 연마(CMP)를 통해, 평탄화되어 핀(210) 위의 게이트 층(1010)의 부분을 제거한다. 이러한 실시에서, 전기적 및 물리적으로 분리된 게이트는 핀(210)의 양측에 형성된다. 이러한 게이트는 반도체 디바이스(100)의 동작 동안에 개별적으로 바이어스될 것이다.
그러므로, 본 발명에 따라서, FinFET 디바이스의 채널 영역에서 가는 핀을 구비한 이중-게이트 FinFET 디바이스가 형성된다. 결과 구조는 좋은 짧은 채널 특성을 나타낸다. 추가로, 금속 게이트는 게이트 저항을 줄이고, 폴리실리콘 게이트와 관련된 폴리 공핍 문제(poly depletion problem)를 피한다. 본 발명은 또한 종래의 반도체 제조 공정에 용이하게 통합될 수 있다.
본 발명의 다른 실시예에서, 게이트로 둘러싸인 MOSFET이 형성된다. 예를 들면, 도 11A는 기판(도시되지 않음) 위에 형성된 매립 옥사이드 층(1110)을 포함하는 FinFET 디바이스(1100)의 단면을 도시하며, 상기 매립 옥사이드 층(1110) 위에는 핀(1020)이 형성되어 있다. 도 11B에 도시된 바와 같이, 건식 식각 공정(dry etch process)이 수행되어 매립 옥사이드 층(1110)의 일부분을 식각한다. 식각 동안에, 핀(1120) 아래에 위치한 매립 옥사이드 층(1110)의 일부가 제거된다. 즉, 식각은 도 11B에 영역(1130)으로 도시된 바와 같이, 핀(1120) 아래에 위치한 매립 옥사이드 층(1110)의 일부를 측면에서 잘라낸다.
그 다음, 도 11C에 도시된 바와 같이, 습식 식각과 같은 제 2 식각이 수행되어, 핀(1120)의 아래에 위치한 매립 옥사이드 층(1110)의 잔존 부분을 식각한다. 채널 영역의 매립 옥사이드 층(1110) 위에 핀(1120)을 효과적으로 부유(suspend)시키면서, 습식 식각은 핀(1120) 아래에 위치한 매립 옥사이드 층(1110)의 상기 부분을 측면에서 잘라낸다. 그러나, 핀(1120)은 매립 옥사이드 층(1110) 위에 형성된 핀(1020)의 다른 부분들에 연결되어 있으며, 소스 및 드레인 영역(도시되지 않음)에도 연결되어 있다.
그 다음, 도 11D에 도시된 바와 같이, 게이트 옥사이드 층(1140)이 핀(1120)의 노출된 표면에 형성된다. 그 다음, 도 11D에 도시된 바와 같이, 게이트 층(1150)이 핀(1120) 위에 증착된다. 게이트 층(1150)은 반도체 디바이스(1100)의 채널 영역에서 핀(1120)을 둘러싼다. 결과 반도체 디바이스(1100)는 반도체 디바이스(1100)의 채널 영역에서 핀을 둘러싸는 게이트 물질을 구비한 게이트로 둘러싸인 FinFET이다.
상기 설명에서, 본 발명의 완전한 이해를 제공하기 위해 특정 물질, 구조, 화학물질, 공정, 등과 같은 다양한 세부 사항들이 설명되었다. 그러나, 본 발명은 본 명세서에서 열거된 세부 사항들 없이도 실시될 수 있다. 다른 예로서, 잘 아려진 공정 구조는 상세하게 설명되지 않았는바, 이는 본 발명의 요지를 불필요하게 모호하게 하지 않기 위함이다.
본 발명에 따라 반도체 디바이스를 제조하는데 사용되는 유전체 및 전도 층은 종래의 증착 기술에 의해 증착될 수 있다. 예를 들면, 저압 CVD(LPCVD) 및 인핸스드 CVD(enhanced CVD)(ECVD)를 포함하는 다양한 타입의 CVD와 같은 금속화 기술들이 이용될 수 있다.
본 발명은 이중-게이트 반도체 디바이스의 제조, 특히 100nm 보다 작은 디자인 피처를 갖는 FinFET 디바이스에서 응용가능하다. 본 발명은 모든 다양한 타입의 반도체 디바이스의 형성에도 응용가능하므로, 본 발명의 요지를 모호하게 하는 것을 피하기 위해 세부사항을 열거하지 않았다. 본 발명의 실시에 있어서, 종래의 포토리소그래피 및 식각 기술이 이용되므로, 이러한 기술의 세부사항은 본 명세서에서 상세하게 설명하지 않았다. 추가로, 도 10B의 반도체 디바이스를 형성하기 위한 일련의 공정들이 상세하게 설명되었지만, 상기 공정 순서는 본 발명에 따르는 다른 실시에서 변경될 수 있다.
또한, 본 출원의 명세서에서 사용된 그 어떠한 요소, 단계, 혹은 지시도 명시적으로 본 발명에 대해 필수적이거나 본질적이라고 설명되지 않은 이상, 본 발명에 대해 필수 또는 본질적이라고 해석되지 않는다. 또한, 본 명세서에서 사용하는 단수는 하나 이상의 아이템들을 나타내는 복수의 의미를 갖는 것으로 의도된다. 오직 하나의 아이템을 나타내는 경우에는 하나 또는 이와 유사한 용어가 사용된다.
본 명세서는 단지 발명의 선호하는 실시예와 수많은 예들 중 일부만을 도시하고 설명한다. 본 발명은 다양한 다른 조합 및 환경에서 사용될 수 있고, 본 명세서에서 표현된 발명의 범위 내에서 변경이 가능함을 이해해야 한다.

Claims (10)

  1. FinFET 디바이스(100)에서 게이트를 형성하는 방법으로서:
    실리콘 온 절연체(SOI) 웨이퍼 위에 제 1 유전체 층(140)을 증착하는 단계와, 여기서 상기 SOI 웨이퍼는 절연 층(120) 위에 실리콘 층(130)을 포함하며;
    상기 제 1 유전체 층(140)의 일부분 위에 레지스트 마스크(150)를 형성하는 단계와;
    핀(210)과 상기 핀(210) 위의 상면을 덮는 유전체 캡(140)을 형성하도록, 상기 레지스트 마스크(150)에 의해 덮이지 않은 상기 제 1 유전체 층(140)과 실리콘 층(130) 부분을 식각하는 단계와;
    상기 유전체 캡(140) 위에 게이트 층(310)을 증착하는 단계와;
    상기 게이트 층(310) 위에 제 2 유전체 층(320)을 증착하는 단계와;
    게이트 구조(300)를 형성하기 위해, 상기 게이트 층(310)과 제 2 유전체 층(320)을 식각하는 단계와;
    상기 게이트 구조(300)에 인접하게 측벽 스페이서들(410)을 형성하는 단계와;
    상기 FinFET 디바이스(100) 위에 제 3 유전체 층(610)을 형성하는 단계와;
    상기 제 2 유전체 층(320)의 상면을 노출하도록, 상기 제 3 유전체 층(610)을 평탄화하는 단계와;
    상기 게이트 구조(300)의 상기 제 2 유전체 층(320)과 상기 게이트 층(310)을 제거하는 단계와;
    상기 반도체 디바이스(100)의 채널 영역에서 상기 핀(210)의 폭을 축소하기 위해, 상기 핀(210)을 식각하는 단계와; 그리고
    상기 제거된 게이트 층(310)을 대체하도록 게이트 물질(1010)을 증착하는 단계를 포함하는 것을 특징으로 하는 FinFET 디바이스(100)에서 게이트를 형성하는 방법.
  2. 제 1항에서,
    상기 게이트 물질(1010)이 상기 측벽 스페이서들(410)의 상면과 실질적으로 평면을 이루도록, 상기 게이트 물질(1010)을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 FinFET 디바이스(100)에서 게이트를 형성하는 방법.
  3. 제 1항에 있어서,
    상기 핀(210)을 식각하는 단계는 상기 채널 영역에서 상기 핀(210)의 폭을 대략 20nm 내지 대략 100nm 만큼 줄이는 것을 특징으로 하는 FinFET 디바이스(100)에서 게이트를 형성하는 방법.
  4. 제 1항에 있어서,
    상기 핀(210)의 제 1 종단에 인접한 상기 절연 층(120) 위에 소스 영역(220)을 형성하는 단계와;
    상기 핀(210)의 제 2 종단에 인접한 상기 절연 층(120) 위에 드레인 영역(230)을 형성하는 단계와;
    상기 소스 및 드레인 영역(220/230) 위에 금속(510)을 증착하는 단계와; 그리고
    상기 소스 및 드레인 영역(220/230) 위에 금속-실리사이드 화합물(520)을 형성하기 위해, 상기 반도체 디바이스(100)를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 FinFET 디바이스(100)에서 게이트를 형성하는 방법.
  5. 제 1항에 있어서,
    상기 게이트 층(310)을 제거하는 단계는:
    상기 제 1 유전체 층(140)과 상기 측벽 스페이서들(410)에 비해서 상기 게이트 층(310)에 대해서 높은 식각 선택도를 갖는 식각 화학물질을 사용하여 상기 게이트 층(310)을 식각하는 단계를 포함하는 것을 특징으로 하는 FinFET 디바이스(100)에서 게이트를 형성하는 방법.
  6. 제 1항에 있어서,
    게이트 물질(1010)을 증착하는 상기 단계는:
    W, Ti, Ni, TaN 및 TaSiN 중 적어도 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 FinFET 디바이스(100)에서 게이트를 형성하는 방법.
  7. 절연 층(120) 위에 핀 구조(210)를 형성하는 단계와, 여기서 상기 핀 구조(210)는 전도성 핀을 포함하며, 소스 및 드레인 영역(220/230)을 형성하는 단계와, 그리고 상기 핀 구조(210) 위에 게이트(300)를 형성하는 단계를 포함하는 반도체 디바이스(100)의 제조방법에 있어서:
    오목부(810)를 형성하기 위해, 상기 게이트(300)를 제거하는 단계와;
    상기 반도체 디바이스(100)의 채널 영역에서 상기 핀(210)의 폭을 가늘게하는 단계와; 그리고
    상기 오목부(810)에 금속(1010)을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스(100)의 제조방법.
  8. 제 7항에 있어서,
    적어도 하나의 게이트 전극(1012)을 형성하도록 상기 금속(1010)을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스(100)의 제조방법.
  9. 제 7항에 있어서,
    상기 핀(210)의 폭을 가늘게 하는 상기 단계는 상기 핀(210)을 습식 식각하는 단계를 포함하고,
    상기 방법은 상기 소스 및 드레인 영역(220/230) 위에 금속(510)을 증착하는 단계와; 그리고 상기 소스 및 드레인 영역(220/230) 위에 금속-실리사이드 화합물(520)을 형성하기 위해 상기 반도체 디바이스(100)를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스(100)의 제조방법.
  10. 제 7항에 있어서,
    상기 금속은 텅스텐, 티탄, 니켈 및 탄탈 중 적어도 하나를 포함하고,
    상기 핀(210)의 폭을 가늘게 하는 상기 단계는 상기 핀(210)의 폭을 20nm 내지 100nm 만큼 줄이는 것을 특징으로 하는 반도체 디바이스(100)의 제조방법.
KR1020057018754A 2003-04-03 2004-03-30 ＦｉｎＦＥＴ 디바이스에 게이트를 형성하고 ＦｉｎＦＥＴ디바이스의 채널 영역의 핀을 가늘게 하는 방법 KR101079348B1 (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101876793B1 (ko) * 2012-02-27 2018-07-11 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
US20180315837A1 (en) * 2017-04-28 2018-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet device with a reduced width
US10164120B2 (en) 2015-05-28 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6686231B1 (en) * 2002-12-06 2004-02-03 Advanced Micro Devices, Inc. Damascene gate process with sacrificial oxide in semiconductor devices
KR100517559B1 (ko) * 2003-06-27 2005-09-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US6960804B1 (en) * 2003-08-04 2005-11-01 Hussman Corporation Semiconductor device having a gate structure surrounding a fin
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US6861317B1 (en) * 2003-09-17 2005-03-01 Chartered Semiconductor Manufacturing Ltd. Method of making direct contact on gate by using dielectric stop layer
US7863674B2 (en) * 2003-09-24 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US6995438B1 (en) * 2003-10-01 2006-02-07 Advanced Micro Devices, Inc. Semiconductor device with fully silicided source/drain and damascence metal gate
US6855588B1 (en) * 2003-10-07 2005-02-15 United Microelectronics Corp. Method of fabricating a double gate MOSFET device
US7029958B2 (en) * 2003-11-04 2006-04-18 Advanced Micro Devices, Inc. Self aligned damascene gate
US6967175B1 (en) 2003-12-04 2005-11-22 Advanced Micro Devices, Inc. Damascene gate semiconductor processing with local thinning of channel region
US7064022B1 (en) * 2003-12-08 2006-06-20 Advanced Micro Devices, Inc. Method of forming merged FET inverter/logic gate
US7624192B2 (en) * 2003-12-30 2009-11-24 Microsoft Corporation Framework for user interaction with multiple network devices
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7041542B2 (en) * 2004-01-12 2006-05-09 Advanced Micro Devices, Inc. Damascene tri-gate FinFET
US7186599B2 (en) * 2004-01-12 2007-03-06 Advanced Micro Devices, Inc. Narrow-body damascene tri-gate FinFET
US6936516B1 (en) * 2004-01-12 2005-08-30 Advanced Micro Devices, Inc. Replacement gate strained silicon finFET process
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
KR100598099B1 (ko) * 2004-02-24 2006-07-07 삼성전자주식회사 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법
US6888181B1 (en) * 2004-03-18 2005-05-03 United Microelectronics Corp. Triple gate device having strained-silicon channel
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7122412B2 (en) * 2004-04-30 2006-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a necked FINFET device
US7084018B1 (en) 2004-05-05 2006-08-01 Advanced Micro Devices, Inc. Sacrificial oxide for minimizing box undercut in damascene FinFET
US7319252B2 (en) * 2004-06-28 2008-01-15 Intel Corporation Methods for forming semiconductor wires and resulting devices
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7071064B2 (en) * 2004-09-23 2006-07-04 Intel Corporation U-gate transistors and methods of fabrication
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
KR100678456B1 (ko) 2004-12-03 2007-02-02 삼성전자주식회사 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그제조방법
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060197129A1 (en) * 2005-03-03 2006-09-07 Triquint Semiconductor, Inc. Buried and bulk channel finFET and method of making the same
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7411252B2 (en) * 2005-06-21 2008-08-12 International Business Machines Corporation Substrate backgate for trigate FET
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7348642B2 (en) * 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
KR100668511B1 (ko) 2005-12-27 2007-01-12 주식회사 하이닉스반도체 핀 트랜지스터 및 그 제조 방법
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
JP4552908B2 (ja) * 2006-07-26 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US8236595B2 (en) * 2006-08-11 2012-08-07 Agency For Science, Technology And Research Nanowire sensor, nanowire sensor array and method of fabricating the same
JP2008117838A (ja) * 2006-11-01 2008-05-22 Elpida Memory Inc 半導体装置及びその製造方法
US7829407B2 (en) * 2006-11-20 2010-11-09 International Business Machines Corporation Method of fabricating a stressed MOSFET by bending SOI region
US8362561B2 (en) * 2006-12-15 2013-01-29 Nxp B.V. Transistor device and method of manufacturing such a transistor device
US7691690B2 (en) * 2007-01-12 2010-04-06 International Business Machines Corporation Methods for forming dual fully silicided gates over fins of FinFet devices
JP2008172082A (ja) * 2007-01-12 2008-07-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7960234B2 (en) * 2007-03-22 2011-06-14 Texas Instruments Incorporated Multiple-gate MOSFET device and associated manufacturing methods
US7923337B2 (en) * 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
US9484435B2 (en) * 2007-12-19 2016-11-01 Texas Instruments Incorporated MOS transistor with varying channel width
US8022487B2 (en) * 2008-04-29 2011-09-20 Intel Corporation Increasing body dopant uniformity in multi-gate transistor devices
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP5391688B2 (ja) * 2008-12-26 2014-01-15 富士通セミコンダクター株式会社 半導体装置の製造方法と半導体装置
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8889494B2 (en) 2010-12-29 2014-11-18 Globalfoundries Singapore Pte. Ltd. Finfet
JP5325932B2 (ja) * 2011-05-27 2013-10-23 株式会社東芝 半導体装置およびその製造方法
TWI636526B (zh) * 2011-06-21 2018-09-21 鈺創科技股份有限公司 動態記憶體結構
US8492206B2 (en) 2011-08-22 2013-07-23 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device structure and method for manufacturing the same
CN102956483B (zh) * 2011-08-22 2015-06-03 中国科学院微电子研究所 半导体器件结构及其制作方法
CN103035517B (zh) * 2011-09-29 2017-07-04 联华电子股份有限公司 半导体制作工艺
CN103187290B (zh) * 2011-12-31 2015-10-21 中芯国际集成电路制造(北京)有限公司 鳍片式场效应晶体管及其制造方法
US9252237B2 (en) * 2012-05-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, semiconductor devices, and methods of manufacture thereof
CN103681331B (zh) * 2012-09-10 2016-06-29 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN103811340B (zh) * 2012-11-09 2017-07-14 中国科学院微电子研究所 半导体器件及其制造方法
US8716094B1 (en) 2012-11-21 2014-05-06 Global Foundries Inc. FinFET formation using double patterning memorization
CN103839814B (zh) * 2012-11-21 2016-12-21 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US8890262B2 (en) 2012-11-29 2014-11-18 Globalfoundries Inc. Semiconductor device having a metal gate recess
CN103928332B (zh) * 2013-01-11 2016-08-31 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN103928334B (zh) * 2013-01-15 2017-06-16 中国科学院微电子研究所 半导体器件及其制造方法
US8895444B2 (en) * 2013-03-13 2014-11-25 Globalfoundries Inc. Hard mask removal during FinFET formation
JP2014220387A (ja) * 2013-05-08 2014-11-20 東京エレクトロン株式会社 プラズマエッチング方法
US9263554B2 (en) 2013-06-04 2016-02-16 International Business Machines Corporation Localized fin width scaling using a hydrogen anneal
CN105612618B (zh) * 2013-09-27 2019-07-23 英特尔公司 用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管
CN104576380B (zh) * 2013-10-13 2017-09-15 中国科学院微电子研究所 一种finfet制造方法
CN104576385A (zh) * 2013-10-14 2015-04-29 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN104576386B (zh) * 2013-10-14 2018-01-12 中国科学院微电子研究所 一种FinFET及其制造方法
US9502408B2 (en) * 2013-11-14 2016-11-22 Globalfoundries Inc. FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same
KR20150058597A (ko) 2013-11-18 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9711645B2 (en) 2013-12-26 2017-07-18 International Business Machines Corporation Method and structure for multigate FinFET device epi-extension junction control by hydrogen treatment
US9564445B2 (en) 2014-01-20 2017-02-07 International Business Machines Corporation Dummy gate structure for electrical isolation of a fin DRAM
US9773869B2 (en) 2014-03-12 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN105097524B (zh) * 2014-05-04 2018-11-16 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法和cmos晶体管的形成方法
KR102158962B1 (ko) 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9112032B1 (en) * 2014-06-16 2015-08-18 Globalfoundries Inc. Methods of forming replacement gate structures on semiconductor devices
CN105336615B (zh) * 2014-07-08 2018-06-01 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
KR102197402B1 (ko) 2014-10-14 2020-12-31 삼성전자주식회사 반도체 장치 제조 방법
US20160181249A1 (en) * 2014-12-17 2016-06-23 International Business Machines Corporation Semiconductor structures with deep trench capacitor and methods of manufacture
US9679917B2 (en) 2014-12-23 2017-06-13 International Business Machines Corporation Semiconductor structures with deep trench capacitor and methods of manufacture
WO2016105404A1 (en) * 2014-12-23 2016-06-30 Intel Corporation Thin channel region on wide subfin
KR102274750B1 (ko) * 2015-01-27 2021-07-07 삼성전자주식회사 반도체 장치 제조 방법
US9627378B2 (en) * 2015-06-30 2017-04-18 International Business Machines Corporation Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US10367086B2 (en) 2017-06-14 2019-07-30 Hrl Laboratories, Llc Lateral fin static induction transistor
US10276718B2 (en) * 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a relaxation prevention anchor
DE102018126911A1 (de) 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
WO2019108237A1 (en) * 2017-11-30 2019-06-06 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US10559661B2 (en) 2017-12-01 2020-02-11 Nanya Technology Corporation Transistor device and semiconductor layout structure including asymmetrical channel region
US10879125B2 (en) * 2018-12-27 2020-12-29 Nanya Technology Corporation FinFET structure and method of manufacturing the same
CN115244711B (zh) 2020-04-17 2023-12-12 Hrl实验室有限责任公司 垂直金刚石mosfet及其制造方法
US20230022269A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor dies including low and high workfunction semiconductor devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225173B1 (en) * 1998-11-06 2001-05-01 Advanced Micro Devices, Inc. Recessed channel structure for manufacturing shallow source/drain extensions
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
US6483156B1 (en) * 2000-03-16 2002-11-19 International Business Machines Corporation Double planar gated SOI MOSFET structure
JP4058751B2 (ja) * 2000-06-20 2008-03-12 日本電気株式会社 電界効果型トランジスタの製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6630388B2 (en) * 2001-03-13 2003-10-07 National Institute Of Advanced Industrial Science And Technology Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same
JP2002289871A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
US6635923B2 (en) * 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
JP2003037264A (ja) * 2001-07-24 2003-02-07 Toshiba Corp 半導体装置およびその製造方法
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101876793B1 (ko) * 2012-02-27 2018-07-11 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
US10164120B2 (en) 2015-05-28 2018-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20180315837A1 (en) * 2017-04-28 2018-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet device with a reduced width
US10707331B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with a reduced width

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Publication number Publication date
KR101079348B1 (ko) 2011-11-04
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