JP2006522486A - ＦｉｎＦＥＴデバイス中のゲートを形成する方法、およびこのＦｉｎＦＥＴデバイスのチャネル領域中のフィンを薄くする方法 - Google Patents
ＦｉｎＦＥＴデバイス中のゲートを形成する方法、およびこのＦｉｎＦＥＴデバイスのチャネル領域中のフィンを薄くする方法 Download PDFInfo
- Publication number
- JP2006522486A JP2006522486A JP2006509467A JP2006509467A JP2006522486A JP 2006522486 A JP2006522486 A JP 2006522486A JP 2006509467 A JP2006509467 A JP 2006509467A JP 2006509467 A JP2006509467 A JP 2006509467A JP 2006522486 A JP2006522486 A JP 2006522486A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- fin
- insulating layer
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000000151 deposition Methods 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 44
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- -1 silicide compound Chemical class 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 229910004200 TaSiN Inorganic materials 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 229910004166 TaN Inorganic materials 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
Abstract
ＦｉｎＦＥＴデバイス（１００）を製造する方法は、絶縁層（１２０）上にフィン構造（２１０）を形成するステップを含んでいる。フィン構造（２１０）は、導電性のフィンを含む。この方法はまた、ソース／ドレイン領域（２２０）（２３０）を形成するステップと、フィン（２１０）上にダミーゲート（３００）を形成するステップを含んでいる。ダミーゲート（３００）は除去することができ、チャネル領域のフィン（２１０）の幅が縮小することができる。この方法は、除去したダミーゲート（３００）があった場所にゲート材料（１０１０）をたい積するステップをさらに含んでいる。
Description
本発明は、半導体デバイス、および半導体デバイスを製造する方法に関する。本発明は特に、ダブルゲートデバイスに適用することができる。
超々大規模集積回路の半導体デバイスに関する密度の高さ、性能の高さに対する拡大する要求は、１００ナノメータ（nm）未満のゲート長のような構造的要素、高い信頼性、および製造処理能力の増加を要求する。構造的要素を１００ｎｍ未満に減少することは、従来の方法の限界に挑むこととなる。
例えば、従来のプレーナ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長を１００ｎｍ未満にスケーリングした場合、ソースおよびドレイン間の過度の漏れ電流のような短チャネル効果に関連する問題を克服することがますます困難になる。さらに、移動度低下および多くのプロセス問題によって、さらに小さなデバイス構造を含めるように従来のＭＯＳＦＥＴをスケーリングすることが困難になる。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
したがって、ＦＥＴ性能を改善するとともにさらなるデバイス・スケーリングを可能とすべく、新規なデバイス構造が求められている。
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。
このダブルゲートＭＯＳＦＥＴでは、２つのゲートが短チャネル効果をコントロールするために使用される。
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
このダブルゲートＭＯＳＦＥＴでは、２つのゲートが短チャネル効果をコントロールするために使用される。
ＦｉｎＦＥＴは、短チャネル耐性に優れている最近のダブルゲート構造である。ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含んでいる。このＦｉｎＦＥＴ構造は、従来のプレーナ型のＭＯＦＥＴで使用されるのと同様のレイアウトや製造技術を使用して製造することができる。
本発明の趣旨に沿った実装は、ＦｉｎＦＥＴデバイス中のゲートを形成し、フィンを薄くする方法を提供する。ＦｉｎＦＥＴデバイスのチャネル領域のフィンの幅を縮小すべく、チャネル領域中のフィンを薄くすることができる。
本発明のさらなる利点および他の構造は、以下の詳細な説明で記載される。そしてその一部は、以下の検討に基づいて当業者に明白になるであろう。または本発明を実行することによって認識することができる。本発明の効果および構造は、添付した請求項で特に指摘されるように理解され、達成される。
本発明によれば、上述およびその他の利点の一部は、ＦｉｎＦＥＴデバイス中のゲートを形成する方法によって達成される。
この方法は、シリコン・オン・インシュレータ（ＳＯＩ）ウェーハ上に第１絶縁層をたい積するステップを含んでいる。このＳＯＩウェーハは、絶縁層上のシリコン層を含む。
この方法はまた、第１絶縁層の一部上にレジストマスクを形成するステップと、フィンおよびこのフィンの上面を被覆する絶縁キャップを形成すべく、レジストマスクによって被覆されない第１絶縁層およびシリコン層の一部をエッチングするステップと、を含んでいる。
この方法はさらに、絶縁キャップ上にゲート層をたい積するステップと、ゲート層上に第２絶縁層をたい積するステップと、ゲート構造を形成すべく、ゲート層および第２絶縁層をエッチングするステップと、ゲート構造と隣接する側壁スペーサを形成するステップと、ゲート構造および側壁スペーサ上に第３絶縁層を形成するステップと、を含む。
この方法はまた、第２絶縁層の上面を露出すべく、第３絶縁層をプレーナ化するステップと、ゲート構造における第２絶縁層およびゲート層を除去するステップと、半導体デバイスのチャネル領域におけるフィンの幅を縮小すべく、フィンをエッチングするステップと、除去したゲート層があった場所にゲート材料をたい積するステップと、を含む。
この方法は、シリコン・オン・インシュレータ（ＳＯＩ）ウェーハ上に第１絶縁層をたい積するステップを含んでいる。このＳＯＩウェーハは、絶縁層上のシリコン層を含む。
この方法はまた、第１絶縁層の一部上にレジストマスクを形成するステップと、フィンおよびこのフィンの上面を被覆する絶縁キャップを形成すべく、レジストマスクによって被覆されない第１絶縁層およびシリコン層の一部をエッチングするステップと、を含んでいる。
この方法はさらに、絶縁キャップ上にゲート層をたい積するステップと、ゲート層上に第２絶縁層をたい積するステップと、ゲート構造を形成すべく、ゲート層および第２絶縁層をエッチングするステップと、ゲート構造と隣接する側壁スペーサを形成するステップと、ゲート構造および側壁スペーサ上に第３絶縁層を形成するステップと、を含む。
この方法はまた、第２絶縁層の上面を露出すべく、第３絶縁層をプレーナ化するステップと、ゲート構造における第２絶縁層およびゲート層を除去するステップと、半導体デバイスのチャネル領域におけるフィンの幅を縮小すべく、フィンをエッチングするステップと、除去したゲート層があった場所にゲート材料をたい積するステップと、を含む。
本発明の他の態様によれば、半導体デバイスを製造する方法が提供される。この方法は、絶縁層上でフィン構造を形成するステップを含む。このフィン構造は導電性のフィンを含んでいる。この方法はさらに、ソースおよびドレイン領域を形成するステップと、フィン構造上にゲートを形成するステップと、凹部領域を生成すべく、ゲートを除去するステップと、を含んでいる。この方法は、半導体デバイスのチャネル領域中のフィンの幅を薄くするステップと、凹部領域中に金属をたい積するステップとをさらに含む。
本発明の他の利点および構成は、以下の詳細な説明から、当業者に容易に明白になるであろう。図示および記載した実施形態は、本発明を実行するために熟考された最良のモードの例として、記載されている。本発明は、この発明内のすべての様々な明白な点における修正例ができる。このように、図面は、本来例示的なものであって、制限的なものではないとみなされる。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
同じ参照符号を有する要素は類似の要素を示している、添付した図面を参照する。
以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
本発明の趣旨に沿った実装は、ＦｉｎＦＥＴデバイスを製造する方法を提供する。ある実装の１つにおいては、ＦｉｎＦＥＴデバイスのゲート領域中にダミーゲートを形成することができる。このダミーゲートを除去し、フィンをエッチングしてこのＦｉｎＦＥＴデバイスのチャネル領域中のフィンの幅を減少させることができる。
図１は、本発明の実施形態に従って形成された半導体デバイス１００の断面図である。
図１に示すように、半導体デバイス１００は、シリコン基板１１０、埋込酸化膜１２０、および埋込酸化膜１２０上のシリコン層１３０を含んだＳＯＩ（silicon on insulator）構造を含んでいてもよい。
埋込酸化膜１２０およびシリコン層１３０を、従来の方法により基板１１０上に形成してもよい。
図１に示すように、半導体デバイス１００は、シリコン基板１１０、埋込酸化膜１２０、および埋込酸化膜１２０上のシリコン層１３０を含んだＳＯＩ（silicon on insulator）構造を含んでいてもよい。
埋込酸化膜１２０およびシリコン層１３０を、従来の方法により基板１１０上に形成してもよい。
典型的な実装においては、埋込酸化膜１２０は、SiO2のような酸化シリコンを含んでおり、約１５００Åから約３０００Åに及ぶ厚みを有し得る。
シリコン層１３０は、約２００Åから約１０００Åに及ぶ厚みを有する単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層１３０は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
シリコン層１３０は、約２００Åから約１０００Åに及ぶ厚みを有する単結晶または多結晶シリコンを含んでいてもよい。
以下に詳述するように、シリコン層１３０は、ダブルゲート・トランジスタデバイスのフィン構造を形成するのに使用される。
代替的な本発明の趣旨に沿った実装では、基板１１０および層１３０は、ゲルマニウムのような他の半導体材料、またはシリコンゲルマニウムのような半導体材料の組合せを含んでいてもよい。埋込酸化膜１２０はさらに他の絶縁材料を含んでいてもよい。
後のエッチングプロセスの間に保護キャップとしての役割を果たすシリコン窒化物層または酸化シリコン層のような絶縁層１４０を、シリコン層１３０上に形成することができる。典型的な実装においては、絶縁層１４０は約１００Åから約２５０Åに及ぶ厚みでたい積することができる。次に、後の処理のためのフォトレジストマスク１５０を形成すべく、フォトレジスト材料をたい積してパターン化してもよい。フォトレジストは、任意の従来方法によりたい積すると共にパターン化することができる。
その後、半導体デバイス１００をエッチングしてもよい。典型的な実装の１つにおいては、図２Ａに示すように、シリコン層１３０は、従来の方法によりエッチングすることができ、このエッチングは埋込酸化膜１２０の上で停止する。
図２Ａに示すように、絶縁性のキャップ１４０を有するシリコンを含むフィン２１０を形成すべく、絶縁層１４０およびシリコン層１３０をエッチングする。
図２Ａに示すように、絶縁性のキャップ１４０を有するシリコンを含むフィン２１０を形成すべく、絶縁層１４０およびシリコン層１３０をエッチングする。
フィン２１０を形成した後、このフィン２１０の各端部に隣接するソースおよびドレイン領域を形成することができる。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
図２Ｂは、本発明の典型的な実施例の一例に従って、埋込酸化膜１２０上のフィン２１０に隣接するように形成されたソース領域２２０およびドレイン領域２３０を含む半導体１００の上面図である。
図２Ｂは、図２ＢのＡ−Ａ線に沿った断面部分が図２Ａとなるように示されている。単純化のため、フォトレジストマスク１５０は図２Ｂにおいて図示していない。
例えば、典型的な実施形態の一例では、ソースおよびドレイン領域を形成すべく、シリコン、ゲルマニウム、またはシリコンとゲルマニウムを組合せた層を従来の方法でたい積し、パターン化し、エッチングしてもよい。
図２Ｂは、本発明の典型的な実施例の一例に従って、埋込酸化膜１２０上のフィン２１０に隣接するように形成されたソース領域２２０およびドレイン領域２３０を含む半導体１００の上面図である。
図２Ｂは、図２ＢのＡ−Ａ線に沿った断面部分が図２Ａとなるように示されている。単純化のため、フォトレジストマスク１５０は図２Ｂにおいて図示していない。
フォトレジストマスク１５０を除去することができ、また、ゲート構造を半導体デバイス１００上に形成することができる。半導体デバイス１００上に最初に形成したゲート構造は、以下により詳細に記載するように、このゲート構造は後に除去され得るため、「ダミーゲート」と呼ばれる。
典型的な実装においては、ゲート層および保護絶縁層をフィン２１０および絶縁性のキャップ１４０上にたい積し、エッチングしてダミーゲート構造を形成してもよい。
図３Ａは、ダミーゲート３００を示す平面図である。図３Ｂは、ダミーゲート３００の形成後、図３Ａ中のＢ−Ｂ線の半導体デバイス１００の断面図である。
図３Ｂを参照すると、ダミーゲート３００はポリシリコンまたはアモルファスシリコン層３１０を含んでいてもよい。また、半導体デバイス１００のチャネル領域中に約３００Åから約１０００Åの厚みと約５０Åから約５００Åの幅を有していてもよい。
ダミーゲート３００はまた、例えば窒化ケイ素を含む絶縁層３２０を含んでいてもよく、約１００Åから約３００Åの厚みを有していてもよい。絶縁層３２０は、シリコン層３１０の保護キャップとして働く。
典型的な実装においては、ゲート層および保護絶縁層をフィン２１０および絶縁性のキャップ１４０上にたい積し、エッチングしてダミーゲート構造を形成してもよい。
図３Ａは、ダミーゲート３００を示す平面図である。図３Ｂは、ダミーゲート３００の形成後、図３Ａ中のＢ−Ｂ線の半導体デバイス１００の断面図である。
図３Ｂを参照すると、ダミーゲート３００はポリシリコンまたはアモルファスシリコン層３１０を含んでいてもよい。また、半導体デバイス１００のチャネル領域中に約３００Åから約１０００Åの厚みと約５０Åから約５００Åの幅を有していてもよい。
ダミーゲート３００はまた、例えば窒化ケイ素を含む絶縁層３２０を含んでいてもよく、約１００Åから約３００Åの厚みを有していてもよい。絶縁層３２０は、シリコン層３１０の保護キャップとして働く。
その後、図４に示すように、絶縁層をたい積するとともにエッチングし、ダミーゲート３００の両側にスペーサ４１０を形成する。
このスペーサ４１０は、酸化シリコン（例えば、SiO2）または他の絶縁材料を含んでいてもよい。
典型的な実装の一例においては、スペーサ４１０の幅は、約５０Åから約１０００Åの範囲とすることができる。スペーサ４１０は、後の処理の間、下にあるフィン２１０を保護し、ソース／ドレイン領域２２０、２３０のドーピングを促進する。
このスペーサ４１０は、酸化シリコン（例えば、SiO2）または他の絶縁材料を含んでいてもよい。
典型的な実装の一例においては、スペーサ４１０の幅は、約５０Åから約１０００Åの範囲とすることができる。スペーサ４１０は、後の処理の間、下にあるフィン２１０を保護し、ソース／ドレイン領域２２０、２３０のドーピングを促進する。
図５Ａ中に示すように、ソース／ドレイン領域２２０、２３０上に金属層５１０をたい積することができる。
典型的な実装の一例においては、金属層５１０は、ニッケル、コバルト、または他の金属を含んでいてもよく、約５０Åから約２００Åの範囲の厚みにたい積することができる。
その後、図５Ｂに示すように、熱アニールを実行して金属シリサイド層５２０を形成してもよい。アニーリングの間、この金属がソース／ドレイン領域２２０、２３０中のシリコンに反応して、たい積した特定の金属層５１０に基づいたNiSiまたはCoSi2のような金属シリサイド化合物を形成してもよい。
典型的な実装の一例においては、金属層５１０は、ニッケル、コバルト、または他の金属を含んでいてもよく、約５０Åから約２００Åの範囲の厚みにたい積することができる。
その後、図５Ｂに示すように、熱アニールを実行して金属シリサイド層５２０を形成してもよい。アニーリングの間、この金属がソース／ドレイン領域２２０、２３０中のシリコンに反応して、たい積した特定の金属層５１０に基づいたNiSiまたはCoSi2のような金属シリサイド化合物を形成してもよい。
次に、半導体デバイス１００上に絶縁層６１０をたい積することができる。典型的な実装の一例においては、絶縁層６１０は、テトラエチル・オルトシリケート（TEOS）化合物を含んでおり、約２０００Åから約３０００Åの範囲の厚みにたい積することができる。別の実装においては、他の絶縁材料を使用してもよい。
その後、絶縁層６１０をプレーナ化することができる。例えば化学的機械的研磨（CMP）を実行して、図７Ａに示すように、絶縁キャップ３２０の上面と同一平面となるように絶縁層６１０をプレーナ化し、絶縁キャップ３２０の上面を露出させてもよい。その後、図７Ｂに示すように、絶縁キャップ３２０を（例えば）ウェットエッチング法を使用して除去することができる。
典型的な実装の一例においては、ウェットエッチングはH3PO4のような酸を使用して絶縁キャップ３２０を除去してもよい。
絶縁キャップ３２０を除去するエッチングプロセスの間、図７Ｂに示すように、シリコン層３１０の上面がスペーサ４１０および絶縁層６１０の上面と実質的に同一平面となるように、スペーサ４１０および絶縁層６１０の上方部分をさらに除去してもよい。
その後、絶縁層６１０をプレーナ化することができる。例えば化学的機械的研磨（CMP）を実行して、図７Ａに示すように、絶縁キャップ３２０の上面と同一平面となるように絶縁層６１０をプレーナ化し、絶縁キャップ３２０の上面を露出させてもよい。その後、図７Ｂに示すように、絶縁キャップ３２０を（例えば）ウェットエッチング法を使用して除去することができる。
典型的な実装の一例においては、ウェットエッチングはH3PO4のような酸を使用して絶縁キャップ３２０を除去してもよい。
絶縁キャップ３２０を除去するエッチングプロセスの間、図７Ｂに示すように、シリコン層３１０の上面がスペーサ４１０および絶縁層６１０の上面と実質的に同一平面となるように、スペーサ４１０および絶縁層６１０の上方部分をさらに除去してもよい。
その後、図８に示すように、シリコン層３１０を除去することができる。例えばシリコン層３１０は、ポリシリコンに関して高いエッチング選択性を有する反応物質を使用してエッチングしてもよい。
これにより、スペーサ４１０および絶縁層１４０のような周囲の絶縁層のうちの重要な部分を除去することなくシリコン材料３１０を除去することができる。
シリコン層３１０を除去した後、図８に示すように、ゲート開口部または凹部（recess）８１０を形成する。換言すると、ゲート凹部８１０と呼ばれるゲートの形をしたスペースは、絶縁層６１０中に形成することができ、ゲート凹部８１０は絶縁層６１０に囲まれることとなる。
これにより、スペーサ４１０および絶縁層１４０のような周囲の絶縁層のうちの重要な部分を除去することなくシリコン材料３１０を除去することができる。
シリコン層３１０を除去した後、図８に示すように、ゲート開口部または凹部（recess）８１０を形成する。換言すると、ゲート凹部８１０と呼ばれるゲートの形をしたスペースは、絶縁層６１０中に形成することができ、ゲート凹部８１０は絶縁層６１０に囲まれることとなる。
ゲート凹部８１０を形成した後、シリコンフィンの側面を、半導体デバイス１００のチャネル領域中に露出してもよい。その後、フィン２１０をエッチングして、チャネル領域のフィン２１０の幅を縮小してもよい。例えば、ウェットエッチングプロセスを実行して、チャネル領域のフィン２１０の幅を縮小してもよい。
チャネル領域内になるフィン２１０の一部とソース／ドレイン領域２２０、２３０は、絶縁層６１０によって被覆される。このことは、フィン２１０の所望の部分を薄くする一方で、半導体デバイス１００のこれらの部分がエッチングされるのを防止する。
チャネル領域内になるフィン２１０の一部とソース／ドレイン領域２２０、２３０は、絶縁層６１０によって被覆される。このことは、フィン２１０の所望の部分を薄くする一方で、半導体デバイス１００のこれらの部分がエッチングされるのを防止する。
図９は、エッチングした後の半導体デバイス１００の平面図を示している。図９の点線は、チャネル領域のフィン２１０の薄くなった部分を示している。
典型的な実装の一例においては、このエッチングの結果、フィン２１０の全幅は約２０ナノメータ（ｎｍ）から約１００ｎｍ減少する可能性がある。
図９中にWと示されるエッチングの後のチャネル領域のフィン２１０の幅は、本発明の典型的な実装の一例において、約３０Åから約５００Åの範囲とすることができる。フィン２１０の幅は、特定のデバイス必要条件や、ゲート長のような他のパラメータに依存してもよいことが理解される。
単純化のため、図９には絶縁層６１０および側壁スペーサ４１０を記載していない。
典型的な実装の一例においては、このエッチングの結果、フィン２１０の全幅は約２０ナノメータ（ｎｍ）から約１００ｎｍ減少する可能性がある。
図９中にWと示されるエッチングの後のチャネル領域のフィン２１０の幅は、本発明の典型的な実装の一例において、約３０Åから約５００Åの範囲とすることができる。フィン２１０の幅は、特定のデバイス必要条件や、ゲート長のような他のパラメータに依存してもよいことが理解される。
単純化のため、図９には絶縁層６１０および側壁スペーサ４１０を記載していない。
チャネル領域のフィン２１０の幅を薄くすることにより、半導体デバイス１００は、短チャネルをより良く制御することができるようになり、有利である。
例えば、実装のいくつかにおいては、フィン２１０の幅は、ゲート長の半分未満のようにゲートの長さ未満であることが望ましい。従来のリソグラフィを使用してこのようなパラメータにすることは、非常に難しいことである。
換言すると、図１および図２Ａについて上述したようなフィン２１０を形成することは、好ましい狭い幅を有するシリコンフィンを形成することを非常に難しくする。
本発明は上述した方法でフィン２１０およびダミーゲート３００を形成し、それからダミーゲートを除去してフィンを薄くする。リソグラフィのみを使用してこのような薄いフィンを形成しようとすることに関連した処理の困難性を回避する一方で、これにより好ましい狭いフィンを形成することができる。
例えば、実装のいくつかにおいては、フィン２１０の幅は、ゲート長の半分未満のようにゲートの長さ未満であることが望ましい。従来のリソグラフィを使用してこのようなパラメータにすることは、非常に難しいことである。
換言すると、図１および図２Ａについて上述したようなフィン２１０を形成することは、好ましい狭い幅を有するシリコンフィンを形成することを非常に難しくする。
本発明は上述した方法でフィン２１０およびダミーゲート３００を形成し、それからダミーゲートを除去してフィンを薄くする。リソグラフィのみを使用してこのような薄いフィンを形成しようとすることに関連した処理の困難性を回避する一方で、これにより好ましい狭いフィンを形成することができる。
さらに、ウェットエッチングプロセスを使用してフィン２１０を薄くしてもよいので、リソグラフィのみを使用するよりもフィン２１０の側面をより滑らかでより均一にすることができる。
フィン２１０のこれらのより滑らかな側面は、半導体デバイス１００の鉛直方向のチャネルのキャリア移動度を改善することができる。
フィン２１０のこれらのより滑らかな側面は、半導体デバイス１００の鉛直方向のチャネルのキャリア移動度を改善することができる。
その後、図１０Ａに示すように金属層１０１０をゲート凹部８１０を充てんするようにたい積することができる。この図１０Ａは、図９のＣ−Ｃ線の断面図である。
この金属素材はタングステン（W）、タンタル（Ta）、チタン（Ti）、ニッケル（Ni）、TaSiN、TaN、またはその他の金属を含んでおり、約２００Åから約１０００Åの範囲の厚みにたい積することができる。
シリコンまたはゲルマニウムのような半導体材料もまた、ゲート材料として使用することができる。図１０Ａに示すように、金属がスペーサ４１０の上面と実質的に同一平面となるように、金属層１０１０を研磨することができる。図１０Ａ中の点線は、フィン２１０のチャネル領域を示している。
この金属素材はタングステン（W）、タンタル（Ta）、チタン（Ti）、ニッケル（Ni）、TaSiN、TaN、またはその他の金属を含んでおり、約２００Åから約１０００Åの範囲の厚みにたい積することができる。
シリコンまたはゲルマニウムのような半導体材料もまた、ゲート材料として使用することができる。図１０Ａに示すように、金属がスペーサ４１０の上面と実質的に同一平面となるように、金属層１０１０を研磨することができる。図１０Ａ中の点線は、フィン２１０のチャネル領域を示している。
図１０Ｂは、ゲート材料１０１０をたい積してプレーナ化した後の本発明の半導体デバイス１００の平面図を示している。図示するように、半導体デバイス１００は、フィン２１０の片側上にたい積されているゲート１０１０を有するダブルゲート構造を含んでいる。
図１０Ｂのシェード領域は、ソース／ドレイン領域２２０、２３０上に形成された金属シリサイド層５２０を表わしている。ゲート１０１０は、図１０Ｂ中のゲート電極１０１２として示される、ゲート１０１０の一端に形成されるゲート電極またはコンタクトを含んでいてもよい。さらに、第２ゲート電極／コンタクトは、ゲート１０１０の他端側に形成されてもよい。
図１０Ｂのシェード領域は、ソース／ドレイン領域２２０、２３０上に形成された金属シリサイド層５２０を表わしている。ゲート１０１０は、図１０Ｂ中のゲート電極１０１２として示される、ゲート１０１０の一端に形成されるゲート電極またはコンタクトを含んでいてもよい。さらに、第２ゲート電極／コンタクトは、ゲート１０１０の他端側に形成されてもよい。
その後、ソース／ドレイン領域２２０、２３０をドープすることができる。例えば、ｎ型またはｐ型不純物をソース／ドレイン領域２２０、２３０に注入してもよい。特定の端末装置の必要条件に基づき、特定の注入量およびエネルギーを選択してもよい。当業者は、回路必要条件に基づいてソース／ドレイン注入プロセスを最適化することができるであろう。また、このようなステップは本発明の要旨を過度に不明瞭にしないようにすべく、ここに開示しない。
側壁スペーサ４１０は、不純物が注入されることからチャネル領域中のフィン２１０の部分を保護することによって、ソース／ドレイン接合部の位置を制御する。その後、ソース／ドレイン領域２２０、２３０を活性化すべく、活性アニーリングを実行することができる。
側壁スペーサ４１０は、不純物が注入されることからチャネル領域中のフィン２１０の部分を保護することによって、ソース／ドレイン接合部の位置を制御する。その後、ソース／ドレイン領域２２０、２３０を活性化すべく、活性アニーリングを実行することができる。
図１０Ｂに示される生成された半導体デバイス１００は、フィン２１０上に広がるゲート１０１０を備えたダブルゲートデバイスである。
本発明の趣旨に沿った実装の１つにおいては、図１０Ａに示される半導体デバイス１００を、例えば化学的機械的研磨（ＣＭＰ）を用いてプレーナ化して、フィン２１０上のゲート層１０１０の一部を除去してもよい。この実装においては、電気的および物理的に、分離したゲートをフィン２１０の片側上に形成することができる。半導体デバイス１００の処理の間、このようなゲートを別々にバイアスしてもよい。
本発明の趣旨に沿った実装の１つにおいては、図１０Ａに示される半導体デバイス１００を、例えば化学的機械的研磨（ＣＭＰ）を用いてプレーナ化して、フィン２１０上のゲート層１０１０の一部を除去してもよい。この実装においては、電気的および物理的に、分離したゲートをフィン２１０の片側上に形成することができる。半導体デバイス１００の処理の間、このようなゲートを別々にバイアスしてもよい。
このように、本発明によれば、ＦｉｎＦＥＴデバイスのチャネル領域に薄いフィンが形成されたダブルゲートＦｉｎＦＥＴデバイスが形成される。生成された構造は、短チャネルとして望ましい振る舞いを呈する。また、金属ゲートはゲート抵抗値を下げるとともに、ポリシリコンゲートに関連するポリシリコン消耗の問題を回避する。本発明はまた、従来の半導体製造プロセスに簡単に組み込むことができる。
＜他の実施形態＞
本発明の他の実施形態においては、ゲートオールアラウンド（gate-all-around）ＭＯＳＦＥＴを形成することができる。例えば図１１Ａは、その上に形成されるフィン１０２０を備える図示しない基板上でその上に形成される埋込酸化膜１１１１０を含むＦｉｎＦＥＴデバイス１１００の断面図である。
図１１Ｂに示すように、埋込酸化膜１１１０の一部をエッチングすべく、ドライエッチングプロセスを実行することができる。このエッチング中に、フィン１１２０より下に位置する埋込酸化膜１１１０の部分を除去することができる。
換言すると、このエッチングは、図１１Ｂの領域１１３０により示されるフィン１１２０より下に位置する埋込酸化膜１１１０の一部を、横方向に（laterally）アンダーカットする。
本発明の他の実施形態においては、ゲートオールアラウンド（gate-all-around）ＭＯＳＦＥＴを形成することができる。例えば図１１Ａは、その上に形成されるフィン１０２０を備える図示しない基板上でその上に形成される埋込酸化膜１１１１０を含むＦｉｎＦＥＴデバイス１１００の断面図である。
図１１Ｂに示すように、埋込酸化膜１１１０の一部をエッチングすべく、ドライエッチングプロセスを実行することができる。このエッチング中に、フィン１１２０より下に位置する埋込酸化膜１１１０の部分を除去することができる。
換言すると、このエッチングは、図１１Ｂの領域１１３０により示されるフィン１１２０より下に位置する埋込酸化膜１１１０の一部を、横方向に（laterally）アンダーカットする。
その後、ウェットエッチングのような第２のエッチングを実施し、図１１Ｃに示すように、フィン１１２０より下に位置する埋込酸化膜１１１０の残っている部分をエッチングする。このウェットエッチングは、チャネル領域中の埋込酸化膜１１１０の上にフィン１１２０を実質的にサスペンド（浮遊）して、フィン１１２０より下に位置する埋込酸化膜１１１０の部分を横方向にアンダーカットすることができる。
しかしながらフィン１１２０は、埋め込み酸化膜１１１０上に形成され、図示しないソースおよびドレイン領域に接続される、フィン１０２０の他の部分に接続されたままである。
しかしながらフィン１１２０は、埋め込み酸化膜１１１０上に形成され、図示しないソースおよびドレイン領域に接続される、フィン１０２０の他の部分に接続されたままである。
その後、図１１Ｄに示すように、フィン１１２０の露出面上にゲート酸化層１１４０を形成されてもよい。それから図１１Ｄに示すように、フィン１１２０上にゲート層１１５０をたい積してもよい。このゲート層１１５０は、半導体デバイス１１００のチャネル領域中のフィン１１２０を取り囲むことができる。生成される半導体デバイス１１００は、半導体デバイス１１００のチャネル領域中のフィンを取り囲むゲート材料を備えるゲートオールアラウンドＦｉｎＦＥＴである。
前記記載においては、本発明について理解し易いように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
本発明による、半導体デバイスを製造するのに使用される絶縁層および導電層は、従来のたい積技術によってたい積してもよい。例えば、低圧ＣＶＤ（ＬＰＣＶＤ）およびエンハンストＣＶＤ（ＥＣＶＤ）を含んだ様々な種類のＣＶＤプロセスのようなメタライゼーション技術を使用することができる。
本発明は、ダブルゲート半導体デバイスの製造、特に１００ｎｍ以下の構造的要素を有するＦｉｎＦＥＴデバイスに適用可能である。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。加えて、図１０Ｂの半導体デバイスを形成する一連のプロセスが記載されているが、このプロセスの順序は、本発明によるその他の実装において変更することができる。
本発明は、様々な種類の半導体デバイスの形成に適用可能である。したがって、不必要に本発明の内容を不明瞭にしないようにその詳細は記載しない。本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。加えて、図１０Ｂの半導体デバイスを形成する一連のプロセスが記載されているが、このプロセスの順序は、本発明によるその他の実装において変更することができる。
さらに、ここに使用される「１つの（a）」と言う言葉は、１つ以上のものを含むように意図される。１つのものを示すような場合には「１つの（one）」またはこれに類する言葉を使用している。本発明の範囲は、請求の範囲およびこれらの均等物によって定義される。
本発明の好ましい実施形態およびその多様性のうちのいくつかの例のみが、本発明において開示されると共に記載される。本発明は、様々な他の組合わせおよび環境において使用できると共に、ここに記載されるような本発明の概念の範囲内の変形または修正することができるものとして理解される。
Claims (10)
- 絶縁層（１２０）上のシリコン層（１３０）を含むシリコン・オン・インシュレータ（ＳＯＩ）ウェーハ上に、第１絶縁層（１４０）をたい積するステップと、
前記第１絶縁層（１４０）の一部上にレジストマスク（１５０）を形成するステップと、
フィン（２１０）およびこのフィン（２１０）の上面を被覆する絶縁キャップ（１４０）を形成すべく、前記レジストマスク（１５０）によって被覆されない前記第１絶縁層（１４０）および前記シリコン層（１３０）の一部をエッチングするステップと、
前記絶縁キャップ（１４０）上にゲート層（３１０）をたい積するステップと、
前記ゲート層（３１０）上に第２絶縁層（３２０）をたい積するステップと、
ゲート構造（３００）を形成すべく、前記ゲート層（３１０）および第２絶縁層（３２０）をエッチングするステップと、
前記ゲート構造（３００）と隣接する側壁スペーサ（４１０）を形成するステップと、
ＦｉｎＦＥＴデバイス（１００）上に第３絶縁層（６１０）を形成するステップと、
前記第２絶縁層（３２０）の上面を露出すべく、前記第３絶縁層（６１０）をプレーナ化するステップと、
前記ゲート構造（３００）における前記第２絶縁層（３２０）および前記ゲート層（３１０）を除去するステップと、
前記半導体デバイス（１００）のチャネル領域における前記フィン（２１０）の幅を縮小すべく、前記フィン（２１０）をエッチングするステップと、
前記除去したゲート層（３１０）があった場所にゲート材料（１０１０）をたい積するステップと、を含む、
ＦｉｎＦＥＴデバイス（１００）中にゲートを形成する方法。 - 前記ゲート材料（１０１０）が前記側壁スペーサ（４１０）の上面と実質的に同一平面となるように前記ゲート材料（１０１０）をプレーナ化するステップをさらに含む、請求項１記載の方法。
- 前記フィン（２１０）をエッチングするステップは、前記チャネル領域中の前記フィン（２１０）の幅を、約２０ｎｍから約１００ｎｍの範囲の量だけ減少させる、請求項１記載の方法。
- 前記フィン（２１０）の第１端部に隣接する前記絶縁層（１２０）上にソース領域（２２０）を形成するステップと、
前記フィン（２１０）の第２端部に隣接する前記絶縁層（１２０）上にドレイン領域（２３０）を形成するステップと、
前記ソースおよびドレイン領域（２２０）（２３０）上に金属（５１０）をたい積するステップと、
前記ソースおよびドレイン領域（２２０）（２３０）上に金属シリサイド化合物（５２０）を形成すべく、前記半導体デバイス（１００）をアニーリングするステップと、をさらに含む、請求項１記載の方法。 - 前記ゲート層（３１０）を除去するステップは、
前記第１絶縁層（１４０）および前記側壁スペーサ（４１０）に比べて前記ゲート層（３１０）に関して高いエッチング選択性を有するエッチングケミストリを使用して、前記ゲート層（３１０）をエッチングするステップを含む、請求項１記載の方法。 - 前記ゲート材料（１０１０）をたい積するステップは、
W、Ti、Ni、TaN、TaSiNのうちの少なくとも１つをたい積するステップを含む、請求項１記載の方法。 - 絶縁層（１２０）上に、導電性のフィンを含んだフィン構造（２１０）を形成するステップと、ソースおよびドレイン領域（２２０）（２３０）を形成するステップと、前記フィン構造（２１０）上にゲート（３００）を形成するステップと、を含む半導体デバイス（１００）を製造する方法であって、
凹部領域（８１０）を生成すべく、ゲート（３００）を除去するステップと、
前記半導体デバイス（１００）のチャネル領域中の前記フィン（２１０）の幅を薄くするステップと、
前記凹部領域（８１０）中に金属（１０１０）をたい積するステップと、を含む、
半導体デバイスを製造する方法。 - 少なくとも１つのゲート電極（１０１２）を形成すべく、前記金属（１０１０）をプレーナ化するステップをさらに含む、請求項７記載の方法。
- 前記フィン（２１０）の幅を薄くするステップは、前記フィン（２１０）をウェットエッチングするステップを含んでおり、
前記ソースおよびドレイン領域（２２０）（２３０）上に金属（５１０）をたい積するステップと、
前記ソースおよびドレイン領域（２２０）（２３０）上に金属シリサイド化合物（５２０）を形成すべく、前記半導体デバイス（１００）をアニーリングするステップと、をさらに含む、請求項７記載の方法。 - 前記金属（１０１０）は、タングステン、チタニウム、ニッケル、およびタンタルのうちの少なくとも１つを含んでおり、
前記フィン（２１０）の幅を薄くするステップは、前記フィン（２１０）の幅を、約２０ｎｍから約１００ｎｍの範囲の量だけ減少させるステップを含む、請求項７記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/405,342 US6764884B1 (en) | 2003-04-03 | 2003-04-03 | Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device |
| US10/405,342 | 2003-04-03 | ||
| PCT/US2004/009669 WO2004093181A1 (en) | 2003-04-03 | 2004-03-30 | Method for forming a gate in a finfet device and thinning a fin in a channel region of the finfet device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2006522486A true JP2006522486A (ja) | 2006-09-28 |
| JP2006522486A5 JP2006522486A5 (ja) | 2012-08-09 |
| JP5409997B2 JP5409997B2 (ja) | 2014-02-05 |
Family
ID=32681856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006509467A Expired - Lifetime JP5409997B2 (ja) | 2003-04-03 | 2004-03-30 | ＦｉｎＦＥＴデバイス中にゲートを形成する方法、および半導体デバイスの製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6764884B1 (ja) |
| JP (1) | JP5409997B2 (ja) |
| KR (1) | KR101079348B1 (ja) |
| CN (1) | CN100413039C (ja) |
| DE (1) | DE112004000578B4 (ja) |
| GB (1) | GB2417134B (ja) |
| TW (1) | TWI337392B (ja) |
| WO (1) | WO2004093181A1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008117838A (ja) * | 2006-11-01 | 2008-05-22 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008172082A (ja) * | 2007-01-12 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2010153689A (ja) * | 2008-12-26 | 2010-07-08 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法と半導体装置 |
| JP2010530623A (ja) * | 2007-06-20 | 2010-09-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 自己整合したソース／ドレイン領域を有するフィン型電界効果トランジスタ・デバイスおよびその形成方法 |
| KR20140132688A (ko) | 2013-05-08 | 2014-11-18 | 도쿄엘렉트론가부시키가이샤 | 플라즈마 에칭 방법 |
| WO2016189425A1 (ja) * | 2015-05-28 | 2016-12-01 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Families Citing this family (108)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| US6686231B1 (en) * | 2002-12-06 | 2004-02-03 | Advanced Micro Devices, Inc. | Damascene gate process with sacrificial oxide in semiconductor devices |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| KR100517559B1 (ko) * | 2003-06-27 | 2005-09-28 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 및 그의 핀 형성방법 |
| KR100487567B1 (ko) * | 2003-07-24 | 2005-05-03 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 형성 방법 |
| US6960804B1 (en) * | 2003-08-04 | 2005-11-01 | Hussman Corporation | Semiconductor device having a gate structure surrounding a fin |
| US7172943B2 (en) * | 2003-08-13 | 2007-02-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-gate transistors formed on bulk substrates |
| US6861317B1 (en) * | 2003-09-17 | 2005-03-01 | Chartered Semiconductor Manufacturing Ltd. | Method of making direct contact on gate by using dielectric stop layer |
| US7863674B2 (en) * | 2003-09-24 | 2011-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-gate transistors formed on bulk substrates |
| US6995438B1 (en) * | 2003-10-01 | 2006-02-07 | Advanced Micro Devices, Inc. | Semiconductor device with fully silicided source/drain and damascence metal gate |
| US6855588B1 (en) * | 2003-10-07 | 2005-02-15 | United Microelectronics Corp. | Method of fabricating a double gate MOSFET device |
| US7029958B2 (en) * | 2003-11-04 | 2006-04-18 | Advanced Micro Devices, Inc. | Self aligned damascene gate |
| US6967175B1 (en) | 2003-12-04 | 2005-11-22 | Advanced Micro Devices, Inc. | Damascene gate semiconductor processing with local thinning of channel region |
| US7064022B1 (en) * | 2003-12-08 | 2006-06-20 | Advanced Micro Devices, Inc. | Method of forming merged FET inverter/logic gate |
| US7105390B2 (en) * | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US7624192B2 (en) * | 2003-12-30 | 2009-11-24 | Microsoft Corporation | Framework for user interaction with multiple network devices |
| US7186599B2 (en) | 2004-01-12 | 2007-03-06 | Advanced Micro Devices, Inc. | Narrow-body damascene tri-gate FinFET |
| US7041542B2 (en) * | 2004-01-12 | 2006-05-09 | Advanced Micro Devices, Inc. | Damascene tri-gate FinFET |
| US6936516B1 (en) * | 2004-01-12 | 2005-08-30 | Advanced Micro Devices, Inc. | Replacement gate strained silicon finFET process |
| US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
| KR100598099B1 (ko) * | 2004-02-24 | 2006-07-07 | 삼성전자주식회사 | 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법 |
| US6888181B1 (en) * | 2004-03-18 | 2005-05-03 | United Microelectronics Corp. | Triple gate device having strained-silicon channel |
| US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| US7122412B2 (en) * | 2004-04-30 | 2006-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a necked FINFET device |
| US7084018B1 (en) | 2004-05-05 | 2006-08-01 | Advanced Micro Devices, Inc. | Sacrificial oxide for minimizing box undercut in damascene FinFET |
| US7319252B2 (en) | 2004-06-28 | 2008-01-15 | Intel Corporation | Methods for forming semiconductor wires and resulting devices |
| US7042009B2 (en) * | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7348284B2 (en) * | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US7071064B2 (en) * | 2004-09-23 | 2006-07-04 | Intel Corporation | U-gate transistors and methods of fabrication |
| US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| KR100678456B1 (ko) | 2004-12-03 | 2007-02-02 | 삼성전자주식회사 | 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그제조방법 |
| US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060197129A1 (en) * | 2005-03-03 | 2006-09-07 | Triquint Semiconductor, Inc. | Buried and bulk channel finFET and method of making the same |
| US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7411252B2 (en) * | 2005-06-21 | 2008-08-12 | International Business Machines Corporation | Substrate backgate for trigate FET |
| US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US7348642B2 (en) * | 2005-08-03 | 2008-03-25 | International Business Machines Corporation | Fin-type field effect transistor |
| US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| KR100668511B1 (ko) | 2005-12-27 | 2007-01-12 | 주식회사 하이닉스반도체 | 핀 트랜지스터 및 그 제조 방법 |
| US7396711B2 (en) * | 2005-12-27 | 2008-07-08 | Intel Corporation | Method of fabricating a multi-cornered film |
| US20070152266A1 (en) * | 2005-12-29 | 2007-07-05 | Intel Corporation | Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers |
| JP4552908B2 (ja) * | 2006-07-26 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| EP2049436B1 (en) * | 2006-08-11 | 2012-10-17 | Agency for Science, Technology and Research | Nanowire sensor, nanowire sensor array and method of fabricating the same |
| US7829407B2 (en) * | 2006-11-20 | 2010-11-09 | International Business Machines Corporation | Method of fabricating a stressed MOSFET by bending SOI region |
| EP2122687A1 (en) * | 2006-12-15 | 2009-11-25 | Nxp B.V. | Transistor device and method of manufacturing such a transistor device |
| US7691690B2 (en) * | 2007-01-12 | 2010-04-06 | International Business Machines Corporation | Methods for forming dual fully silicided gates over fins of FinFet devices |
| US7960234B2 (en) * | 2007-03-22 | 2011-06-14 | Texas Instruments Incorporated | Multiple-gate MOSFET device and associated manufacturing methods |
| US9484435B2 (en) * | 2007-12-19 | 2016-11-01 | Texas Instruments Incorporated | MOS transistor with varying channel width |
| US8022487B2 (en) * | 2008-04-29 | 2011-09-20 | Intel Corporation | Increasing body dopant uniformity in multi-gate transistor devices |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| US8609495B2 (en) | 2010-04-08 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid gate process for fabricating finfet device |
| US8889494B2 (en) | 2010-12-29 | 2014-11-18 | Globalfoundries Singapore Pte. Ltd. | Finfet |
| JP5325932B2 (ja) * | 2011-05-27 | 2013-10-23 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US9105506B2 (en) * | 2011-06-21 | 2015-08-11 | Etron Technology, Inc. | Dynamic memory structure |
| CN102956483B (zh) * | 2011-08-22 | 2015-06-03 | 中国科学院微电子研究所 | 半导体器件结构及其制作方法 |
| US8492206B2 (en) | 2011-08-22 | 2013-07-23 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor device structure and method for manufacturing the same |
| CN103035517B (zh) * | 2011-09-29 | 2017-07-04 | 联华电子股份有限公司 | 半导体制作工艺 |
| CN103187290B (zh) * | 2011-12-31 | 2015-10-21 | 中芯国际集成电路制造(北京)有限公司 | 鳍片式场效应晶体管及其制造方法 |
| KR101876793B1 (ko) * | 2012-02-27 | 2018-07-11 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그 제조 방법 |
| US9252237B2 (en) | 2012-05-09 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistors, semiconductor devices, and methods of manufacture thereof |
| CN103681331B (zh) * | 2012-09-10 | 2016-06-29 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| CN103811340B (zh) | 2012-11-09 | 2017-07-14 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103839814B (zh) * | 2012-11-21 | 2016-12-21 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| US8716094B1 (en) | 2012-11-21 | 2014-05-06 | Global Foundries Inc. | FinFET formation using double patterning memorization |
| US8890262B2 (en) | 2012-11-29 | 2014-11-18 | Globalfoundries Inc. | Semiconductor device having a metal gate recess |
| CN103928332B (zh) * | 2013-01-11 | 2016-08-31 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN103928334B (zh) | 2013-01-15 | 2017-06-16 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US8895444B2 (en) * | 2013-03-13 | 2014-11-25 | Globalfoundries Inc. | Hard mask removal during FinFET formation |
| US9263554B2 (en) | 2013-06-04 | 2016-02-16 | International Business Machines Corporation | Localized fin width scaling using a hydrogen anneal |
| WO2015047315A1 (en) * | 2013-09-27 | 2015-04-02 | Intel Corporation | Low leakage non-planar access transistor for embedded dynamic random access memeory (edram) |
| CN104576380B (zh) * | 2013-10-13 | 2017-09-15 | 中国科学院微电子研究所 | 一种finfet制造方法 |
| CN104576386B (zh) * | 2013-10-14 | 2018-01-12 | 中国科学院微电子研究所 | 一种FinFET及其制造方法 |
| CN104576385A (zh) * | 2013-10-14 | 2015-04-29 | 中国科学院微电子研究所 | 一种FinFET结构及其制造方法 |
| US9502408B2 (en) * | 2013-11-14 | 2016-11-22 | Globalfoundries Inc. | FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same |
| KR20150058597A (ko) | 2013-11-18 | 2015-05-29 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9711645B2 (en) | 2013-12-26 | 2017-07-18 | International Business Machines Corporation | Method and structure for multigate FinFET device epi-extension junction control by hydrogen treatment |
| US9564445B2 (en) | 2014-01-20 | 2017-02-07 | International Business Machines Corporation | Dummy gate structure for electrical isolation of a fin DRAM |
| US9773869B2 (en) | 2014-03-12 | 2017-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| CN105097524B (zh) * | 2014-05-04 | 2018-11-16 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法和cmos晶体管的形成方法 |
| KR102158962B1 (ko) | 2014-05-08 | 2020-09-24 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9112032B1 (en) * | 2014-06-16 | 2015-08-18 | Globalfoundries Inc. | Methods of forming replacement gate structures on semiconductor devices |
| CN105336615B (zh) * | 2014-07-08 | 2018-06-01 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| KR102197402B1 (ko) | 2014-10-14 | 2020-12-31 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| US20160181249A1 (en) * | 2014-12-17 | 2016-06-23 | International Business Machines Corporation | Semiconductor structures with deep trench capacitor and methods of manufacture |
| US20170323963A1 (en) * | 2014-12-23 | 2017-11-09 | Intel Corporation | Thin channel region on wide subfin |
| US9679917B2 (en) | 2014-12-23 | 2017-06-13 | International Business Machines Corporation | Semiconductor structures with deep trench capacitor and methods of manufacture |
| KR102274750B1 (ko) * | 2015-01-27 | 2021-07-07 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| US9627378B2 (en) * | 2015-06-30 | 2017-04-18 | International Business Machines Corporation | Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding |
| US9786765B2 (en) * | 2016-02-16 | 2017-10-10 | Globalfoundries Inc. | FINFET having notched fins and method of forming same |
| US10707331B2 (en) | 2017-04-28 | 2020-07-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device with a reduced width |
| US10367086B2 (en) | 2017-06-14 | 2019-07-30 | Hrl Laboratories, Llc | Lateral fin static induction transistor |
| US10276718B2 (en) | 2017-08-31 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET having a relaxation prevention anchor |
| KR20200083981A (ko) * | 2017-11-30 | 2020-07-09 | 인텔 코포레이션 | 진보된 집적 회로 구조체 제조를 위한 핀 패터닝 |
| DE102018126911A1 (de) | 2017-11-30 | 2019-06-06 | Intel Corporation | Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung |
| US10559661B2 (en) * | 2017-12-01 | 2020-02-11 | Nanya Technology Corporation | Transistor device and semiconductor layout structure including asymmetrical channel region |
| US10879125B2 (en) * | 2018-12-27 | 2020-12-29 | Nanya Technology Corporation | FinFET structure and method of manufacturing the same |
| US11569375B2 (en) | 2020-04-17 | 2023-01-31 | Hrl Laboratories, Llc | Vertical diamond MOSFET and method of making the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009289A (ja) * | 2000-06-20 | 2002-01-11 | Nec Corp | 電界効果型トランジスタ及びその製造方法 |
| JP2002289871A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2003037264A (ja) * | 2001-07-24 | 2003-02-07 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225173B1 (en) * | 1998-11-06 | 2001-05-01 | Advanced Micro Devices, Inc. | Recessed channel structure for manufacturing shallow source/drain extensions |
| US6365465B1 (en) * | 1999-03-19 | 2002-04-02 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques |
| US6483156B1 (en) * | 2000-03-16 | 2002-11-19 | International Business Machines Corporation | Double planar gated SOI MOSFET structure |
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US6472258B1 (en) * | 2000-11-13 | 2002-10-29 | International Business Machines Corporation | Double gate trench transistor |
| US6475869B1 (en) * | 2001-02-26 | 2002-11-05 | Advanced Micro Devices, Inc. | Method of forming a double gate transistor having an epitaxial silicon/germanium channel region |
| US6630388B2 (en) * | 2001-03-13 | 2003-10-07 | National Institute Of Advanced Industrial Science And Technology | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
| US6635923B2 (en) * | 2001-05-24 | 2003-10-21 | International Business Machines Corporation | Damascene double-gate MOSFET with vertical channel regions |
| US6583469B1 (en) * | 2002-01-28 | 2003-06-24 | International Business Machines Corporation | Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same |
-
2003
- 2003-04-03 US US10/405,342 patent/US6764884B1/en not_active Expired - Lifetime
-
2004
- 2004-03-30 CN CNB2004800093091A patent/CN100413039C/zh not_active Expired - Lifetime
- 2004-03-30 KR KR1020057018754A patent/KR101079348B1/ko active IP Right Grant
- 2004-03-30 WO PCT/US2004/009669 patent/WO2004093181A1/en active Search and Examination
- 2004-03-30 GB GB0518840A patent/GB2417134B/en not_active Expired - Lifetime
- 2004-03-30 DE DE112004000578T patent/DE112004000578B4/de not_active Expired - Lifetime
- 2004-03-30 JP JP2006509467A patent/JP5409997B2/ja not_active Expired - Lifetime
- 2004-04-01 TW TW093109019A patent/TWI337392B/zh active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009289A (ja) * | 2000-06-20 | 2002-01-11 | Nec Corp | 電界効果型トランジスタ及びその製造方法 |
| JP2002289871A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2003037264A (ja) * | 2001-07-24 | 2003-02-07 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008117838A (ja) * | 2006-11-01 | 2008-05-22 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008172082A (ja) * | 2007-01-12 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US8890261B2 (en) | 2007-06-20 | 2014-11-18 | International Business Machines Corporation | Fin field effect transistor devices with self-aligned source and drain regions |
| JP2010530623A (ja) * | 2007-06-20 | 2010-09-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 自己整合したソース／ドレイン領域を有するフィン型電界効果トランジスタ・デバイスおよびその形成方法 |
| US8592280B2 (en) | 2007-06-20 | 2013-11-26 | International Business Machines Corporation | Fin field effect transistor devices with self-aligned source and drain regions |
| JP2010153689A (ja) * | 2008-12-26 | 2010-07-08 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法と半導体装置 |
| US8883577B2 (en) | 2008-12-26 | 2014-11-11 | Fujitsu Semiconductor Limited | Semiconductor device and producing method thereof |
| KR20140132688A (ko) | 2013-05-08 | 2014-11-18 | 도쿄엘렉트론가부시키가이샤 | 플라즈마 에칭 방법 |
| US9412607B2 (en) | 2013-05-08 | 2016-08-09 | Tokyo Electron Limited | Plasma etching method |
| TWI633598B (zh) * | 2013-05-08 | 2018-08-21 | 東京威力科創股份有限公司 | Plasma etching method |
| WO2016189425A1 (ja) * | 2015-05-28 | 2016-12-01 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JPWO2016189425A1 (ja) * | 2015-05-28 | 2018-04-12 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US10164120B2 (en) | 2015-05-28 | 2018-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2417134A (en) | 2006-02-15 |
| JP5409997B2 (ja) | 2014-02-05 |
| CN100413039C (zh) | 2008-08-20 |
| DE112004000578T5 (de) | 2006-02-23 |
| WO2004093181A1 (en) | 2004-10-28 |
| TW200425425A (en) | 2004-11-16 |
| KR20050119679A (ko) | 2005-12-21 |
| GB2417134B (en) | 2006-07-12 |
| KR101079348B1 (ko) | 2011-11-04 |
| TWI337392B (en) | 2011-02-11 |
| US6764884B1 (en) | 2004-07-20 |
| DE112004000578B4 (de) | 2010-01-28 |
| CN1771589A (zh) | 2006-05-10 |
| GB0518840D0 (en) | 2005-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5409997B2 (ja) | ＦｉｎＦＥＴデバイス中にゲートを形成する方法、および半導体デバイスの製造方法 | |
| US11594615B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP4745663B2 (ja) | ダブルゲートＦｉｎ−ＦＥＴデバイスを形成する方法 | |
| US20200357916A1 (en) | Source/drain contacts for non-planar transistors | |
| US6872647B1 (en) | Method for forming multiple fins in a semiconductor device | |
| US7655522B2 (en) | Metal oxide semiconductor (MOS) transistor having a recessed gate electrode and methods of fabricating the same | |
| US7972914B2 (en) | Semiconductor device with FinFET and method of fabricating the same | |
| JP2006505950A (ja) | 分離した複数のゲートを有するダブルゲート半導体デバイス | |
| KR101112046B1 (ko) | 자기 정렬된 다마신 게이트 | |
| JP2006505949A (ja) | 半導体デバイスのゲートのクリティカルディメンションを改善するためのゲート材料のプレーナ化 | |
| JP5270094B2 (ja) | 細型化されたボディを有する、狭いボディのダマシン・トライゲートＦｉｎＦＥＴ | |
| US10325921B2 (en) | Semiconductor device and manufacturing method of the same | |
| US8378395B2 (en) | Methods of fabricating field effect transistors having protruded active regions | |
| JP5270093B2 (ja) | ダマシンプロセスにより形成されるトライゲートＦｉｎＦＥＴ | |
| US6876042B1 (en) | Additional gate control for a double-gate MOSFET | |
| US6967175B1 (en) | Damascene gate semiconductor processing with local thinning of channel region | |
| US7034361B1 (en) | Narrow body raised source/drain metal gate MOSFET | |
| US6995438B1 (en) | Semiconductor device with fully silicided source/drain and damascence metal gate | |
| US7091068B1 (en) | Planarizing sacrificial oxide to improve gate critical dimension in semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A529 | Written submission of copy of amendment under article 34 pct |
Free format text: JAPANESE INTERMEDIATE CODE: A529 Effective date: 20051122 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070329 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070427 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100421 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20100902 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110223 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110520 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110527 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110623 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110630 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110725 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120215 |
|
| A524 | Written submission of copy of amendment under article 19 pct |
Free format text: JAPANESE INTERMEDIATE CODE: A524 Effective date: 20120615 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120627 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20120727 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130605 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130611 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130708 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130711 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130802 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130807 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131106 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5409997 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |