DE112004002107B4 - Verfahren zur Herstellung eines MOSFET mit selbstjustiertem Damaszener-Gate - Google Patents

Verfahren zur Herstellung eines MOSFET mit selbstjustiertem Damaszener-Gate Download PDF

Info

Publication number
DE112004002107B4
DE112004002107B4 DE112004002107T DE112004002107T DE112004002107B4 DE 112004002107 B4 DE112004002107 B4 DE 112004002107B4 DE 112004002107 T DE112004002107 T DE 112004002107T DE 112004002107 T DE112004002107 T DE 112004002107T DE 112004002107 B4 DE112004002107 B4 DE 112004002107B4
Authority
DE
Germany
Prior art keywords
gate
forming
damascene
mask
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112004002107T
Other languages
English (en)
Other versions
DE112004002107T5 (de
Inventor
Cyrus E. Santa Clare Tabery
Shibly S. San Jose Ahmed
Matthew Palo Alto Buynoski
Srikanteswara Dakshina-Murphy
Zoran Santa Clara Krivokapic
Haihong Milpitas Wang
Chih-Yuh San Jose Yang
Bin Cupertino Yu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of DE112004002107T5 publication Critical patent/DE112004002107T5/de
Application granted granted Critical
Publication of DE112004002107B4 publication Critical patent/DE112004002107B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Abstract

Verfahren zur Herstellung eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) (200) mit:
Bilden eines Stegs (310) auf einem Substrat;
Bilden einer Maske (320) auf dem Substrat durch Abscheiden von Damaszener-Material über dem Substrat;
Ätzen der Maske (320), um einen Kanalbereich (330) des MOSFET's (200) freizulegen;
Reduzieren einer Breite des Stegs (310) in dem Kanalbereich (330), wobei das Reduzieren der Breite des Stegs (310) Ätzen einer oder mehrerer Flächen des Stegs (310) unter Anwendung eines Fluor-(F)Plasmaprozesses oder einer Plasmachemie auf Wasserstoff/Brom-(HBr)Basis umfasst; und
Bilden eines Damaszener-Gates über dem Steg (310), wobei das Damaszener-Gate sich über beide Seiten des Stegs (310) hinaus erstreckt; und wobei der Schritt des Ausbildens des Damaszener-Gates das Abscheiden eines Gateelektrodenmaterials (520) über dem Steg (310) und der Maske (320) und das Entfernen desselben von der Maske (320) nach dem Abscheiden umfasst.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen Halbleiterbauelemente und betrifft insbesondere Metall-Oxid-Halbleiter-Feldeffekttransistor-(MOSFET) Bauelemente mit einem selbstjustierten Damaszener-Gate und dabei ein Verfahren zur Herstellung dieser Bauelemente.
  • Hintergrund der Erfindung
  • Die Verringerung von Bauelementeabmessungen ist ein wesentlicher Faktor, der die Verbesserung des Leistungsverhaltens integrierter Schaltungen und eine Reduzierung der Kosten für integrierte Schaltungen mit sich bringt. Auf Grund der Beschränkungen, die mit der Übergangstiefe von Source/Drain-(S/D)Gebieten und mit der begrenzten Gateoxiddicke verknüpft sind, ist die Größenreduzierung bestehender Vollsubstrat-MOSFET-Bauelemente unterhalb der 0,1 Mikrometer Prozessgeneration schwierig, wenn nicht nahezu unmöglich. Es ist daher sehr wahrscheinlich, dass neue Bauteilstrukturen und neue Materialien zur Verbesserung des FET-Verhaltens erforderlich sind.
  • Doppelgate-MOSFET's repräsentieren Bauelemente, die Kandidaten zur Ablösung bestehender planarer MOSFET's sind. In einem Doppelgate-MOSFET werden durch die Verwendung zweier Gates zur Steuerung des Kanals Kurzkanaleffekte deutlich unterdrückt. Ein Steg-FET bzw. FinFET ist eine Doppelgatestruktur, die einen in einem vertikalen Steg bzw. einer Finne ausgebildeten Kanal enthält. Trotzdem der FinFET eine Doppelgatestruktur ist, ist dieser hinsichtlich der Anordnung und der Herstellungsverfahren ähnlich zu bestehenden planaren MOSFET's. Der FinFET stellt auch einen Bereich aus Kanallängen, CMOS-Kompatibilität und eine große Packungsdichte im Vergleich zu anderen Doppelgatestrukturen bereit.
  • In der US 2002/0130 354 A1 wird ein Verfahren zur Ausbildung eines Zweifachgate-FETs mit dünnem Steg beschrieben. In diesem Verfahren wird polykristallines Siliziummaterial von einem zwischengefertigten Halbleiterbauteil entfernt, wodurch Gräben ausgebildet werden. Es wird ein Metall oder ein Metallsilizid zum Füllen und Einebnen der ausgebildeten Gräben vorgesehen, wodurch Gateelektroden gebildet werden.
  • Die US 6 350 696 B1 offenbart ein Abstandshalterätzverfahren, wobei während eines anisotropen Ätzvorgangs ein Teil einer Abstandshalterausgangsschicht belassen wird und die Abstandshalter in einem folgenden isotropen Ätzprozess ausgebildet werden.
  • Überblick über die Erfindung
  • In Ausführungsformen, die mit den Prinzipien der Erfindung konsistent sind, werden FinFET-Bauelemente bereitgestellt, die ein Damaszener-Gate aufweisen, das mit einer selbstjustierten Gatemaske hergestellt ist, und es werden Verfahren zur Herstellung dieser Bauelemente bereitgestellt.
  • In einem Aspekt gemäß den Prinzipien der Erfindung umfasst ein Verfahren zur Herstellung eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) das Bilden eines Stegs auf einem Substrat; Bilden einer Maske auf dem Substrat durch Abscheiden von Damaszener-Material über dem Substrat; Ätzen der Maske, um einen Kanalbereich des MOSFET's freizulegen; Reduzieren einer Breite des Stegs in dem Kanalbereich, wobei das Reduzieren der Breite des Stegs Ätzen einer oder mehrerer Flächen des Stegs unter Anwendung eines Fluor-(F)Plasmaprozesses oder einer Plasmachemie auf Wasserstoff/Brom-(HBr)Basis umfasst und Bilden eines Damaszener-Gates über dem Steg, wobei das Damaszener-Gate sich über beide Seiten des Stegs hinaus erstreckt; wobei der Schritt des Ausbildens des Damaszener-Gates das Abscheiden eines Gateelektrodenmaterials über dem Steg und der Maske und das Entfernen desselben von der Maske nach dem Abscheiden umfasst.
  • Kurze Beschreibung der Zeichnungen
  • Die begleitenden Zeichnungen, die hierin mit eingeschlossen sind und einen Teil dieser Anmeldung bilden, zeigen eine Ausführungsform der Erfindung und erläutern zusammen mit der Beschreibung die Erfindung. In den Zeichnungen zeigen:
  • 1 einen beispielhaften Prozess zur Herstellung eines MOSFET's gemäß einer Ausführungsform entsprechend den Prinzipien der Erfindung;
  • 2a bis 6c beispielhaft Draufsichten und Querschnittsansichten eines MOSFET's, der gemäß dem in 1 beschriebenen Ablauf hergestellt wird;
  • 7a bis 7c einen Prozess zur Herstellung von Abstandshaltern gemäß einer weiteren Ausführungsform entsprechend den Prinzipien der Erfindung zeigen;
  • 8a bis 8c einen beispielhaften Prozess zur Behebung von Seitenwandschäden des Stegs (310) zeigen; und
  • 9 einen beispielhaften Prozess zum Verbessern der Beweglichkeit in einem FinFET-Bauelement zeigt.
  • Detaillierte Beschreibung
  • Die folgende detaillierte Beschreibung von Ausführungsformen, die der vorliegenden Erfindung entsprechen, bezieht sich auf die begleitenden Zeichnungen. Es werden die gleichen Bezugszeichen in unterschiedlichen Zeichnungen verwendet, um die gleichen oder ähnliche Elemente zu benennen.
  • In Ausführungsformen, die mit den Prinzipien der Erfindung konsistent sind, werden FinFET-Bauelemente bereitgestellt, die ein selbstjustiertes Damaszener-Gate aufweisen, und es werden Verfahren zur Herstellung dieser Bauelemente bereitgestellt. Derartige FinFET-Bauelemente besitzen gewisse Vorteile. Beispielsweise weist nur der aktive Bereich des Stegs die minimale Kanallänge auf, wodurch der Source/Drain-Widerstand reduziert wird. Das Gate selbst ist ebenso selbstjustiert zu dem minimalen Kanalbereich, wodurch der parasitäre Source/Drain-Widerstand des Bauelements deutlich verringert wird. In herkömmlichen FinFET-Formen ist der schmale Kanal für gewöhnlich deutlich länger als die Gatelänge, um gewisse Überlagerungstoleranzen von Gate zu Steg zu berücksichtigen. Ferner wird die Gatestrukturierung auf einem ebenen Substrat ausgeführt (beispielsweise ein poliertes Damaszener-Material), wodurch eine verbesserte Lithographietoleranz erreicht wird, da die Fokustiefe moderner Lithographie-Verfahren tendenziell sehr gering ist. Auch können Schwankungen der kritischen Abmessungen auf Grund von Schwankungen der Lackdicke über ausgeprägter Topographie (d. h. CD-Variationen) vermieden werden, da die Lackschicht auf einer eingeebneten Oberfläche aufgebracht ist.
  • Beispielhafter MOSFET
  • 1 zeigt einen beispielhaften Prozess zur Herstellung eines MOSFET's gemäß einer Ausführungsform, die mit den Prinzipien der Erfindung konsistent ist. 2a bis 6c zeigen beispielhaft Draufsichten und Querschnittsansichten eines MOSFET's, der gemäß dem Verfahren hergestellt ist, wie es mit Bezug zu 1 beschrieben ist.
  • Es sei nun auf die 1 und 2a bis 2c verwiesen; der Prozess beginnt mit dem Halbleiterbauelement 200. Wie in der Querschnittsansicht in 2a und 2b gezeigt ist, umfasst das Halbleiterbauelement 200 eine Silizium-auf-Isolator-(SOI)Struktur, die ein Silizium-(Si)Substrat 210, eine vergrabene Oxidschicht 220 und eine Siliziumschicht 230 auf der vergrabenen Oxidschicht 220 aufweist. Die vergrabene Oxidschicht 220 und die Siliziumschicht 230 können auf dem Substrat 210 in konventioneller Weise ausgebildet sein. Die Dicke der vergrabenen Oxidschicht 220 kann beispielsweise von ungefähr 100 nm bis 1000 nm reichen. Die Dicke der Siliziumschicht 230 liegt beispielsweise im Bereich von ungefähr 40 nm bis 150 nm. Die Siliziumdicke kann so groß wie möglich sein, da eine größere Dicke zu einer größeren Breite des Bauelements führt (d. h. es kann ein größerer Strom entlang der Seitenwand des Stegs (310) fließen und damit auch ein höherer Treiberstrom (in einem MOSFET gilt I proportional W/L). Für gewöhnlich ist es schwierig, eine große Siliziumdicke in einer konventionellen FinFET-Vorgehensweise zu verwenden, da dies auch zu einer größeren Stufe im Gatelithographieschritt und geringeren Lithographietoleranzen führt.
  • Es ist zu beachten, dass die Siliziumschicht 230 zur Herstellung des Stegs verwendet wird. In alternativen Ausführungsformen weisen das Substrat 210 und die Schicht 230 andere Halbleitermaterialien, etwa Germanium, oder Kombinationen aus Halbleitermaterialien, etwa Silizium-Germanium auf. Die vergrabene Oxidschicht 220 kann Siliziumoxid oder andere Arten dielektrischer Materialien enthalten.
  • Siliziumnitrid oder eine andere Art an Material wird auf der Siliziumschicht 230 gebildet und dient als eine untenliegende antireflektierende Beschichtung (BARC) 240 für die nachfolgende Bearbeitung, wie dies in den 2a und 2b gezeigt ist. Die Dicke der BARC-Schicht 240 kann im Bereich von ungefähr 15 nm bis 35 nm liegen. Ein Photolack 250 oder dergleichen wird abgeschieden und strukturiert, um die Herstellung eines großen Steg-(310)Bereichs und der Source- und Drain-Gebiete (Schritt 110) zu ermöglichen, wie dies in den 2a bis 2c gezeigt ist. Der Photolack 250 kann bis zu einer Dicke im Bereich von ungefähr 100 nm bis 400 nm aufgebracht werden. 2c zeigt die Draufsicht des Halbleiterbauelements 200 der 2a und 2b. Der Querschnitt in 2a ist entlang der Linie X in 2c und der Querschnitt in 2b ist entlang der Linie Y in 2c genommen.
  • Die Siliziumschicht 230 kann geätzt werden, um einen Steg (310) 310 zu ätzen (Schritt 120), wie in den 3a und 3b gezeigt ist. Beispielsweise kann der Bereich der Siliziumschicht 230, der nicht unter dem Photolack 250 angeordnet ist, geätzt werden, wobei das Ätzen an der vergrabenen Oxidschicht 220 stoppt. Der Photolack 250 wird dann entfernt. Die Breite des Stegs (310) 310, wie dies in 3b gezeigt ist, kann von ungefähr 50 nm bis 80 nm reichen.
  • Es wird eine Damaszener-Maske in dem Bereich des Stegs (310) 310 gebildet (Schritt 130), wie in den 3a bis 3c gezeigt ist. Beispielsweise wird ein Damaszener-Material (320), etwa Siliziumoxid, Siliziumnitrid, SiCOH, etc. über dem Halbleiterbauelement 200 mit einer Dicke im Bereich von ungefähr 80 nm bis 220 nm abgeschieden (um den Steg (310) 310 und die BARC-Schicht 240 zu umschließen) und wird anschließend unter Anwendung bekannter Verfahren poliert, wie in den 3a und 3b gezeigt ist. Das Damaszener-Material 320 kann als eine BARC für die nachfolgende Bearbeitung dienen. Das Damaszener-Material 320 kann dann geätzt werden, wobei eine Gatemaske verwendet wird, um einen Kanalbereich 330 in der Gateöffnung freizulegen, wie in den 3a bis 3c gezeigt ist. Die Breite des Kanalbereichs 330, wie dies in 3c gezeigt ist, kann in einem Bereich von ungefähr 30 nm bis 50 nm liegen. Die zum Freilegen des Kanalbereichs 330 verwendete Gatemaske kann unter Anwendung modernster Lithographie- und Strukturierungstechniken, die dem Fachmann bekannt sind, geschaffen werden.
  • Die Breite des Stegs (310) 310 kann dann reduziert werden (Schritt 140), wie in den 4a bis 4c gezeigt ist. Es können ein oder mehrere Ätzverfahren angewendet werden, um den Steg (310) 310 in dem Kanalbereich 330 lateral zu ätzen. Beispielsweise kann eine thermische Oxidation von Silizium mit einem anschließenden Eintauchen in wässrige HF angewendet werden. Andere Ätzarten können alternativ eingesetzt werden. Beispielsweise kann Si in einem nachgeschalteten F-Plasma geätzt werden, wobei die chemische Selektivität der Si-Ätzung in F-Spezies über Oxid sehr hoch ist, oder es kann eine laterale Si-Ätzung in HBr-Chemien auf Plasmabasis eingesetzt werden.
  • Die Menge des abgetragenen Siliziums kann im Bereich von ungefähr 10 nm bis 20 nm pro Seite liegen, wie in 4b gezeigt ist. Die resultierende Breite des Stegs (310) 310 kann im Bereich von ungefähr 10 nm bis 40 nm liegen. Die BARC 240 kann in Ausführungsformen gemäß der vorliegenden Erfindung stehen bleiben, wie in 4b gezeigt ist. In anderen Ausführungsformen wird die BARC 240 entfernt. 4c zeigt eine Draufsicht des Halbleiterbauelements 200, nachdem der Steg (310) 310 in dem Kanalbereich 330 gedünnt ist.
  • Es wird dann ein Gate gebildet (Schritt 150), wie in den 5a bis 5c gezeigt ist. Beispielsweise kann ein Gatedielektrikumsmaterial 510 an den Seitenflächen des Stegs (310) 310 unter Anwendung bekannter Verfahren abgeschieden werden oder thermisch gewachsen werden, wie in 5b gezeigt ist. Das Gatedielektrikumsmaterial 510 kann konventionelle dielektrische Materialien umfassen, etwa ein Oxid (beispielsweise Siliziumdioxid), Siliziumoxinitrid, oder Materialien mit großer dielektrischer Konstante (großes ε), etwa HfO2. In anderen Ausführungsformen wird Siliziumnitrid oder andere Materialien verwendet, um das Gatedielektrikum zu bilden. Das Gatedielektrikumsmaterial 510 kann mit einer Dicke im Bereich von ungefähr 1 nm bis 2 nm gebildet werden.
  • Es wird dann ein Gateelektrodenmaterial 520 über dem Halbleiterbauelement 200 abgeschieden und poliert, wie in den 5a und 5b gezeigt ist. Das Gateelektrodenmaterial 520 kann poliert werden (beispielsweise mittels chemisch-mechanischen Polierens (CMP)), um Gatematerial über dem Damaszener-Material 320 zu entfernen, wie in den 5a und 5b gezeigt ist. Es können eine Reihe von Materialien für das Gateelektrodenmaterial 520 verwendet werden. Beispielsweise kann das Gateelektrodenmaterial 520 ein polykristallines Silizium oder andere Arten leitenden Materials, etwa Germanium oder Kombinationen aus Silizium und Germanium, oder Metalle, etwa W, WN, TaN, TiN, etc. umfassen. Das Gateelektrodenmaterial 520 kann mit einer Dicke im Bereich von ungefähr 70 nm bis 210 nm gebildet werden, wie in 5b gezeigt ist, was ungefähr gleich der Dicke des Damaszener-Materials 320 sein kann (wovon ein gewisses Anteil auf Grund des Polierens verloren geht). 5c zeigt eine Draufsicht des Halbleiterbauelements 200 nach der Herstellung der Gateelektrode 520.
  • Die gepunkteten Linien in 5c repräsentieren den gedünnten Bereich des Stegs (310) 310. Der Einfachheit halber ist die Gatedielektrikumsschicht 510 in 5c nicht gezeigt.
  • Es werden dann Source-, Drain- und Gate-Kontakte hergestellt (Schritt 160), wie in den 6a bis 6c gezeigt ist. Beispielsweise werden in einer Ausführungsform große Kontaktbereiche über dem Steg (310) 310 auf jeder Seite des Gates geöffnet, wie in 6a gezeigt ist. Source- und Drain-Kontaktbereiche 610 und 620 werden geöffnet, indem durch die Zusatzmenge an Damaszener-Material 320, die über dem Steg (310) 310 verblieben ist, geätzt wird, und indem auch die BARC 240 entfernt wird. Der Gatekontaktbereich 630 wird ebenso auf der Gateelektrode 520 gebildet. Es kann möglich sein, dass diese Kontaktbereiche 610 bis 630 größer sind als die tatsächlichen Abmessungen des Stegs (310) 310 und des Source/Drain.
  • Es kann dann eine Silizidierung, etwa eine CoSi2- oder NiSi-Silizidierung in diesen Öffnungen durchgeführt werden. Die CoSi2- oder NiSi-Silizidierung tritt nur dort auf, wo sich Polysilizium (d. h. das Gate) oder Silizium (d. h. Source/Drain) befindet und wo ein Steg-(310)Gebiet (breiter Steg) freigelegt ist. Das nicht-reagierte Kobalt oder Nickel (wo kein Silizium ist) kann weggeätzt werden, wie dies typischerweise in selbstjustierten Silizid-Verfahren gemäß aktueller industrieller Anwendungen ausgeführt wird.
  • In einer weiteren Ausführungsform wird das Damaszener-Material 320 und die BARC 240 von der Oberseite des Stegs (310) 310 und des Source/Drain entfernt. Anschließend wird ein Seitenwandabstandshalter an den Seiten des Gates und des Stegs (310) 310 gebildet. Anschließend kann ein Silizidmetall, etwa Kobalt oder Nickel abgeschieden werden, um ein selbstjustiertes Silizid in Bereichen zu bilden, in denen Silizium oder Polysilizium an der Oberseite freigelegt ist (d. h. auf dem Gate und dem freigelegten Steg-(310)Kanal).
  • Das resultierende Halbleiterbauelement 200 teilt daher ein selbstjustiertes Damaszener-Gate, das auf beiden Seiten des Stegs (310) 310 gebildet ist. Der Steg (310) 310 ist in dem Kanalbereich dünner, wie dies durch die gepunkteten Linien in 6c gezeigt ist.
  • Gemäß einer weiteren Ausführungsform entsprechend den Prinzipien der Erfindungen werden Abstandshalter für den Übergang des Damszener-Gate zur Herstellung einer kleineren Gatelänge gebildet. 7a bis 7c zeigen einen beispielhaften Prozess zur Herstellung von Abstandshaltern gemäß einer alternativen Ausführungsform gemäß der vorliegenden Erfindung. Wie in den 7a bis 7c gezeigt ist, wird eine Hartmaske 710 geöffnet (7a), Abstandshalter 720 werden gebildet (7b) und das Übertragen des Damaszener-Gates wird in der Öffnung (7c) ausgeführt. Die Herstellung des Abstandshalters innerhalb der Damaszener-Gate-Öffnung kann das Ausbilden kleiner Abstände (wie dies zuvor erwähnt ist) ermöglichen, um damit Bauelemente mit geringer Gatelänge herzustellen. Die Abstandshaltertechnik ermöglicht das Herstellen kleinerer Abstände, als dies durch eine photolithographische Größenreduzierung alleine möglich wäre.
  • In einer weiteren Ausführungsform werden Damaszener-Gate-Schrumpf-Verfahren eingesetzt, wie sie in der ebenfalls anhängigen Anmeldung vom gleichen Anmelder beschrieben sind mit dem Titel „FinFET-Gate-Herstellung unter Anwendung einer umgekehrten Schrumpfung und Oxidpolierung” (Anmelde-Nr. 10/459,589) (Aktenzeichen H1122), eingereicht am 12. Juni 2003, „FinFET-Gate-Herstellung unter Anwendung einer inversen Schrumpfung eines Platzhaltergates” (Anmelde-Nr. 10/320,536) (Aktenzeichen H1121), am 17. Dezember 2002 eingereicht, und „Ätzstoppschicht zum Ätzen eines FinFET-Gates über einer stark ausgeprägten Topographie” (Anmelde-Nr. 10/632,989) (Aktenzeichen H1172), am 4. August 2003 eingereicht, die hiermit durch Bezugnahme mit eingeschlossen sind.
  • In einer noch weiteren Ausführungsform kann eine Metallgateelektrode anstelle des zuvor beschriebenen Polysilizium-Damaszener-Prozesses verwendet werden.
  • Andere Ausführungsformen
  • Es besteht ein Bedarf im Stand der Technik, Schäden zu entfernen, die an den Seitenflächen (d. h. Seitenwänden) eines Stegs (310) während der Bearbeitung auftreten können. 8a bis 8c zeigen einen beispielhaften Prozessablauf zur Entfernung von Seitenwandschäden des Stegs (310). Ein Halbleiterbauelement 800 umfasst eine Steg-(310)Schicht 810 und eine Deckschicht 820, die auf einem Substrat 830 gebildet sind, wie in 8a gezeigt ist. Die Steg-(310)Schicht 810 umfasst ein Halbleitermaterial, etwa Silizium oder Germanium, oder Kombinationen aus Halbleitermaterialien. Die Deckschicht 820 kann beispielsweise ein Siliziumnitridmaterial oder eine andere Art an Material aufweisen, das in der Lage ist, die Steg-(310)Schicht 810 während des Fertigungsprozesses zu schützen.
  • Die Steg-(310)Schicht 810 und die Deckschicht 820 können unter Anwendung konventioneller Trockenätzverfahren geätzt werden, um den Steg (310) 840 zu bilden, wie in 8b gezeigt ist. Eine konventionelle Nassätztechnik kann dann angewendet werden, um Seitenwandschäden des Stegs (310) zu beseitigen, wie in 8c gezeigt ist. Während des Nassätzens kann die Breite des Stegs (310) 840 um ungefähr 2 nm bis 4 nm pro Seite reduziert werden. Das Nassätzen von Silizium kann ferner zu einem gewissen Verlust des vergrabenen Oxids führen, da es schwierig ist, wenn nassgeätzt wird, eine hohe Selektivität von Silizium zu Siliziumdioxid zu erreichen.
  • Ferner gibt es ein Bestreben in diesem Gebiet der Technik, die Beweglichkeit eines FinFET-Bauelements zu erhöhen. 9 zeigt einen beispielhaften Prozess zum Verbessern der Beweglichkeit eines FinFET-Bauelements. Ein Chipanhaftmaterial ist auf einem Gehäuse ausgebildet, wie in 9 gezeigt ist. Das Chipanhaftmaterial kann so gewählt sein, dass es eine Verspannung (Verformung) in dem FinFET-Kanal hervorruft. Es wird dann ein Chip an dem Chipanhaftmaterial angebracht, wie in 9 gezeigt ist. Eine Zugspannung, die in dem Silizium-FinFET-Kanal hervorgerufen wird, kann eine erhöhte Löcherbeweglichkeit hervorrufen, wodurch das PMOSF-FinFET-Verhalten deutlich verbessert werden kann. Das Chipanhaftmaterial und der Prozess können so gestaltet sein, dass die Restverspannung in der Siliziumschicht eine Zugspannung ist. Wenn beispielsweise das Gehäusematerial nicht so schnell schrumpft wie die Siliziumschicht nach dem „heißen” Chipanhaft/Löt/Lothöckerprozess, dann kann die Siliziumschicht in einer Zugverspannung bleiben, wenn sie auf tiefere Temperaturen abgekühlt wird.
  • Schlussfolgerung
  • In Ausführungsformen gemäß der vorliegenden Erfindung werden FinFET-Bauelemente bereitgestellt, die ein Damaszener-Gate enthalten, das mit einer selbstjustierten Gatemaske hergestellt ist, und es werden Verfahren zur Herstellung dieser Bauelement bereitgestellt. Diese FinFET-Bauelemente besitzen gewisse Vorteile. Beispielsweise besitzt nur der aktive Bereich des Stegs (310) die minimale Kanallänge, das Gate ist selbstjustiert zu dem minimalen Kanal und die Gate-Strukturierung wird auf einem ebenen Substrat ausgeführt (beispielsweise ein poliertes Damaszener-Material).
  • Die vorhergehende Beschreibung beispielhafter Ausführungsformen der vorliegenden Erfindung gibt eine Darstellung und eine Beschreibung an, beabsichtigt jedoch nicht, die Erfindung auf die genaue offenbarte Form einzuschränken. Modifizierungen und Variationen sind im Lichte der obigen Lehre möglich und können durch die Praktizierung der Erfindung gewonnen werden.
  • Beispielweise sind in den obigen Beschreibungen diverse spezielle Details dargelegt, etwa spezielle Materialien, Strukturen, Chemikalien, Prozesse, etc., um ein gründliches Verständnis der Ausführungsformen der vorliegenden Erfindung zu ermöglichen. Diese Ausführungsformen und andere Ausführungsformen können jedoch realisiert werden, ohne dass auf die speziell hierin dargelegten Details Bezug genommen wird. In anderen Fällen wurden gut bekannte Prozessstrukturen nicht detailliert hierin beschrieben, um den Kern der vorliegenden Erfindung nicht unnötig zu verdunkeln. Bei der Realisierung der vorliegenden Erfindung können konventionelle Abscheide-, Photolithographie- und Ätzverfahren eingesetzt werden, und somit sind Details derartiger Verfahren nicht detailliert hierin dargestellt.
  • Obwohl eine Reihe von Schritten mit Bezug zu 1 beschrieben ist, kann die Reihenfolge der Schritte in anderen Ausführungsformen der vorliegenden Erfindung variiert werden. Ferner können nicht abhängige Schritte parallel ausgeführt werden.
  • Es sollte kein Element, kein Schritt oder keine Anweisung, die in der Beschreibung der vorliegenden Anmeldung verwendet ist, als wesentlich oder essenziell für die Erfindung betrachtet werden, sofern dies nicht explizit dargestellt ist. Im hierin verwendeten Sinne soll der Artikel „ein” ein oder mehrere Elemente umschließen. Wenn lediglich ein Element beabsichtigt ist, wird der Begriff „ein einzelnes” oder ein ähnlicher Begriff verwendet. Der Schutzbereich der Erfindung ist durch die Ansprüche und ihre Äquivalente definiert.

Claims (6)

  1. Verfahren zur Herstellung eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET) (200) mit: Bilden eines Stegs (310) auf einem Substrat; Bilden einer Maske (320) auf dem Substrat durch Abscheiden von Damaszener-Material über dem Substrat; Ätzen der Maske (320), um einen Kanalbereich (330) des MOSFET's (200) freizulegen; Reduzieren einer Breite des Stegs (310) in dem Kanalbereich (330), wobei das Reduzieren der Breite des Stegs (310) Ätzen einer oder mehrerer Flächen des Stegs (310) unter Anwendung eines Fluor-(F)Plasmaprozesses oder einer Plasmachemie auf Wasserstoff/Brom-(HBr)Basis umfasst; und Bilden eines Damaszener-Gates über dem Steg (310), wobei das Damaszener-Gate sich über beide Seiten des Stegs (310) hinaus erstreckt; und wobei der Schritt des Ausbildens des Damaszener-Gates das Abscheiden eines Gateelektrodenmaterials (520) über dem Steg (310) und der Maske (320) und das Entfernen desselben von der Maske (320) nach dem Abscheiden umfasst.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Strukturieren eines Stegbereichs, eines Source-Bereichs und eines Drain-Bereichs.
  3. Verfahren nach Anspruch 2, das ferner umfasst: Bilden eines Silizidmaterials auf dem Substrat; und Bilden eines Gatekontakts, eines Source-Kontakts und eines Drain-Kontakts durch das Silizidmaterial.
  4. Verfahren nach Anspruch 1, wobei Bilden eines Damaszener-Gates umfasst: Ätzen des Damaszener-Materials, um einen Gate-Bereich zu bilden, Bilden eines Gatedielektrikums (510) auf Seitenflächen des Stegs (310), und Abscheiden von des Gateelektrodenmaterials (520), um zumindest teilweise den Gatebereich zu füllen.
  5. Verfahren nach Anspruch 1, wobei das Reduzieren einer Breite des Stegs (310) umfasst: Entfernen von ungefähr 10 nm bis 20 nm pro Seite von der Breite des Stegs (310).
  6. Verfahren nach Anspruch 1, das weiterhin umfasst Strukturieren eines Stegbereichs, eines Source-Gebiets und eines Drain-Gebiets auf einem Substrat; und Bilden von Kontakten (610 bis 630) zu dem Gate, dem Source-Gebiet und dem Drain-Gebiet.
DE112004002107T 2003-11-04 2004-10-08 Verfahren zur Herstellung eines MOSFET mit selbstjustiertem Damaszener-Gate Active DE112004002107B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/699,887 2003-11-04
US10/699,887 US7029958B2 (en) 2003-11-04 2003-11-04 Self aligned damascene gate
PCT/US2004/033251 WO2005048339A1 (en) 2003-11-04 2004-10-08 Self aligned damascene gate

Publications (2)

Publication Number Publication Date
DE112004002107T5 DE112004002107T5 (de) 2006-12-14
DE112004002107B4 true DE112004002107B4 (de) 2010-05-06

Family

ID=34573288

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112004002107T Active DE112004002107B4 (de) 2003-11-04 2004-10-08 Verfahren zur Herstellung eines MOSFET mit selbstjustiertem Damaszener-Gate

Country Status (8)

Country Link
US (1) US7029958B2 (de)
JP (1) JP2007511071A (de)
KR (1) KR101112046B1 (de)
CN (1) CN100524655C (de)
DE (1) DE112004002107B4 (de)
GB (1) GB2424517B (de)
TW (1) TWI376803B (de)
WO (1) WO2005048339A1 (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686231B1 (en) * 2002-12-06 2004-02-03 Advanced Micro Devices, Inc. Damascene gate process with sacrificial oxide in semiconductor devices
US7041542B2 (en) * 2004-01-12 2006-05-09 Advanced Micro Devices, Inc. Damascene tri-gate FinFET
WO2005074035A1 (ja) * 2004-01-30 2005-08-11 Nec Corporation 電界効果型トランジスタおよびその製造方法
KR100598099B1 (ko) * 2004-02-24 2006-07-07 삼성전자주식회사 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법
US7084018B1 (en) 2004-05-05 2006-08-01 Advanced Micro Devices, Inc. Sacrificial oxide for minimizing box undercut in damascene FinFET
US8259286B2 (en) * 2004-12-21 2012-09-04 Carnegie Mellon University Lithography and associated methods, devices, and systems
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
WO2007133775A2 (en) * 2006-05-15 2007-11-22 Carnegie Mellon University Integrated circuit, device, system, and method of fabrication
US7678648B2 (en) * 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
US8518767B2 (en) * 2007-02-28 2013-08-27 International Business Machines Corporation FinFET with reduced gate to fin overlay sensitivity
TW200847292A (en) * 2007-05-29 2008-12-01 Nanya Technology Corp Method of manufacturing a self-aligned FinFET device
US7902000B2 (en) * 2008-06-04 2011-03-08 International Business Machines Corporation MugFET with stub source and drain regions
JP5404812B2 (ja) * 2009-12-04 2014-02-05 株式会社東芝 半導体装置の製造方法
CN102129982A (zh) * 2010-12-29 2011-07-20 北京大学深圳研究生院 半导体精细图形及鳍形场效应管的fin体的制作方法
CN102956484B (zh) * 2011-08-22 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
TWI467577B (zh) * 2011-11-02 2015-01-01 Macronix Int Co Ltd 記憶體結構及其製造方法
US8569822B2 (en) * 2011-11-02 2013-10-29 Macronix International Co., Ltd. Memory structure
WO2013095550A1 (en) 2011-12-22 2013-06-27 Intel Corporation Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width
US20130200459A1 (en) * 2012-02-02 2013-08-08 International Business Machines Corporation Strained channel for depleted channel semiconductor devices
JP5624567B2 (ja) 2012-02-03 2014-11-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
CN103594342B (zh) * 2012-08-13 2016-03-16 中芯国际集成电路制造(上海)有限公司 形成鳍部的方法和形成鳍式场效应晶体管的方法
CN104465347A (zh) * 2013-09-24 2015-03-25 北大方正集团有限公司 多晶硅表面处理方法及系统
US9711645B2 (en) 2013-12-26 2017-07-18 International Business Machines Corporation Method and structure for multigate FinFET device epi-extension junction control by hydrogen treatment
TWI620234B (zh) * 2014-07-08 2018-04-01 聯華電子股份有限公司 一種製作半導體元件的方法
CN105762071B (zh) * 2014-12-17 2019-06-21 中国科学院微电子研究所 鳍式场效应晶体管及其鳍的制造方法
US10424664B2 (en) * 2016-12-14 2019-09-24 Globalfoundries Inc. Poly gate extension source to body contact

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350696B1 (en) * 2000-09-28 2002-02-26 Advanced Micro Devices, Inc. Spacer etch method for semiconductor device
US20020130354A1 (en) * 2001-03-13 2002-09-19 National Inst. Of Advanced Ind. Science And Tech. Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5007982A (en) * 1988-07-11 1991-04-16 North American Philips Corporation Reactive ion etching of silicon with hydrogen bromide
JP2969832B2 (ja) * 1990-07-09 1999-11-02 ソニー株式会社 Ｍｉｓ型半導体装置
JPH04303929A (ja) * 1991-01-29 1992-10-27 Micron Technol Inc シリコン基板をトレンチ・エッチングするための方法
US5757038A (en) 1995-11-06 1998-05-26 International Business Machines Corporation Self-aligned dual gate MOSFET with an ultranarrow channel
US5817550A (en) * 1996-03-05 1998-10-06 Regents Of The University Of California Method for formation of thin film transistors on plastic substrates
JP3695184B2 (ja) * 1998-12-03 2005-09-14 松下電器産業株式会社 プラズマエッチング装置およびプラズマエッチング方法
US6329124B1 (en) * 1999-05-26 2001-12-11 Advanced Micro Devices Method to produce high density memory cells and small spaces by using nitride spacer
JP2002025916A (ja) * 2000-07-11 2002-01-25 Toyota Central Res & Dev Lab Inc ヘテロ構造基板およびその製造方法
US7163864B1 (en) 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US6472258B1 (en) 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6300182B1 (en) 2000-12-11 2001-10-09 Advanced Micro Devices, Inc. Field effect transistor having dual gates with asymmetrical doping for reduced threshold voltage
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
JP3543117B2 (ja) * 2001-03-13 2004-07-14 独立行政法人産業技術総合研究所 二重ゲート電界効果トランジスタ
JP3488916B2 (ja) * 2001-03-13 2004-01-19 独立行政法人産業技術総合研究所 半導体装置の製造方法
US6514849B1 (en) * 2001-04-02 2003-02-04 Advanced Micro Devices, Inc. Method of forming smaller contact size using a spacer hard mask
US6458662B1 (en) 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
KR100431489B1 (ko) * 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US6770516B2 (en) * 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6709982B1 (en) * 2002-11-26 2004-03-23 Advanced Micro Devices, Inc. Double spacer FinFET formation
US6645797B1 (en) * 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer
US6864164B1 (en) * 2002-12-17 2005-03-08 Advanced Micro Devices, Inc. Finfet gate formation using reverse trim of dummy gate
US6762483B1 (en) * 2003-01-23 2004-07-13 Advanced Micro Devices, Inc. Narrow fin FinFET
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US6903967B2 (en) * 2003-05-22 2005-06-07 Freescale Semiconductor, Inc. Memory with charge storage locations and adjacent gate structures
US6855582B1 (en) * 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. FinFET gate formation using reverse trim and oxide polish
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US6787476B1 (en) * 2003-08-04 2004-09-07 Advanced Micro Devices, Inc. Etch stop layer for etching FinFET gate over a large topography

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350696B1 (en) * 2000-09-28 2002-02-26 Advanced Micro Devices, Inc. Spacer etch method for semiconductor device
US20020130354A1 (en) * 2001-03-13 2002-09-19 National Inst. Of Advanced Ind. Science And Tech. Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same

Also Published As

Publication number Publication date
CN100524655C (zh) 2009-08-05
TWI376803B (en) 2012-11-11
US20050104091A1 (en) 2005-05-19
DE112004002107T5 (de) 2006-12-14
US7029958B2 (en) 2006-04-18
GB0610759D0 (en) 2006-07-12
KR20060108629A (ko) 2006-10-18
TW200524159A (en) 2005-07-16
GB2424517B (en) 2007-07-11
JP2007511071A (ja) 2007-04-26
KR101112046B1 (ko) 2012-02-27
CN1883041A (zh) 2006-12-20
GB2424517A (en) 2006-09-27
WO2005048339A1 (en) 2005-05-26

Similar Documents

Publication Publication Date Title
DE112004002107B4 (de) Verfahren zur Herstellung eines MOSFET mit selbstjustiertem Damaszener-Gate
DE112004000578B4 (de) Verfahren zur Herstellung eines Gates in einem FinFET-Bauelement und Dünnen eines Stegs in einem Kanalgebiet des FinFET-Bauelements
DE102015106700B4 (de) Halbleiterstruktur mit erweiterter Gatestruktur und Ausbildungsverfahren dafür
DE10393565B4 (de) Verfahren zur Herstellung eines Halbleiterelements mit einer U-förmigen Gate-Struktur
DE102016218697B4 (de) Dreidimensionaler Transistor, Halbleiterstruktur und Verfahren
DE10393687B4 (de) Doppelgatehalbleiterbauelement mit separaten Gates und Verfahren zur Herstellung des Doppelgatehalbleiterbauelements
DE102008025708B4 (de) Kontaktstrukturen für FinFET-Bauelement und Verfahren zur Herstellung
DE102015105996B4 (de) Verfahren zum ausbilden von einem fin-feldeffekttransistor-bauelement (finfet-bauelement) mit einer regulierten kritischen ende-zu-ende-abmessung
DE112005000394B4 (de) Halbleiterbauelement mit Mehrgatestruktur und Verfahren zu seiner Herstellung
DE102008059500B4 (de) Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
DE112004002633B4 (de) Verfahren zur Herstellung eines Steg-Feldeffekttransistors
DE112006000241T5 (de) Graben-Gateelektrode für FinFET-Anordnung
DE112006002952B4 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit Spacern
DE102015100165A1 (de) Verfahren und struktur für finfet-isolierung
DE102017117942A1 (de) Multi-Gate-Vorrichtung und Herstellungsverfahren dafür
DE102008059646B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements als Mehr-Gatetransistor mit Stegen mit einer Länge, die durch die Gateelektrode definiert ist und Halbleiterbauelement
DE102010064288B4 (de) Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten
DE112004000586T5 (de) Verfahren zur Herstellung von Strukturen in FinFET-Bauelementen
DE112004001442T5 (de) Variieren der Ladungsträgerbeweglichkeit in Halb-Leiterbauelementen, um Gesamtentwurfsziele zu erreichen
DE112004002640B4 (de) Verfahren zur Herstellung eines Stegfeldeffekttransistors, insb. eines Damaszener-Tri-Gate-FinFETs
DE102020120265A1 (de) Bilden von Isolationsregionen zum Trennen von Finnen und Gate-Stapeln
DE102019119807B4 (de) Herstellungsverfahren für ein halbleiter-bauelement und ein halbleiter-bauelement
DE10241397B4 (de) Verfahren zur Herstellung eines Halbleiterelements mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind
DE102019206975B4 (de) FinFET-Vorrichtung und Verfahren zur Herstellung
DE102017126027B4 (de) Metallgatestruktur und Verfahren

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law

Ref document number: 112004002107

Country of ref document: DE

Date of ref document: 20061214

Kind code of ref document: P

8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

8328 Change in the person/name/address of the agent

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER,

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE