DE10241397B4

DE10241397B4 - Verfahren zur Herstellung eines Halbleiterelements mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind

Info

Publication number: DE10241397B4
Application number: DE10241397A
Authority: DE
Inventors: Karsten Wiezcorek; Manfred Horstmann; Rolf Stephan
Original assignee: Advanced Micro Devices Inc
Current assignee: GlobalFoundries Inc
Priority date: 2002-09-06
Filing date: 2002-09-06
Publication date: 2009-08-27
Anticipated expiration: 2022-09-07
Also published as: US7148145B2; DE10241397A1; US20040048472A1

Abstract

Verfahren zur Herstellung zumindest einer Halbleiterstruktur auf einem Substrat, wobei das Verfahren umfasst:
Bilden zumindest einer ersten Struktur aus einem halbleitenden Material über dem Substrat, wobei die zumindest eine erste Struktur Seitenwände und eine obere Fläche aufweist;
Bilden einer dielektrischen Schicht auf dem Substrat benachbart zu einem Bereich der Seitenwände, wobei die dielektrische Schicht weniger als die Gesamtheit der Seitenwände bedeckt und einen freigelegten Bereich der Seitenwände der zumindest einen ersten Struktur definiert, wobei Bilden der dielektrischen Schicht umfasst:
ganzflächiges Abscheiden eines dielektrischen Materials, um die Seitenwände in ihrer Gesamtheit und die obere Fläche der zumindest einen ersten Struktur zu bedecken;
Polieren des dielektrischen Materials; und
teilweise Entfernen des verbleibenden dielektrischen Materials durch anisotropes Ätzen, um einen Bereich der Seitenwände der zumindest einen ersten Struktur freizulegen;
selektives epitaxiales Wachsen einer Schicht aus einem halbleitenden Material zumindest auf der oberen Fläche und dem freigelegten Bereich...

Description

Gebiet der vorliegenden Erfindung
Die vorliegende Erfindung betrifft das Gebiet der Herstellung integrierter Schaltungen und betrifft insbesondere ein Halbleiterelement, etwa einen Feldeffekttransistor, mit einer Gate-Elektrodenstruktur mit einer darauf gebildeten Metallsilicidschicht.
Beschreibung des Stands der Technik
Im Allgemeinen weist ein Feldeffekttransistor auf Siliciumbasis stark dotierte Siliciumgebiete auf, die auch als Drain- und Source-Gebiete bezeichnet werden, die in einem leicht und invers dotiertem Siliciumgebiet einem sogenannten n-Potentialtopf oder p-Potentialtopf, abhängig von der Art des Transistors, eingebettet sind. Die Drain- und die Source-Gebiete sind voneinander durch ein dazwischen liegendes Kanalgebiet getrennt, wobei sich ein leitender Kanal zwischen den Drain- und Source-Gebieten in dem Kanalgebiet beim Anlegen einer geeigneten Spannung an eine Gate-Elektrode, die für gewöhnlich über dem Kanalgebiet gebildet und davon durch eine Gate-Isolationsschicht getrennt ist, die häufig als Gate-Oxidschicht vorgesehen ist, bildet.
Somit weist in den gebräuchlichsten Feldeffekttransistoren die Gate-Elektrodenstruktur im Wesentlichen die über der Gate-Isolationsschicht gebildete Gate-Elektrode auf, wobei Polysilicium häufig als das Material zur Herstellung der Gate-Elektrode aus diversen Gründen gewählt wird.
Beispielsweise zeigt Polysilicium eine hohe Kompatibilität mit nachfolgenden Hochtemperaturprozessen, die bei der Vollendung der Herstellung des integrierten Schaltungselements ausgeführt werden. Ferner ist die Polysiliciumgrenzfläche zu dem thermischen Siliciumdioxid (SiO₂) gut verstanden und elektrisch stabil. Ferner ist Polysilicium zuverlässiger als beispielsweise Aluminium-Gate-Materialien und kann in konformer Weise über einer stufenartigen Topografie abgeschieden werden.
Es ergeben sich jedoch Probleme, wenn Polysilicium als ein Gate-Elektrodenmaterial verwendet wird aufgrund des höheren elektrischen Widerstands im Vergleich zu Metallen, wie etwa Aluminium. Selbst bei den höchsten praktischen Dotierkonzentrationen zeigt eine 0,5 μm dicke Polysiliciumschicht einen Schichtwiderstand von ungefähr 20 Ω/⎕ im Vergleich zu 0,05Ω/⎕, die eine 0,5 μm dicke Aluminiumschicht aufweist. Die resultierenden hohen Werte des Verbindungsleitungswiderstands können daher zu relativ großen RC-Zeitkonstanten (d. h. großen Ausbreitungsverzögerungen) und Gleichspannungsschwankungen innerhalb von VLSI-(hohe Integrationsdichte)Schaltungen führen.
Um diesen Nachteil zu überwinden, wurden diverse Lösungen vorgeschlagen und entwickelt. Unter diesen Lösungsmöglichkeiten hat sich die Herstellung von Metallsiliciden auf der Oberseite der Polysilicium-Gate-Struktur als die zuverlässigste zum Erreichen kleinster Widerstandswerte erwiesen.
Ein typisches bekanntes Verfahren zur Herstellung von Metallsiliciden auf Silicium enthaltenden Gebieten, etwa der Gate-Elektrode eines MOS-Transistors, wird im Folgenden mit Bezug zu den 1a bis 1d beschrieben.
1a zeigt schematisch einen MOS-Transistor 100, der auf einem Substrat 1, etwa einer Siliciumscheibe, herzustellen ist. Isolationsstrukturen 2 definieren ein aktives Gebiet des Transistors 100. Ferner bezeichnet Bezugszeichen 3 eine Polysilicium-Gate-Elektrode des MOS-Transistors 100. Referenzzeichen 4 bezeichnet Oxid-Seitenwandabstandselemente, die an den Seitenwänden der Polysilicium-Gate-Elektrode 3 gebildet sind. Bezugszeichen 6 benennt eine Gate-Isolationsschicht und Bezugszeichen 5 bezieht sich auf Source- und Drain-Gebiete des MOS-Transistors 100.
1a zeigt den MOS-Transistor 100 mit einer hochschmelzenden Metallschicht 7, die darauf abgeschieden ist.
In 1b bezeichnet Bezugszeichen 8 die Metallsilicidschichten, die auf der Polysilicium-Gate-Elektrode 3 und den Source- und Drain-Gebieten 5 gebildet sind.
Beginnend mit dem MOS-Transistor, wie er in 1a dargestellt ist, wird in einem ersten Schritt die hochschmelzende Metallschicht 7 auf dem MOS-Transistor 100 abge schieden, wie dies in 1b gezeigt ist. Für gewöhnlich wird Ti (Titan) oder Co (Kobalt) als ein Metall zur Herstellung der Metallschicht 7 verwendet und typischerweise wird eine PVD (physikalische Dampfabscheidung) z. B. ein Sputter-Prozess, zum Abscheiden der hochschmelzenden Metallschicht 7 ausgeführt.
Wenn die hochschmelzende Metallschicht 7 abgeschieden ist, wird ein Wärmebehandlungsschritt bei niedriger Temperatur (ungefähr 450 bis 650°C für Co bzw. Ti) ausgeführt, um eine Reaktion des Metalls mit Silicium (Si) auf den Source- und Drain-Gebieten 5 und der Polysilicium-Gate-Elektrode 3 zu bewirken. Während der Wärmebehandlung findet eine Diffusion von Polysilicium und Metall an der Polysilicium/Metallgrenzfläche an der Oberseite der Polysilicium-Gate-Elektrode 3 sowie auf den Source- und Drain-Gebieten 5 statt. Als Folge davon werden die Metallsilicidschichten 8 gebildet, wie dies in 1c gezeigt ist, wobei die hochschmelzende Metallschicht 7 zumindest teilweise aufgebraucht wird.
In einem anschließenden Schritt, wie dies in 1d dargestellt ist, wird das nicht reagierte Metall selektiv mit einem selektiven Nassätzschritt entfernt, wodurch die Metallsilicidschichten 8 auf der Oberseite der Silicium-Gate-Elektrode 3 und dem Source- und Drain-Gebieten 5 bestehen bleiben.
Ferner wird üblicherweise eine weitere Wärmebehandlung (in den Figuren nicht dargestellt) bei einer höheren Temperatur als in der vorhergehenden Wärmebehandlung ausgeführt, um die Metallsilicidschichten 8 in eine stabilere Phase umzuwandeln, die einen geringeren Widerstand als die während der vorhergehenden Niedertemperatur-Wärmebehandlung gebildeten Metallsilicidschichten aufweist. Wenn beispielsweise Kobalt verwendet wird, wird zunächst während der ersten Wärmebehandlung ein Kobalt-Monosilicid gebildet, das anschließend in ein Kobalt-Disilicid umgewandelt wird.
Da die letztlich erhaltenen Metallsilicidschichten 8 einen Schichtwiderstand aufweisen, der deutlich kleiner im Vergleich zum Schichtwiderstand von Polysilicium ist, wird der Gesamtwiderstand der Gate-Elektrode 3 mit der Metallsilicidschicht 8 verringert.
Das zuvor beschriebene konventionelle Verfahren erreicht zufriedenstellende Ergebnisse für Bauteile mit minimaler Strukturgröße von 0,5 μm und darüber.
Das zuvor beschriebene Verfahren ist jedoch nicht vollständig geeignet, um den Anstieg des Polysilicium-Schichtwiderstands zu kompensieren, der im Fall von Elementen Abmessungen mit deutlich unterhalb einem Mikrometer, d. h. mit Strukturgrößen gleich oder kleiner als 0,25 μm auftritt.
Die Gründe dafür sind wie folgt. Allgemein gilt, das Reduzieren der Transistorgröße, d. h. der Kanallänge, d. h. in den 1a bis 1d der horizontale Abstand zwischen den Source- und Drain-Gebieten 5, erfordert ein Reduzieren der Dicke der Gate-Isolationsschicht 6 und erfordert ferner flachere Source- und Drain-Gebiete, die wiederum die erreichbare Dicke der Metallsilicide 8 beschränken. Da die Metallsilicidschicht 8 für die Gate-Elektrode 3 gleichzeitig mit den Metallsilicidschichten 8 der Drain- und Source-Gebiete 5 gebildet wird, ist somit die Dicke und damit die Verringerung des Widerstands der Gate-Silicide ebenfalls eingeschränkt.
Da die Querschnittsabmessungen der Polysilicium-Gate-Elektrode 3 aufgrund der ständigen Miniaturisierung der Bauteile abnimmt, steigt der Widerstand der Polysiliciumbereiche der Gate-Strukturen an und stellt den wesentlichen Beitrag an dem Widerstand der Polysilicium-Gate-Elektrode 3 dar. Der endgültige Gesamtwiderstand der Gate-Elektroden ist daher nur unwesentlich durch die Silicidschicht beeinflusst und entspricht praktisch dem Widerstand des Polysiliciumbereichs der Gate-Struktur.
Da das Bestreben für eine zunehmende Miniaturisierung der Bauteile, die auf einem Substrat herstellbar sind, in Zukunft andauern wird, ergibt sich dadurch, dass die Herstellung von Metallsilicidschichten auf der Oberseite von Polysilicium-Gate-Linien gemäß den bekannten Verfahren es äußerst schwierig machen, Gate-Strukturen zu realisieren, die Widerstände entsprechend dem geforderten elektrischen Leistungsverhalten zeigen.
Die Patentanmeldung EP 0 991 113 A2 offenbart einen Herstellungsprozess für selbstausrichtende, T-förmige Gateelektroden mit reduziertem elektrischen Widerstand. Die Gateelektrode wird in einem Graben gebildet, der einen T-förmigen Querschnitt aufweist. Wegen des breiten oberen Bereichs der Gateelektrode kann Titansilizid als Silizidmaterial verwendet werden kann.
Die Patentschrift US 5 998 285 A offenbart einen Prozess zur Herstellung von MOSFET's im unteren Sub-Mikrometerbereich mit einer selbstausrichtenden, T-förmigen Gateelektrode. Dabei wird ein erster Polysiliziumbereich in einem Graben einer BPSG-Schicht gebildet. Nach einem CMP-Prozess, in dem die Oberfläche der entstehenden Struktur planarisiert wird, wird in einem selektiven CVD-Prozess eine zweite Polysiliziumschicht auf der oberen Fläche des ersten Polysiliziumbereichs abgeschieden, um die T-förmige Gateelektrode zu bilden.
Die Patentschrift US 6 284 613 B1 offenbart ein Verfahren zum Bilden von T-Gates zum Verbessern der Silizidierung. Eine Gateschicht wird auf einem Substrat abgeschieden, das eine dielektrische Schicht mit Gräben aufweist, so dass die Gateschicht die Gräben füllt und das gesamte Substrat bedeckt. Die Gateschicht wird anschließend so strukturiert, dass die strukturierte Deckschicht zusammen mit den gefüllten Grabenbereichen T-förmige Gateelektroden bildet. Die Gateschicht kann Polysilizium und Silizide, wie Wolframsilizid, Titansilizid oder Kobaltsilizid, aufweisen.
Die Druckschrift D. Widmann, H. Mader, H. Friedrich; Technologie hochintegrierter Schaltungen; Springer, 2. Auflage; 1996; Seite 14 beschreibt ein CVD-Siliziumepitaxieverfahren.
Es ist deshalb die Aufgabe der vorliegenden Erfindung, eine verbesserte Technik bereit zu stellen, die eines oder mehrere der zuvor bezeichneten Probleme lösen oder zumindest reduzieren kann und besser in den herkömmlichen Halbleiterherstellungsprozess integrierbar ist.
Die Aufgabe der vorliegenden Erfindung wird durch die Verfahren gemäß den Ansprüchen 1 und 22 gelöst.
Überblick über die Erfindung
Gemäß einer Ausführungsform betrifft die vorliegende Erfindung ein Verfahren zur Herstellung wenigstens eines Strukturelements auf einem Substrat, wobei zumindest ein anfängliches Strukturelement aus einem halbleitenden Material über dem Substrat gebildet wird, und wobei das zumindest eine anfängliche Strukturelement Seitenwände und eine obere Fläche aufweist. Das Verfahren umfasst ferner das Bilden einer dielektrischen Schicht auf dem Substrat, benachbart zu einem Bereich der Seitenwände, wobei die dielektrische Schicht weniger als die Gesamtheit der Seitenwände bedeckt und einen freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements definiert, und das Bilden einer Schicht aus halbleitendem Material auf zumindest der oberen Fläche und dem freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements, um mindestens ein Zwischenstrukturelement aus einem halbleitenden Material mit einem oberen Bereich, der sich über die Seitenwände dese anfänglichen Strukturelements hinaus erstreckt und einen Bereich der dielektrischen Schicht benachbart zu den Seitenwänden bedeckt, zu bilden. Schließlich umfasst das Verfahren das Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich des zumindest einen Zwischenstrukturelements bedeckt ist.
Gemäß einer weiteren Ausführungsform betrifft die vorliegende Erfindung ein Verfahren zur Herstellung mindestens eines leitenden, Silicium enthaltenden Strukturelements auf einem Substrat, wobei das Verfahren umfasst: Bilden zumindest eines anfänglichen Silicium enthaltenden Strukturelements über dem Substrat, wobei das zumindest eine anfängliche Strukturelement Seitenwände und eine obere Fläche aufweist und eine dielektrische Schicht auf dem Substrat benachbart zu einem Bereich der Seitenwände bildet, wobei die dielektrische Schicht weniger als die Gesamtheit der Seitenwände bedeckt und einen freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements definiert. Das Verfahren umfasst ferner das Bilden einer Silicium enthaltenden Schicht auf zumindest der oberen Fläche und dem freigelegten Bereich der Seitenwände des zumindest einen anfänglichen Strukturelements, um mindestens ein Silicium enthaltendes Zwischenstrukturelement mit einem oberen Bereich, der sich seitlich über die Seitenwände des anfänglichen Strukturelements hinaus erstreckt und einen Bereich der dielektrischen Schicht benachbart zu den Seitenwänden bedeckt, zu bilden. Ferner umfasst das Verfahren das Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich des zumindest einen Zwischenstrukturelements bedeckt ist, und das Bilden einer Metallsilicidschicht auf dem oberen Bereich des zumindest einen Zwischenstrukturelements.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Herstellen der Gate-Elektrode zumindest eines Feldeffekttransistors, der auf einem Substrat zu bilden ist, bereit gestellt, wobei das Verfahren umfasst: Bilden zumindest einer anfänglichen Polysiliciumlinie über einem aktiven Gebiet des zumindest einen Transistors und Bilden einer dielektrischen Schicht auf dem unteren Bereich der Seitenwände der zumindest einen anfänglichen Polysiliciumlinie durch Abscheiden einer Schicht aus dielektrischem Material auf der oberen Fläche und den Seitenwänden der zumindest einen anfänglichen Polysiliciumlinie, und teilweises Entfernen des dielektrischen Materials, um die obere Fläche und den oberen Bereich der Seitenwände der zumindest einen anfänglichen Polysiliciumlinie freizulegen. Ferner umfasst das Verfahren das Bilden einer Polysiliciumschicht auf zumindest der oberen Fläche und dem freigelegten Bereich der Seitenwände der zumindest einen Polysiliciumlinie, um zumindest eine Polysiliciumzwischenlinie mit einem oberen Bereich, der sich über die anfängliche Polysiliciumlinie hinaus erstreckt und einen Teil der dielektrischen Schicht bedeckt, zu definieren, und Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich der zumindest einen Polysiliciumzwischenlinie bedeckt ist, um dielektrische in-situ-Seitenwandabstandselemente der Gate-Elektrode zu bilden. Schließlich umfasst das Verfahren das Bilden zumindest einer Metallsilicidschicht auf zumindest dem oberen Bereich der mindestens einen Polysiliciumzwischenlinie.
In einer noch weiteren Ausführungsform der vorliegenden Erfindung wird ein Feldeffekttransistor bereit gestellt mit mindestens einer Silicium enthaltenden Gate-Elektrode mit einem oberen Bereich und einem unteren Bereich, wobei sich der obere Bereich über den unteren Bereich hinaus erstreckt. Ferner umfasst der Feldeffekttransistor dielektrische Seitenwandabstandselemente, die von dem oberen Bereich der zumindest einen Gate-Elektrode bedeckt sind, und eine Metallsilicidschicht, die zumindest die obere Fläche des oberen Bereichs bedeckt.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen identische oder entsprechende Teile durch die gleichen Bezugszeichen gekennzeichnet sind.
1a bis 1d repräsentieren eine typische Prozesssequenz eines konventionellen Verfahrens zur Herstellung von Metallsiliciden;
2a bis 2f zeigen eine Prozesssequenz zur Herstellung von Gate-Strukturen gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung; und
3a bis 3d stellen ein Beispiel zur Modifizierung der in den 2a bis 2f dargestellten Prozesssequenz gemäß einer weiteren Ausführungsform der vorliegenden Erfindung dar.
Detaillierte Beschreibung der Erfindung
Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschrieben anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
Die vorliegende Erfindung ist von besonderem Vorteil, wenn diese zur Herstellung von Gate-Strukturen von MOS-Transistoren verwendet wird. Aus diesem Grund wird im Fol genden auf Beispiele verwiesen, in denen entsprechende Ausführungsformen der vorliegenden Erfindung auf die Herstellung von Gate-Strukturen eines MOS-Transistors abzielen. Es sollte jedoch beachtet werden, dass die vorliegende Erfindung nicht auf die Herstellung von Gate-Strukturen von MOS-Transistoren eingeschränkt ist, sondern dass diese in jeder anderen Situation, in der die Verwirklichung von halbleitenden Linien mit geringem Schichtwiderstand erforderlich ist, angewendet werden kann. Die vorliegende Erfindung ist daher ebenso auf diese halbleitenden Leitungen bzw. Linien anwendbar, und die in den folgenden anschaulichen Ausführungsformen beschriebenen Gate-Strukturen sollen eine beliebige halbleitende Linie darstellen, unabhängig von der kristallinen Struktur und dem Grad und der Art der Dotierung.
Mit Bezug zu den 2a bis 2f werden nun anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben.
In 2a bezeichnet Bezugszeichen 1 ein Substrat, beispielsweise eine Siliciumscheibe, eines herzustellenden MOS-Transistors 200. Bezugszeichen 2 kennzeichnet Isolationsstrukturen, die ein aktives Gebiet definieren. Die Isolationsstrukturen 2 sind als Flachgrabenisolations-(STI)Strukturen vorgesehen. Es können jedoch andere Isolationsstrukturen, z. B. LOGOS-Strukturen (lokale Oxidation von Silicium) anstelle der STI-Strukturen verwendet werden. Die Isolationsstrukturen 2 weisen im Wesentlichen ein isolierendes Material, etwa Siliciumdioxid, Siliciumnitrid oder dergleichen auf. Bezugszeichen 3 bezeichnet eine Polysilicium-Gate-Elektrode (im Folgenden wird diese auch als Polysilicium-Gate-Linie bezeichnet), die auf einer Gate-Isolationsschicht 6, die auf dem aktiven Gebiet des Substrats 1 gebildet ist, angeordnet ist.
In 2b benennt Bezugszeichen 9 eine dielektrische Schicht, die auf dem Substrat 1 gebildet ist.
In 2c ist die dielektrische Schicht 9 teilweise entfernt, um eine Schicht 9' zu bilden.
In 2d bezeichnet Bezugszeichen 3' eine Polysiliciumdeckschicht, die auf der Polysiliciumlinie 3 gebildet ist.
In 2e bezeichnet Bezugszeichen 3'' eine Polysiliciumlinie mit einem oberen Bereich 3u, der sich über die Seitenwände 3m hinaus erstreckt. Ferner bezeichnet Bezugszeichen 4 in-situ-Seitenwandabstandselemente, die an den Seitenwänden 3m der Polysiliciumlinie 3'' gebildet sind.
Ein typischer Prozessablauf zur Herstellung des MOS-Transistors 200 gemäß anschaulichen Ausführungsformen der vorliegenden Erfindung kann die folgenden Schritte aufweisen.
Beginnend von 2a wird die Schicht 9 aus dielektrischem Material auf dem Substrat 1 (2b) gebildet. Beispielsweise kann eine Schicht aus Siliciumoxid gemäß einem chemischen Dampfabscheideverfahren mit geringem Druck (LPCVD) abgeschieden werden.
Alternativ kann eine Schicht aus Siliciumnitrid oder einem anderen dielektrischen Material auf dem Substrat 1 gemäß einem beliebigen bekannten Verfahren gebildet werden. Die Schicht 9 wird ganzflächig mit einer Dicke abgeschieden, die die Höhe der Polysiliciumlinie 3 übersteigt, so dass die Polysiliciumlinie 3 vollständig von der dielektrischen Schicht 9 bedeckt ist.
Anschließend wird die dielektrische Schicht teilweise entfernt, wie dies in 2c dargestellt ist. Dieser Schritt zielt darauf ab, eine obere Fläche 10 und zumindest teilweise obere Bereiche 11 der Seitenwände der Polysiliciumlinie 3 freizulegen. Dazu wird ein erster Polierschritt, beispielsweise ein chemisch mechanischer Polierschritt, ausgeführt bis die obere Fläche 10 der Polysiliciumlinie 3 freigelegt ist. Anschließend wird die dielektrische Schicht 9 anisotrop zurückgeätzt, um zumindest den Bereich 11 der Seitenwände der Polysiliciumlinien 3 zuverlässig freizulegen, wodurch die dielektrische Schicht 9' gebildet wird. Somit werden die obere Fläche 10 der Polysiliciumlinie 3 und zumindest die oberen Bereiche 11 der Seitenwände der Polysiliciumlinie 3 im Wesentlichen vollständig freigelegt.
Wie in 2d gezeigt ist, wird die Polysiliciumdeckschicht 3' auf der Polysiliciumlinie 3 beispielsweise durch einen selektiven epitaxialen Wachstumsprozess gebildet.
Da die obere Fläche 10 der Polysiliciumlinie 3 und zumindest der obere Bereich 11 der Seitenwände der Polysiliciumlinie 3 im Wesentlichen vollständig freigelegt sind, läuft das Wachsen des Polysiliciums sowohl in vertikaler als auch in seitlicher Richtung ab, d. h. an der oberen Fläche 10 und an dem freigelegten Bereich 11 der Seitenwände der Polysiliciumlinie 3, um die Deckschicht 3' zu bilden, die die obere Fläche 10 und den freigelegten Bereich 11 der Seitenwände der Polysiliciumlinie bedeckt.
Wenn die Polysiliciumdeckschicht 3' auf der Polysiliciumlinie 3 gebildet ist, wie dies zuvor beschrieben ist, wird die dielektrische Schicht 9' anisotrop geätzt.
2e zeigt den MOS-Transistor 200 nach dem Entfernen der dielektrischen Schicht 9' mit Ausnahme derjenigen Bereiche der dielektrischen Schicht 9', die durch die Deckschicht 3' maskiert sind. Es bleibt dielektrisches Material übrig, das die Seitenwände 3m der Polysiliciumlinie 3 bedeckt, wodurch die dielektrischen in-situ-Seitenwandabstandselemente 4 an den Seitenwänden 3m der Polysiliciumlinie 3 gebildet werden.
Wie in 2e gezeigt ist, umfasst die auf der Gate-Isolationsschicht 6 gebildete Polysiliciumlinie 3'' einen durch die Seitenwände 3m definierten mittleren Bereich und einen oberen Bereich 3u, der sich seitlich über die Seitenwände 3m hinaus erstreckt. Die Polysiliciumlinie 3'' repräsentiert eine Linie, die in der Art eines T geformt ist, mit einer vergrößerten Querschnittsfläche im Vergleich zu einer konventionellen Polysiliciumlinie. Somit besitzt die gemäß der vorliegenden Erfindung hergestellte Polysiliciumlinie 3'' eine gewünschte kleine kritische Unterseitenabmessung (Unterseiten-CD), wobei gleichzeitig eine vergrößerte Querschnittsfläche und damit ein verringerter Widerstand erreicht werden. Daher können Metallsilicidschichten mit vergrößerten Abmessungen auf der Polysiliciumlinie 3'' gebildet werden. Der vergrößerte obere Bereich 3u der Polysiliciumlinie 3'' lässt das Abscheiden größerer Metallschichten auf dem oberen Bereich 3u zu. Folglich ist der endgültige Gesamtschichtwiderstand der Polysiliciumlinie 3'' deutlich durch die Metallsilicidschicht 8 beeinflusst, so dass der Widerstand damit im Wesentlichen durch die Metallsilicidschicht 8 bestimmt ist, ohne dass dieser im Wesentlichen durch die kritische Unterseitenabmessung beschränkt ist. Folglich können Polysiliciumlinien hergestellt werden, die einerseits einen reduzierten Schichtwiderstand aufweisen, aber andererseits dennoch die Anforderungen hinsichtlich der Abmessung erfüllen, die sich durch die Miniaturisierung der auf einem Substrat herstellbaren Bauteile ergeben.
Wenn die Polysiliciumlinie 3'' aus 2e gebildet ist, wird der MOS-Transistor 200 auf dem Substrat 1 mittels bekannter Verfahren, beispielsweise durch Bilden leicht dotierter Gebiete auf den freigelegten Bereichen des Substrats 1, fertig gestellt. Während des Implantationsschritts zur Herstellung der leicht dotierten Gebiete (in 2f nicht gezeigt), kann ein Einfallswinkel so variiert werden, dass Dotierstoffe, die in jene Gebiete des Substrats zu implantieren sind, die von dem hervorstehenden oberen Bereich der Polysiliciumlinie 3'' und den Seitenwandabstandselementen 4 abgeschirmt und/oder abgeschattet sind.
Nach dem Ionenimplantationsschritt mit geringer Dosis wird ein weiterer Implantationsschritt mit hoher Dosis ausgeführt, wodurch die Herstellung der Source- und Drain-Gebiete 5 ermöglicht wird, wie dies in 2f gezeigt ist. Schließlich werden die Metallsilicidschichten 8 auf der Polysiliciumlinie 3'' sowie auf den Source- und Drain-Gebieten 5 gebildet. Wie zuvor ausgeführt ist, besitzt aufgrund der T-förmigen Querschnittsfläche der Polysiliciumlinie 3'' der MOS-Transistor 200 eine Gate-Elektrode, die einen endgültigen Schichtwiderstand aufweist, der im Vergleich zu dem Schichtwiderstand der gemäß den konventionellen Verfahren hergestellten Gate-Strukturen kleiner ist.
Gemäß einer weiteren Ausführungsform kann die zuvor beschriebene Sequenz modifiziert werden, wie dies mit Bezug zu den 3a bis 3d beschrieben wird.
In 3a kann der Implantationsschritt mit leichter Implantierung zur Herstellung eines leicht dotierten Gebiets vor der Herstellung der Polysiliciumlinie 3'' mit dem vergrößerten oberen Bereich 3u ausgeführt werden. Sobald die Gate-Isolationsschicht 6 und die darüber liegende anfängliche Polysiliciumlinie 3 gemäß wohlbekannter Verfahren hergestellt sind, – einschließlich der Abscheidung einer Polysiliciumschicht, einer DUV-Lithografie, einer Fotolackschrumpfung, eines anisotropen Ätzens, etc. – kann eine Ionenimplantation mit geringer Dosis ausgeführt werden, um leicht dotierte Gebiete 5' auf jenen Gebieten des Substrats 1 herzustellen, in denen die Source- und Drain-Gebiete 5 gebildet werden. Das Herstellen der leicht dotierten Gebiete 5' zu diesem Zeitpunkt des Herstellungsvorgangs, d. h. nach der Herstellung der anfänglichen Polysiliciumlinie 3, hat den Vorteil, dass Dotierstoffe leicht in die Gebiete des Substrats benachbart zu der Gate-Isolationsschicht 6 implantiert werden können.
Diese Sequenz wird dann mit dem Bilden der endgültigen Polysiliciumlinie 3'' und den Seitenwandabstandselementen 4 gemäß dem Prozessablauf, wie dieser mit Bezug zu den 2a bis 2f beschrieben ist, fortgesetzt.
Wie in 3c gezeigt ist, wird nach der Herstellung der endgültigen Polysiliciumlinie 3'' die Sequenz durch Bildung der Seitenwandabstandselemente 4 fortgesetzt.
Anschließend wird, wie in 3d gezeigt ist, ein nächster Ionenimplantationsschritt mit hoher Dosis ausgeführt, wodurch die in 3d dargestellten Source- und Drain-Gebiete 5 hergestellt werden. Der Transistor wird dann fertig gestellt, indem die Metallsilicidschichten (in den 3a bis 3d nicht gezeigt) gebildet werden.
Es gilt also: Die vorliegende Erfindung ermöglicht das Verwirklichen von Polysiliciumlinien mit einer gewünschten kleinen kritischen Unterseitenabmessung und einer vergrößerten Querschnittsfläche, so dass es möglich ist, einen deutlich größeren Bereich des Polysiliciums in eine äußerst leitfähige Metallsilicidschicht umzuwandeln. Somit können skalierbare Gate-Elektroden bereit gestellt werden mittels eines Prozessablaufs, der äußerst kompatibel zur konventionellen CMOS-Prozesstechnik ist. Ferner erlaubt das Herstellen von Seitenwandabstandselemente, die in-situ gebildet werden, gemäß der vorliegenden Erfindung das Vermeiden jener Prozessschritte, die für gewöhnlich zur Herstellung von Seitenwandabstandselementen gemäß den konventionellen Verfahren erforderlich sind.

Claims

Verfahren zur Herstellung zumindest einer Halbleiterstruktur auf einem Substrat, wobei das Verfahren umfasst: Bilden zumindest einer ersten Struktur aus einem halbleitenden Material über dem Substrat, wobei die zumindest eine erste Struktur Seitenwände und eine obere Fläche aufweist; Bilden einer dielektrischen Schicht auf dem Substrat benachbart zu einem Bereich der Seitenwände, wobei die dielektrische Schicht weniger als die Gesamtheit der Seitenwände bedeckt und einen freigelegten Bereich der Seitenwände der zumindest einen ersten Struktur definiert, wobei Bilden der dielektrischen Schicht umfasst: ganzflächiges Abscheiden eines dielektrischen Materials, um die Seitenwände in ihrer Gesamtheit und die obere Fläche der zumindest einen ersten Struktur zu bedecken; Polieren des dielektrischen Materials; und teilweise Entfernen des verbleibenden dielektrischen Materials durch anisotropes Ätzen, um einen Bereich der Seitenwände der zumindest einen ersten Struktur freizulegen; selektives epitaxiales Wachsen einer Schicht aus einem halbleitenden Material zumindest auf der oberen Fläche und dem freigelegten Bereich der Seitenwände der zumindest einen ersten Struktur, um zumindest eine zweite Struktur aus einem halbleitenden Material mit einem oberen Bereich zu bilden, der sich über die Seitenwände der ersten Struktur hinaus erstreckt und einen Bereich der dielektrischen Schicht benachbart zu den Seitenwänden bedeckt; und Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich der zumindest einen zweiten Struktur bedeckt ist.
Verfahren nach Anspruch 1, wobei Bilden der zumindest einen ersten Struktur umfasst: Abscheiden einer Schicht aus halbleitendem Material und Strukturieren der Schicht aus halbleitendem Material, um die zumindest eine erste Struktur zu bilden.
Verfahren nach Anspruch 2, wobei Strukturieren der Schicht aus halbleitendem Material umfasst: Abscheiden einer Lackschicht auf der Schicht aus halbleitendem Material; Strukturieren der Lackschicht, um vordefinierte Bereiche der Schicht aus halbleitendem Material freizulegen; und Entfernen der freigelegten Bereiche der Schicht aus halbleitendem Material.
Verfahren nach Anspruch 3, wobei Entfernen der freigelegten Bereiche der Schicht aus halbleitendem Material Ausführen eines Trockenätzprozesses und/oder eines Nassätzprozesses umfasst.
Verfahren nach Anspruch 1, wobei Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich der zumindest einen zweiten Struktur bedeckt ist, anisotropes Trockenätzen der dielektrischen Schicht entsprechend einem hochselektiven Ätzschritt umfasst.
Verfahren nach Anspruch 1, wobei das halbleitende Material der zumindest einen ersten Struktur Silicium aufweist.
Verfahren nach Anspruch 6, wobei das halbleitende Material der Schicht, die auf der zumindest einen ersten Struktur gebildet ist, Silicium aufweist.
Verfahren nach Anspruch 1, wobei das halbleitende Material der zumindest einen ersten Struktur und der darauf gebildeten Schicht Polysilicium aufweist.
Verfahren nach Anspruch 1, wobei die dielektrische Schicht SiO₂ aufweist.
Verfahren nach Anspruch 1, wobei die dielektrische Schicht einen freigelegten Bereich an beiden Seitenwänden der zumindest einen ersten Struktur definiert, und wobei die zweite Struktur einen im wesentlichen T-förmigen Querschnitt aufweist.
Verfahren nach Anspruch 7, wobei das Verfahren ferner umfasst: Bilden einer Metallsilicidschicht auf dem oberen Bereich der zumindest einen zweiten Struktur.
Verfahren nach Anspruch 11, wobei Bilden der dielektrischen Schicht umfasst: ganzflächig Abscheiden eines dielektrischen Materials, um die Seitenwände in ihrer Gesamtheit und die obere Fläche der zumindest einen ersten Struktur zu bedecken; Polieren des dielektrischen Materials, um die obere Fläche der zumindest einen ersten Struktur freizulegen; und teilweise Entfernen des verbleibenden dielektrischen Materials, um einen Bereich der Seitenwände der zumindest einen ersten Struktur freizulegen.
Verfahren nach Anspruch 12, wobei das teilweise Entfernen der dielektrischen Schicht anisotropes Ätzen der verbleibenden dielektrischen Schicht umfasst.
Verfahren nach Anspruch 11, wobei Bilden der zumindest einen ersten Struktur umfasst: Abscheiden einer Schicht aus Silicium enthaltendem Material und Strukturieren der Schicht aus Silicium enthaltenden Material, um die zumindest eine ersten Struktur zu bilden.
Verfahren nach Anspruch 11, wobei Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich der zumindest einen zweiten Struktur bedeckt ist, anisotropes Trockenätzen der dielektrischen Schicht gemäß einem hochselektiven Ätzschritt umfasst.
Verfahren nach Anspruch 11, wobei Bilden einer Metallsilicidschicht umfasst: Bilden zumindest einer Metallschicht auf dem oberen Bereich der zumindest einen zweiten Struktur und Bewirken einer Reaktion zumindest teilweise des Siliciums der zumindest einen zweiten Struktur und des Metalls an der Grenzfläche zwischen der zweiten Struktur und dem Metall zu einem Metallsilicid mittels einer Wärmebehandlung.
Verfahren nach Anspruch 16, wobei Bilden zumindest einer Metallschicht das Abscheiden der Metallschicht gemäß einem Sputter-Prozess umfasst.
Verfahren nach Anspruch 17, das ferner umfasst: Entfernen von nicht reagiertem Metall nach der Wärmebehandlung durch einen selektiven Nassätzschritt.
Verfahren nach Anspruch 11, wobei die zumindest eine erste Struktur und die Silicium enthaltende Schicht, die darauf gebildet ist, Polysilicium enthalten.
Verfahren nach Anspruch 11, wobei die dielektrische Schicht Siliciumoxid und/oder Siliciumnitrid aufweist.
Verfahren nach Anspruch 11, wobei die zumindest eine Metallsilicidschicht Titan und/oder Kobalt und/oder Tantal und/oder Zirkon und/oder Wolfram und/oder Nickel und/oder eine Kombination davon aufweist.
Verfahren zur Herstellung der Gate-Elektrode zumindest eines Feldeffekttransistors, der auf einem Substrat zu bilden ist, wobei das Verfahren umfasst: Bilden zumindest einer ersten Polysiliciumgatestruktur über einem aktiven Gebiet des zumindest einen Transistors; Bilden einer dielektrischen Schicht auf einem unteren Bereich der Seitenwände der zumindest einen ersten Polysiliciumgatestruktur durch Abscheiden einer Schicht aus dielektrischem Material auf der oberen Fläche und den Seitenwänden der zumindest einen ersten Polysiliciumgatestruktur und teilweises Entfernen des dielektrischen Materials in einem anisotropen Ätzprozess, um die obere Fläche und den oberen Bereich der Seitenwände der zumindest einen ersten Polysiliciumgatestruktur freizulegen; selektives epitaxiales Wachsen einer Polysiliciumschicht auf zumindest der oberen Fläche und dem freigelegten Bereich der Seitenwände der zumindest einen ersten Polysiliciumgatestruktur, um zumindest eine zweite Polysiliciumgatestruktur mit einem oberen Bereich, der sich über die erste Polysiliciumgatestruktur hinaus erstreckt und einen Teil der dielektrischen Schicht bedeckt, zu definieren; Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich der zumindest einen zweiten Polysiliciumgatestruktur bedeckt ist, um dielektrische in-situ-Seitenwandabstandselemente der Gate-Elektrode zu bilden; und Bilden zumindest einer Metallsilicidschicht auf zumindest dem oberen Bereich der zumindest einen zweiten Polysiliciumgatestruktur.
Verfahren nach Anspruch 22, wobei Bilden der dielektrischen Schicht umfasst: ganzflächig Abscheiden eines dielektrischen Materials, um die Seitenwände in ihrer Gesamtheit und die obere Fläche der zumindest einen ersten Polysiliciumgatestruktur zu bedecken; Polieren des dielektrischen Materials, um die obere Fläche der zumindest einen ersten Polysiliciumgatestruktur freizulegen; und teilweise anisotropes Ätzen des verbleibenden dielektrischen Materials, um den oberen Bereich der Seitenwände der zumindest einen ersten Polysiliciumgatestruktur freizulegen.
Verfahren nach Anspruch 22, wobei Bilden der zumindest einen ersten Polysiliciumgatestruktur, Abscheiden einer Polysiliciumschicht auf dem Substrat und Strukturieren der Polysiliciumschicht zur Bildung der zumindest einen ersten Polysiliciumgatestruktur umfasst.
Verfahren nach Anspruch 22, wobei Entfernen der dielektrischen Schicht, die nicht von dem oberen Bereich der zumindest einen zweiten Polysiliciumgatestruktur bedeckt ist, anisotropes Trockenätzen der dielektrischen Schicht gemäß einem hochselektiven Ätzschritt umfasst.
Verfahren nach Anspruch 22, wobei Bilden einer Metallsilicidschicht umfasst: Bilden einer Metallschicht auf zumindest der oberen Fläche des oberen Bereichs der zumindest einen zweiten Polysiliciumgatestruktur und Bewirken einer Reaktion zumindest teilweise des Polysiliciums und des Metalls an der Polysilicium-Metall-Grenzfläche zu einem Metallsilicid durch eine Wärmebehandlung.
Verfahren nach Anspruch 26, wobei Bilden einer Metallschicht ganzflächiges Abscheiden der Metallschicht gemäß einem Sputter-Prozess umfasst.
Verfahren nach Anspruch 27, das ferner Entfernen von nicht reagiertem Metall nach der Wärmebehandlung durch selektives Nassätzen umfasst.
Verfahren nach Anspruch 22, wobei die dielektrische Schicht Siliciumoxid und/oder Siliciumnitrid aufweist.
Verfahren nach Anspruch 22, wobei die mindestens eine Metallsilicidschicht Titan und/oder Kobalt und/oder Tantal und/oder Zirkon und/oder Wolfram und/oder Nickel und/oder eine Kombination davon aufweist.