WO2003015182A2 - Steg-feldeffekttransistor und verfahren zum herstellen eines steg-feldeffekttransistors - Google Patents

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WO2003015182A2
WO2003015182A2 PCT/DE2002/002760 DE0202760W WO03015182A2 WO 2003015182 A2 WO2003015182 A2 WO 2003015182A2 DE 0202760 W DE0202760 W DE 0202760W WO 03015182 A2 WO03015182 A2 WO 03015182A2
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gate
layer
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Franz Hofmann
Johannes Kretz
Wolfgang Roesner
Thomas Schulz
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Infineon Technologies Ag
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the invention relates to a fin field effect transistor and a method for producing a fin field effect transistor.
  • Such a fin field effect transistor and a method for producing such a fin field effect transistor are known from [1].
  • the ridge field effect transistor 200 from [1] has a silicon substrate 201 and an oxide layer made of silicon oxide SiO 2 202 thereon (see FIG. 2).
  • a web 203 made of silicon is provided on part of the oxide layer 202.
  • a gate 204 of the resulting land field effect transistor 200 is disposed over part of land 203 and along the entire height of the land part.
  • the channel region of the fin 203 which is not visible in the figure can be inverted by charge carriers with the aid of the gate 204 extending along the side walls 205 of the fin 203.
  • the web 203 which is also referred to as a mesa, has a source region 206 and a drain region 207 at its end sections.
  • oxide spacers 208 are formed along the side walls 205 of the fin 203, which prevent doping of the fin 203 by implantation over the side walls 205.
  • the channel region not protected with oxide spacers is then provided with doping atoms.
  • doping atoms enter the channel area laterally after their implantation.
  • Such underdiffusion has considerable negative effects on the control behavior of the field effect transistor, particularly in the case of short channel lengths, as can be found in the known land field effect transistor.
  • a web field-effect transistor is described in [2], in which the silicon web is flowed through in a horizontal direction by the electrical current to be controlled.
  • the highly doped source / drain regions are already present when the gate oxide is grown from silicon dioxide.
  • [3] also describes a MOS field-effect transistor in which the drain region and the source region are formed from platinum silicide.
  • [4] also describes a planarized fin field-effect transistor in which a spacer is located between the source and the gate or between the drain and the gate is arranged as an electrical insulation layer between source and gate or between drain and gate.
  • [5] also describes a method for producing an electrically conductive diffusion barrier at the metal / silicon interface of a MOS field-effect transistor.
  • [6] describes a transistor with one or more strip channels, in which the current flows in the lateral direction between source and drain.
  • the gate is located on the side walls and, if necessary, on the strip channel or channels.
  • [7] describes an SOI-MOS field effect transistor.
  • [8] also describes an MIS transistor structure for increasing the conductivity between source and drain.
  • the invention is therefore based on the problem of specifying a ridge field effect transistor in which underdiffusion in the channel region below the gate is avoided as part of an implantation with doping atoms, in which a running of doping atoms is avoided and series resistances caused thereby are prevented.
  • the invention is based on the problem of specifying a method for producing such a fin field effect transistor.
  • a fin field effect transistor is generally to be understood as a field effect transistor the channel area of which is web-shaped and vertically projecting - also exposed, or over an insulator layer, for example an oxide layer.
  • the land field effect transistor has a gate that extends partially over the vertically projecting structure and along its side walls.
  • a web field effect transistor according to the invention has a substrate, a web above the substrate, and a drain region and a source region outside the web above the substrate.
  • the bridge does not contain the source region and the drain region, as in the case of known bridge field effect transistor arrangements.
  • the web only serves as a channel between the source and drain areas.
  • a diffusion barrier is arranged between the drain region and the web and between the source region and the web.
  • a further inventive bridge field effect transistor which optionally has a diffusion barrier in the same way as the previously described bridge field effect transistor, has
  • the web serves as a channel between the source region and the drain region.
  • the drain region and the source region are formed from a material with electrically metallic conductivity, a Schottky barrier being formed between the drain region and the web or between the source region and the web.
  • the material with metallic conductivity can platinum
  • Silicide, platinum-germanium silicide or erbium silicide is preferably used as material with metallic conductivity in a p-channel MOS bridge field effect transistor and erbium silicide as material with metallic conductivity in an n channel MOS bridge field effect transistor.
  • a fin is formed over a substrate.
  • a gate layer is formed at least over part of the web.
  • the arrangement formed in this way, optionally extended by a gate protective layer and gate spacer according to one of the following advantageous developments of the invention, is covered with an insulation layer.
  • the insulation layer is then removed in the region of the ends of the web in such a way that at least a part of the two ends of the web is exposed.
  • the areas exposed by the insulating layer are at least partially filled with material for forming a source and a drain area.
  • the invention for the first time specifies a fin field effect transistor in which the manufacture of the channel region and the manufacture of the source and drain regions are decoupled from one another.
  • the associated manufacturing processes can thus also be optimized separately from one another.
  • the gate is created over the channel before the source and drain regions are created. This creates a self-adjusting arrangement in which the
  • Gate area does not overlap with the source area or the drain area and can thus cause undesirable coupling capacities.
  • the source region and the drain region of the fin remain freely accessible before contacting, so that an exact and simple doping of the source region and the drain region is possible.
  • the configurations described below relate both to the fin field effect transistor and to the method for producing the fin field effect transistor.
  • the substrate can have silicon, and alternatively a further layer, for example made of silicon oxide, can also be provided on the substrate, generally made of an oxide on which the web and the gate are arranged.
  • the gate has polysilicon. Furthermore, the gate can also be formed by a stack of polysilicon and tungsten silicide.
  • the spacer can have silicon oxide and / or silicon nitride.
  • the drain region and / or the source region can have polysilicon.
  • the source region can be arranged at one end of the web and the drain region at the other end of the web.
  • the source region interacts with the web on one end face of the web, and the drain region on the other End face of the web with the web, the end faces of the web completing its longitudinal extent.
  • the source region can also interact with the web with a part of a broad side of the web not covered by a gate, and the drain region with a further part of a broad side of the web with the web not covered by the gate, the Connect the ends of the web to each other on the broad sides.
  • the source and drain areas can connect directly to the web.
  • the source area acts exclusively on one
  • This configuration is particularly advantageous if a diffusion barrier is to be arranged between the drain region and the web and between the source region and the web, which is intended to prevent the dopant for the source and drain from diffusing in.
  • a gate and a spacer can be arranged at least over part of the web, and can extend essentially along the entire height of the part of the web.
  • the gate layer can be arranged between spacers.
  • the gate layer can also be covered by a protective layer. If an oxide layer and / or a nitride layer is also provided on the underside of the gate layer between the web and the gate layer, the gate is encapsulated.
  • the capsule components preferably have silicon oxide or silicon nitride. Both materials can also be used in layers, so that one material can be selectively etched to the other and thus simplified Manufacturing processes are possible. In this context, it should be noted that this encapsulation described can also advantageously be provided in a fin field effect transistor in which the diffusion barriers are not provided.
  • the gate and / or the spacers can extend essentially along the entire height of the part of the web.
  • the height of the spacer with respect to the substrate can be substantially equal to the height of the gate.
  • the gate including the spacers on the edge can extend along the entire length of the web, the spacers being flush with the end faces of the web, i.e. the outer sides of these edge-side spacers lie in one plane with the end faces of the web.
  • the dielectric barriers with their previously described advantages being able to be provided here in a particularly simple manner.
  • the subsequently deposited drain and source regions can have a lower height above the substrate surface than the insulation region. A complete filling of the exposed areas in the insulating layer is therefore not necessary, as a result of which the overall height of the entire arrangement can be kept low.
  • one of two silicon layers enclosing a basic oxide layer can be deposited on a silicon layer of a carrier Bridge mask are applied.
  • the silicon material of this layer is removed in such a way that a silicon body in the form of the web is formed on the insulation layer.
  • the hard mask can contain silicon oxide and / or silicon nitride.
  • the gate can be formed by the sequential application of a gate layer, the application of a protective layer on the gate layer, the application of a mask for the further structuring of the gate, and the removal of excess material of the gate and protective layer, such that one over the Web-like strip-shaped stack of gate layer and protective layer is formed.
  • Spacers can be formed in the following steps: covering the arrangement with a spacer layer, and removing the spacer layer in such a way that the further spacer layer exposes at least the ones that were still exposed until the spacer layer was coated
  • the spacer layer and / or the protective layer can contain silicon nitride.
  • a diffusion barrier takes place - preferably on each exposed end face of the web - after the application of the insulation layer and the at least partial exposure of the ends of the web.
  • the source and drain regions are created in that the previous arrangement of web, gate and possibly spacers and
  • Protective layer is coated with an insulation layer, which is then removed again in the region of the ends of the web after a masking process characterizing the areas to be exposed. These exposed areas are then filled with a material that has already been doped or is doped after the deposition.
  • At least some of the elements of the fin field effect transistor can be formed by means of deposition.
  • sputtering or vapor deposition processes can also be used to arrange layers or materials in the proposed manufacturing process.
  • Figure 1 shows an embodiment of a bridge field effect transistor according to the invention in longitudinal section
  • Figure 2 shows a ridge field effect transistor in an oblique view according to the prior art
  • Figures 3a to 3f sectional views of a fin field effect transistor, in which the individual process steps of the manufacturing process of the fin field effect transistor from Figure 1 are shown; Figures 3 (a), 3 (b), 3 (d) and 3 (f) also show those belonging to the cross section
  • Figure 4 is a plan view of the geometry of the
  • Figure 5 shows another embodiment of a land field effect transistor according to the invention in longitudinal section.
  • Fig.l shows a ridge field effect transistor 100 according to an embodiment of the invention in longitudinal section.
  • the cut is made longitudinally through the web of the web field-effect transistor, approximately along the section line A - A 'in the middle of the web, which is shown in FIG. 2, FIG. 2 being used in this connection only to explain the position of the cutting line with respect to the web.
  • the longitudinal section according to FIG. 1 is a longitudinal section through a bridge field effect transistor according to the invention, the bridge field effect transistor according to
  • FIG. 2 shows a known bridge field effect transistor, the longitudinal section of which differs significantly from the longitudinal section according to FIG.
  • the web field effect transistor 100 has a substrate 101 on which an oxide layer 102 made of silicon oxide SiO 2 with a layer thickness of approximately 200 nm is arranged (cf. FIG. 1).
  • a web 103 made of silicon is formed on the oxide layer 102.
  • Spacers 108 - preferably made of silicon nitride Si 3 N4 - and a gate 104 made of polysilicon are arranged between the spacers 108 over a portion of the web 103.
  • the gate layer can also have p-doped SiGe.
  • a nitride layer 114 is arranged one above the other - preferably made of silicon nitride Si 3 N4 _ and an oxide layer 113 - preferably made of silicon oxide SiO 2.
  • the nitride layer 114 is used to ensure that the gate oxidation takes place only on the side walls of the gate.
  • the oxide layer 113 serves as a hard mask.
  • a protective layer 107 made of silicon nitride Si3N4 is applied over the gate 104 to protect the gate 104.
  • This gate arrangement 104, 107, 108 extends - which is not recognizable in the longitudinal section according to Fig.l - along its width on the web 103 in the vertical direction along the broad sides of the web 103 and in the corresponding, linearly continued area on the oxide layer 102 above the substrate 101 into the drawing plane and out of the drawing plane.
  • a source region 109 and a drain region 110 of the web field-effect transistor 100 are arranged at the ends of the web 103 and adjoining the end faces 105 of the web 103.
  • Source region 109, drain region 110, web 103 and gate arrangement 104, 107, 108 are arranged in a recess in an insulation layer 115.
  • Insulating layer 115, gate arrangement 104, 107, 108 and partly also source region 109 and drain region 110 are covered by a further protective layer 111.
  • Contacts 112 made of metal, preferably aluminum, serve for the electrical contacting of source region 109 and drain region 110.
  • the source region 109 and drain region 110 are thus coupled to one another in a conductive manner via the control by means of the gate 104 via the channel region as the web 103.
  • the same reference numerals are used for the same elements in different drawings.
  • the step diagrams which characterize the method steps also state the associated plan view of the fin field effect transistor which is being produced.
  • the web field-effect transistor 100 is constructed as an SOI structure (SOI: Silicon on Isolator).
  • SOI Silicon on Isolator
  • the structure is built on the insulation layer of a wafer.
  • the starting point is an SOI wafer, i.e. vividly of a silicon substrate 101, in which there is sandwiched a basic oxide layer 102 made of silicon oxide SiO 2 - also called buried oxide (cf. FIG. 3a).
  • a basic oxide layer 102 made of silicon oxide SiO 2 - also called buried oxide
  • FIG. 3a there is already only one web 103 left on the basic oxide layer 102, which has been structured from the originally existing silicon layer.
  • a hard mask made of a nitride layer made of silicon nitride Si 3 N4 and from an overlying oxide layer made of silicon oxide SiO 2 is applied to the silicon layer. This mask is used to manufacture the web 103.
  • this mask M1 can be seen in a top view from FIG.
  • the excess material is removed around the hard mask, preferably by reactive ion etching after it has taken place Electron beam lithography, so that the structure of the web 103 is retained on the basic oxide layer (see FIG. 3a).
  • photoresist can be applied to the silicon layer formed and the silicon, which is not covered with photoresist, can be etched using a dry etching process.
  • the etching process is stopped as soon as the surface of the base oxide layer 102 is reached.
  • FIG. 3a shows the web 103 on the
  • Basic oxide layer 103 which corresponds to the shape of the mask Ml from FIG.
  • the threshold voltage of the fin field effect transistor 100 can optionally be set
  • Implantation of doping atoms e.g. Boron atoms, in the web 103.
  • this channel implantation can also be omitted as part of the method.
  • the gate is formed by gate oxidation and a protective layer:
  • a gate layer made of polysilicon and a protective layer made of silicon nitride Si3N4 are successively deposited on the arrangement according to FIG. 3a by means of a CVD process. During the deposition of the
  • the resulting polysilicon layer is doped with polysilicon with phosphorus atoms or boron atoms (in-situ doped deposition).
  • a mask is then applied to the protective layer to form a strip-shaped stack structure from the gate and protective layer.
  • the mask M2 from FIG. 4 shows the geometric shape of the mask in plan view.
  • excess material is removed after the mask M2 has been applied.
  • photoresist is applied to the silicon nitride protective layer 107 in such a way that the region that is later to be used as gate 104 is not etched by the photoresist in further etching steps.
  • the silicon nitride protective layer 107 and also the gate-forming polysilicon layer 106, which is not covered with photoresist are then etched using a dry etching process.
  • the etching process is ended above the web 103 on the oxide layer 113 and above the substrate 101 on the surface of the basic oxide layer 102, so that oxide is not etched.
  • the photoresist is then removed from the silicon nitride protective layer 107.
  • a strip-shaped stack of gate 104 and protective layer 107 is arranged over the web 103 and part of the substrate 101 according to FIG. 3b.
  • FIG. 3b shows the protective layer strip 107, under which the gate strip 104 is located.
  • the strip arrangement is in part guided over the web 103.
  • the strip-shaped stack in plan view again corresponds approximately to the geometric shape of mask M2 from FIG. 4.
  • spacers are formed on both sides of the exposed edges of the gate.
  • the arrangement according to FIG. 3b is covered with a spacer layer 108 (see FIG. 3c).
  • the coating takes place by means of a conformal CVD deposition.
  • the spacer layer 108 contains silicon nitride Si3N4-
  • FIG. 3D shows the arrangement after these manufacturing steps.
  • the gate 104 is encapsulated in a structure made of spacers 108, protective layer 107.
  • FIG. 3d again shows the top view of the arrangement according to the aforementioned production steps.
  • the term “encapsulated” is to be understood such that the gate 104 is completely covered on its side surfaces by the spacers 108 and on the upper surface of the gate 104 by the protective layer 107, so that no surface regions of the gate 104 are exposed.
  • an insulation layer 115 made of silicon oxide SiO 2 is deposited on the arrangement according to FIG. 3d by means of a CVD method.
  • part of the silicon oxide insulation layer 115 is removed again by means of a chemical-mechanical polishing process until the silicon nitride protective layer 107 is reached. If the silicon nitride protective layer 107 is reached, the CMP process is stopped.
  • a mask is arranged on the insulation layer 115, for example in the form of photoresist.
  • the geometrical shape of this mask is represented by the mask M3 from FIG. 4 in a top view.
  • Silicon oxide is then etched from the insulation layer 115 to the surface of the base oxide layer 102 using a dry etching method.
  • the dry etching is selective to silicon nitride, so that the etching process on the nitride layer 114 stops in the region of the web 103 and in
  • the nitride-containing spacers 108 and protective layer 107 cannot be etched away in the region of the gate arrangement.
  • the ends of the web 103 are freely accessible after this manufacturing step. This is necessary in order to connect the web 103 serving as a channel to a source and a drain region.
  • the accesses / holes to the web ends exposed by the previous etching process are at least partially filled with suitable material, preferably polysilicon, to form a source region and a drain region, a thin dielectric layer forming a diffusion barrier being previously applied to the exposed accesses / holes is applied to the web ends, which are intended to prevent diffusion of doping atoms from the source and drain into the channel region.
  • suitable material preferably polysilicon
  • the resulting polysilicon layer is doped with suitable doping atoms (in-situ doped filling).
  • suitable doping atoms in-situ doped filling.
  • the polysilicon can also be applied by selective epitaxy or by CVD deposition with subsequent CMP process and / or suitable etching back.
  • Source area and the drain area also through
  • the source and drain regions 109, 110 are generated after the gate 104 has been built up over the web 103, so that a field-effect transistor with its own structure is created in which the gate and source or drain regions do not overlap and adversely affect each other.
  • This manufacturing process also prevents unwanted implantation of atoms in the channel area.
  • a silicidation is carried out to produce a silicide layer on the source and drain regions 109, 110 to reduce the
  • Tungsten serves as the actual contact material.
  • the contact holes are in turn obtained using etching processes.
  • a further protective layer 111 is first deposited on the existing arrangement using the CVD method.
  • Mask applied e.g. in the form of photoresist.
  • the geometric shape of this mask is shown in a top view by mask M4 in FIG.
  • the mask M4 identifies those for
  • Areas. Areas are then etched from the further protective layer 111 by means of a dry etching process, so that free direct or indirect access to the source, drain and gate regions is provided via the silicide layer. These accesses are then filled with metal-containing material to form contacts 111, 112.
  • FIG. 1 A bridge field-effect transistor according to the invention after carrying out these production steps is shown in FIG.
  • FIG. 5 shows a second exemplary embodiment of a fin field effect transistor according to the invention in longitudinal section.
  • This bridge field effect transistor differs from the bridge field effect transistor according to FIGS. 1 and 3 in that the width of the gate 104 plus the spacers 108 corresponds to the length of the bridge 103.
  • the source region 109 and the drain region 110 being able to interact with the web 106 only at the end faces 105 of the web 106.
  • the outer sides of the spacers 108 lie in one plane with the end faces 105 of the web 103.
  • the source region 109 and the drain region 110 can also have end regions of broad sides of the web 103 cooperate, wherein the broad sides of the web 103 protrude from the base oxide 102 and connect the end faces 105 of the web 103 to one another.
  • the interaction of the source and drain regions 109, 110 with the web 103 serving as a channel can be ensured in that the source and drain regions 109, 110 abut on the web 103 on the sides provided for this purpose.
  • diffusion barriers 106 are erected between the end faces 105 of the web 103 and the source region 109 and the drain region 110, which are intended to prevent diffusion of doping atoms from the source and drain into the channel region.
  • Protective layer 115 have been exposed again, as well as before these exposed areas are filled again with material for the formation of source and drain.
  • the diffusion barriers are created by thermal oxidation.
  • DELTA Vertical ultrathin SOI MOSFET

Abstract

Der Steg-Feldeffekttransistor weist ein Substrat, einen Steg über dem Substrat, sowie einen Drain-Bereich und einen Source-Bereich ausserhalb des Steges über dem Substrat auf. Der Steg dient als Kanal zwischen Source-Bereich und Drain-Bereich. Source- und Drain-Bereich werden erst nach dem Erzeugen des Gates gebildet.

Description

Beschreibung
Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
Die Erfindung betrifft einen Steg-Feldeffekttransistor und ein Verfahren zum Herstellen eines Steg- Feldeffekttransistors .
Ein solcher Steg-Feldeffekttransistor und ein Verfahren zum Herstellen eines solchen Steg-Feldeffekttransistors sind aus [1] bekannt .
Der Steg-Feldeffekttransistor 200 aus [1] weist ein Siliziumsubstrat 201, und darauf eine Oxidschicht aus Siliziumoxid Siθ2 202 auf (siehe Fig.2).
Auf einem Teil der Oxidschicht 202 ist ein Steg 203 aus Silizium vorgesehen. Über einem Teil des Stegs 203 und entlang der gesamten Höhe des Teils des Stegs ist ein Gate 204 des sich ergebenden Steg-Feldeffekttransistors 200 angeordnet .
Bei dem aus [1] bekannten Steg-Feldeffekttransistor 200 kann der in der Figur nicht sichtbare Kanalbereich des Stegs 203 mit Hilfe des sich entlang der Seitenwände 205 des Stegs 203 erstreckenden Gates 204 von Ladungsträgern invertiert werden. Der Steg 203, der auch als Mesa bezeichnet wird, hat an seinen Endabschnitten einen Source-Bereich 206 und einen Drain-Bereich 207.
Bei dem aus [1] bekannten Steg-Feldtransistor 200 existiert keine selbstjustierte Spacer-Technologie für die LDD- Implantation oder HDD-Implantation, um den Steg 203 in dem Source-Bereich 206 und in dem Drain-Bereich 207 erst nach dem Aufbringen des Gates mit Dotieratomen hoch zu dotieren und so eine Überlappung des Gates mit dem Source- oder Drain-Bereich und ein damit wiederum einhergehendes nachteiliges Steuerverhalten des Transistors zu vermeiden.
Bei dem aus [1] bekannten Steg-Feldeffekttransistor 200 sind zum einen Oxid-Spacer 208 entlang der Seitenwände 205 des Stegs 203 gebildet, die ein Dotieren des Stegs 203 durch Implantation über die Seitenwände 205 verhindern. Beim Implantieren über die freien Stegflächen wird dann aber zusätzlich zu dem Source-Bereich 206 und dem Drain-Bereich 207 der nicht mit Oxidspacern geschützte Kanalbereich mit Dotieratomen versehen. Bei dieser Unterdiffusion gelangen Dotieratome nach ihrer Implantation lateral in den Kanalbereich. Eine solche Unterdiffusion hat insbesondere bei kurzen Kanallängen - wie sie bei dem bekannten Steg- Feldeffekttransistor vorzufinden sind - beträchtliche negative Auswirkungen auf das Steuerverhalten des Feldeffekttransistors .
Weiterhin ist in [2] ein Steg-Feldeffekttransistor beschrieben, bei dem der Silizium-Steg in horizontaler Richtung von dem zu steuernden elektrischen Strom durchflössen wird. Bei dem Herstellungsverfahren gemäß [2] sind die hochdotierten Source-/Drain-Bereiche bereits vorhanden, wenn das Gateoxid aus Siliziumdioxid aufgewachsen wird.
Dies führt zu einem erheblichen Verlaufen des Dotierstoffes und insbesondere bei einem sehr kurzen Kanal zu unerwünschten Serienwiderständen.
Weiterhin ist in [3] ein MOS-Feldeffekttransistor beschrieben, bei dem der Drain-Bereich und der Source-Bereich aus Platin-Silizid gebildet sind.
Ferner ist in [4] ein planarisierter Steg- Feldeffekttransistor beschrieben, bei dem zwischen Source und Gate bzw. zwischen Drain und Gate jeweils ein Spacer angeordnet ist als elektrische Isolationsschicht zwischen Source und Gate bzw. zwischen Drain und Gate.
Weiterhin beschreibt [5] ein Verfahren zum Herstellen einer elektrisch leitfähigen Diffusionsbarriere an der Metall/Silizium-Schnittstelle eines MOS- Feldeffekttransistors .
In [6] ist ein Transistor mit einem oder mehreren Streifenkanälen beschrieben, bei dem der Stromfluss in lateraler Richtung zwischen Source und Drain erfolgt. Das Gate befindet sich an den Seitenwänden und bei Bedarf auf dem oder den Streifenkanälen.
[7] beschreibt einen SOI-MOS-Feldeffekttransistor .
Ferner ist in [8] eine MIS-Transistor-Struktur beschrieben zum Erhöhen der Leitfähigkeit zwischen Source und Drain.
Somit liegt der Erfindung das Problem zugrunde, einen Steg- Feldeffekttransistor anzugeben, bei dem eine Unterdiffusion im Kanalbereich unterhalb des Gates im Rahmen einer Implantation mit Dotieratomen vermieden wird, bei dem ein Verlaufen von Dotieratomen vermieden wird und dadurch bedingte Serienwiderstände verhindert werden.
Weiterhin liegt der Erfindung das Problem zugrunde, ein Verfahren zur Herstellung eines solchen Steg- Feldeffekttransistors anzugeben.
Die Probleme werden durch den Steg-Feldeffekttransistor sowie durch das Verfahren zum Herstellen des Steg- Feldeffekttransistors mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Unter einem Steg-Feldeffekttransistor ist im Rahmen der Erfindung allgemein ein Feldeffekttransistor zu verstehen, dessen Kanalbereich stegförmig ausgebildet und vertikal aufragend - auch freiliegend, oder über einer Isolatorschicht, beispielsweise einer Oxidschicht - ausgebildet ist. Der Steg-Feldeffekttransistor weist ein Gate auf, das sich teilweise über der vertikal aufragenden Struktur und entlang ihrer Seitenwände erstreckt.
Ein erfindungsgemäßer Steg-Feldeffekttransistor weist ein Substrat, einen Steg über dem Substrat, sowie einen Drain- Bereich und einen Source-Bereich außerhalb des Steges über dem Substrat auf. Der Steg enthält dabei nicht wie bei bekannten Steg-Feldeffekttransistoranordnungen den Source- Bereich und den Drain-Bereich. Der Steg dient nur als Kanal zwischen Source-Bereich und Drain-Bereich. Zwischen dem Drain-Bereich und dem Steg und zwischen dem Source-Bereich und dem Steg ist jeweils eine Diffusionsbarriere angeordnet.
Ein weiterer erfindungsgemäßer Steg-Feldeffekttransistor, welcher optional in gleicher Weise wie der zuvor beschriebene Steg-Feldeffekttransistor eine Diffusionsbarriere aufweist, weist auf
• ein Substrat,
• einen Steg über dem Substrat,
• einen Drain-Bereich und einen Source-Bereich außerhalb des Stegs über dem Substrat,
• wobei der Steg als Kanal zwischen Source-Bereich und Drain-Bereich dient.
Der Drain-Bereich und der Source-Bereich sind aus einem Material mit elektrisch metallischer Leitfähigkeit gebildet, wobei zwischen dem Drain-Bereich und dem Steg bzw. zwischen dem Source-Bereich und dem Steg eine Schottky-Barriere gebildet wird.
Das Material mit metallischer Leitfähigkeit kann Platin-
Silizid, Platin-Germanium-Silizid oder Erbium-Silizid sein. Vorzugsweise wird Platin-Silizid oder Platin-Germanium- Silizid als Material mit metallischer Leitfähigkeit in einem p-Kanal-MOS-Steg-Feldeffekttransistor eingesetzt und Erbium- Silizid als Material mit metallischer Leitfähigkeit in einem n-Kanal-MOS-Steg-Feldeffekttransistor .
Bei dem erfindungsgemäßen Verfahren zum Herstellen eines Steg-Feldeffekttransistors wird ein Steg über einem Substrat gebildet. Zumindest über einem Teil des Stegs wird eine Gateschicht gebildet. Die derart gebildete Anordnung, gegebenenfalls um Gate-Schutzschicht und Gate-Spacer nach einer der folgenden vorteilhaften Weiterbildungen der Erfindung erweitert, wird mit einer Isolationsschicht überzogen. Anschließend wird die Isolationsschicht im Bereich der Enden des Stegs dergestalt abgetragen, daß zumindest ein Teil der beiden Enden des Stegs freigelegt wird. Die von der Isolierschicht freigelegten Bereiche werden mit Material zur Bildung eines Source- und eines Drain-Bereichs zumindest teilweise gefüllt.
Durch die Erfindung wird erstmals ein Steg- Feldeffekttransistor angegeben, bei dem die Herstellung des Kanalgebiets und die Herstellung der Source- und Drain- Bereiche voneinander entkoppelt erfolgt. Die zugehörigen Herstellungsverfahren können somit auch getrennt voneinander optimiert werden.
Dabei wird das Gate über dem Kanal hergestellt, bevor Source- und Draingebiete hergestellt sind. Damit wird eine selbstjustierende Anordnung geschaffen, bei der der
Gatebereich nicht mit dem Source-Bereich oder dem Drain- Bereich überlappen und somit unerwünschte Koppelkapazitäten herbeiführen kann.
Bei der Erfindung wird darüber hinaus eine Verlaufen von
Dotieratomen durch das nach der Herstellung des Gate erfolgte Erzeugen der hochdotierten Source- und Drainbereiche vermieden, wodurch keine unerwünschten Serienwiderstände gebildet werden.
Auch bleiben bei dem erfindungsgemäßen Steg- Feldeffekttransistor der Source-Bereich und der Drain-Bereich des Stegs vor einer Anschlusskontaktierung frei zugänglich, so dass eine exakte und einfache Dotierung des Source- Bereichs und des Drain-Bereichs möglich wird.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Die im Weiteren beschriebenen Ausgestaltungen beziehen sich sowohl auf den Steg-Feldeffekttransistor als auch auf die Verfahren zum Herstellen des Steg-Feldeffekttransistors.
Das Substrat kann Silizium aufweisen, und es kann alternativ auch auf dem Substrat eine weitere Schicht, beispielsweise aus Siliziumoxid vorgesehen sein, allgemein aus einem Oxid, auf dem der Steg sowie das Gate angeordnet sind.
Gemäß einer Ausgestaltung der Erfindung weist das Gate Polysilizium auf. Ferner kann das Gate auch durch einen Stapel von Polysilizium und Wolframsilizid gebildet werden.
Der Spacer kann Siliziumoxid und/oder Siliziumnitrid aufweisen.
Der Drain-Bereich und/oder der Source-Bereich kann Polysilizium aufweisen.
Der Source-Bereich kann an einem Ende des Stegs und der Drain-Bereich am anderen Ende des Stegs angeordnet sein.
In einer weiteren vorteilhaften Weiterbildung der Erfindung wirkt der Source-Bereich an einer Stirnseite des Stegs mit dem Steg zusammen, und der Drain-Bereich an der anderen Stirnseite des Stegs mit dem Steg, wobei die Stirnseiten den Steg in seiner Längsausdehnung abschließen.
Der Source-Bereich kann aber auch zusätzlich mit einem nicht von einem Gate überdeckten Teil einer Breitseite des Stegs mit dem Steg zusammenwirken, und der Drain-Bereich mit einem weiteren, nicht von dem Gate überdeckten Teil einer Breitseite des Stegs mit dem Steg, wobei die Breitseiten die Stirnseiten des Stegs miteinander verbinden. Somit wird die Fläche der wirksamen Anbindung von Source und Drain an den
Kanal erhöht. Dabei können Source- und Drain-Gebiet direkt an den Steg anschließen.
In einer weiteren vorteilhaften Weiterbildung der Erfindung wirkt der Source-Bereich ausschließlich an der einen
Stirnseite des Stegs mit dem Steg zusammen, der Drain-Bereich ausschließlich an der anderen Stirnseite des Stegs mit dem Steg.
Diese Ausgestaltung ist insbesondere dann vorteilhaft, wenn zwischen Drain-Bereich und Steg und zwischen Source-Bereich und Steg je eine Diffusionsbarriere angeordnet werden soll, die ein Eindiffundieren des Dotierstoffes für Source und Drain verhindern soll.
Ein Gate und ein Spacer kann zumindest über einem Teil des Stegs angeordnet sein, und sich dabei im wesentlichen entlang der gesamten Höhe des Teils des Stegs erstrecken. Dabei kann die Gateschicht zwischen Spacern angeordnet sein. Die Gateschicht kann auch von einer Schutzschicht bedeckt sein. Ist darüber hinaus auch zur Unterseite der Gateschicht zwischen Steg und Gateschicht eine Oxidschicht und/oder eine Nitridschicht vorgesehen, so ist das Gate gekapselt. Die Kapselbestandteile weisen vorzugsweise Siliziumoxid oder Siliziumnitrid auf. Dabei können schichtweise auch beide Materialien verwendet werden, sodass das eine Material selektiv zu dem anderen ätzbar ist und somit vereinfachte Herstellungsverfahren möglich sind. Es ist in diesem Zusammenhang anzumerken, dass diese beschriebene Kapselung auch vorteilhaft bei einem Steg-Feldeffekttransistor vorgesehen sein kann, bei dem die Diffusionsbarrieren nicht vorgesehen sind.
Das Gate und/oder die Spacer können sich im wesentlichen entlang der gesamten Höhe des Teils des Stegs erstrecken.
Weiterhin kann die Höhe des Spacers bezüglich des Substrats im wesentlichen gleich der Höhe des Gates sein.
Durch diese Ausgestaltung wird eine Unterdiffusion bei der Implantierung des Source-Bereichs und des Drain-Bereichs des Steg-Feldeffekttransistors praktisch vollständig vermieden.
Das Gate inklusive der randseitigen Spacer kann sich entlang der gesamten Länge des Steges erstrecken, wobei die Spacer bündig mit den Stirnseiten des Steges abschließen, d.h. die Außenseiten dieser randseitigen Spacer mit den Stirnseiten des Stegs in einer Ebene liegen. Bei dieser vorteilhaften Weiterbildung sind dann nur die Stirnseiten des Stegs einer Kopplung mit den nachträglich eingebrachten Source- und Drain-Bereichen frei zugänglich, wobei hier auf besonders einfache Weise die dielektrischen Barrieren mit ihren zuvor beschriebenen Vorteilen vorgesehen werden können.
Die nachträglich abgeschiedenen Drain- und Source-Bereiche können eine geringere Höhe über der Substratoberfläche aufweisen als der Isolierbereich. Damit ist ein vollständiges Auffüllen der freigelegten Bereiche in der Isolierschicht nicht erforderlich, wodurch die gesamte Anordnung in ihrer Bauhöhe gering gehalten werden kann.
Zur Bildung des Stegs des Steg-Feldeffekttransistors kann auf einer Siliziumschicht eines Trägers von zwei eine Grundoxidschicht einschließenden Siliziumschichten eine einen Steg kennzeichnende Maske aufgebracht werden. Das Siliziummaterial dieser Schicht wird dergestalt abgetragen, daß ein Siliziumkörper in Form des Steges auf der Isolationsschicht gebildet wird. Die Hartmaske kann dabei Siliziumoxid und/oder Siliziumnitrid enthalten.
Das Gate kann durch das zeitlich aufeinanderfolgende Aufbringen einer Gateschicht, das Aufbringen einer Schutzschicht auf die Gateschicht, das Aufbringen einer Maske für die weitere Strukturierung des Gates, und das Entfernen von überschüssigem Material der Gate- und Schutzschicht gebildet werden, dergestalt, dass ein über den Steg gelegter streifenförmiger Stack aus Gateschicht und Schutzschicht gebildet wird.
Spacer (Abstandshalter) können in folgenden Schritten gebildet werden: Überziehen der Anordnung mit einer Spacerschicht, und Entfernen der Spacerschicht dergestalt, dass durch die weitere Spacerschicht zumindest an den bis vor dem Überziehen mit der Spacerschicht noch freiliegenden
Seiten des Gates Spacer gebildet werden. Die Spacerschicht und/oder die Schutzschicht können Siliziumnitrid enthalten.
Wird eine Diffusionsbarriere vorgesehen, so erfolgt dies - vorzugsweise an jeder freiliegenden Stirnseite des Stegs - nach dem Aufbringen der Isolationsschicht und der zumindest teilweisen Freilegung der Enden des Stegs.
Source- und Drain-Bereich werden dadurch angelegt, dass die bisherige Anordnung aus Steg, Gate und ggf. Spacern und
Schutzschicht mit einer Isolationsschicht überzogen wird, die dann im Bereich der Enden des Stegs nach einem die freizulegenden Bereiche kennzeichnenden Maskierungsvorgang wiederum abgetragen wird. Diese freigelegten Bereiche werden dann mit einem Material gefüllt, das bereits dotiert ist oder nach dem Abscheiden dotiert wird.
Zumindest ein Teil der Elemente des Steg- Feldeffekttransistors kann mittels Abscheiden gebildet werden.
Somit kann gemäß dieser Weiterbildung übliche Halbleiter- Prozesstechnik eingesetzt werden, wodurch eine einfache und kostengünstige Realisierung der Herstellungsverfahren ermöglicht ist.
Zum Anordnen von Schichten oder Materialien im vorgeschlagenen Herstellungsprozess können neben CVD- Verfahren aber auch Sputter- , oder Aufdampfverfahren verwendet werden.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im weiteren näher erläutert.
Es zeigen:
Figur 1 ein Ausführungsbeispiel eines erfindungsgemäßen Steg- Feldeffekttransistors im Längsschnitt;
Figur 2 einen Steg-Feldeffekttransistor in Schrägansicht gemäß dem Stand der Technik;
Figuren 3a bis 3f Schnittansichten eines Steg- Feldeffekttransistors, in denen die einzelnen Verfahrensschritte des Herstellungsverfahrens des Steg-Feldeffekttransistors aus Figur 1 dargestellt sind; die Figuren 3 (a) , 3 (b) , 3 (d) und 3(f) zeigen darüber hinaus die zum Querschnitt zugehörige
Draufsicht auf den Steg-Feldeffekttransistor im jeweiligen Verfahrensschritt; Figur 4 eine Draufsicht auf die Geometrie von bei der
Herstellung des Steg-Feldeffekttransistors nach den Figuren 1 und 3 verwendeten Masken;
Figur 5 ein weiteres Ausführungsbeispiel eines erfindungsgemäßen Steg-Feldeffekttransistors im Längsschnitt.
Fig.l zeigt einen Steg-Feldeffekttransistor 100 gemäß einem Ausführungsbeispiel der Erfindung im Längsschnitt. Der Schnitt ist dabei längs durch den Steg des Steg- Feldeffekttransistors geführt, etwa entlang der aus Fig.2 ersichtlichen Schnittlinie A - A' in Stegmitte, wobei Fig.2 in diesem Zusammenhang lediglich zur Erläuterung der Lage der Schnittlinie bezüglich des Steges herangezogen wird.
Im übrigen ist aber der Längsschnitt nach Fig.l ein Längsschnitt durch einen erfindungsgemäßen Steg- Feldeffekttransistor, der Steg-Feldeffekttransistor nach
Fig.2 aber ein bekannter Steg-Feldeffekttransistor, dessen Längsschnitt sich von dem Längsschnitt nach Fig.l deutlich unterscheidet .
Der Steg-Feldeffekttransistor 100 weist ein Substrat 101 auf, auf dem eine Oxidschicht 102 aus Siliziumoxid Siθ2 einer Schichtdicke von ungefähr 200 nm angeordnet ist (vgl. Fig.l) .
Auf der Oxidschicht 102 ist ein Steg 103 aus Silizium ausgebildet. Über einem Teilbereich des Stegs 103 sind Spacer 108 - vorzugsweise aus Siliziumnitrid Si3N4 - und ein Gate 104 aus Polysilizium zwischen den Spacern 108 angeordnet. Die Gateschicht kann auch p -dotiertes SiGe aufweisen.
Zwischen dem Gate 104 und den Spacern 108 einerseits und dem Steg 103 andererseits liegen übereinander angeordnet eine Nitridschicht 114 - vorzugsweise aus Siliziumnitrid Si3N4 _ und eine Oxidschicht 113 - vorzugsweise aus Siliziumoxid Siθ2 • Die Nitridschicht 114 wird verwendet um zu gewährleisten, dass die Gate-Oxidation nur an den Seitenwänden des Gates erfolgt. Die Oxidschicht 113 dient als Hartmaske .
Über dem Gate 104 ist eine Schutzschicht 107 aus Siliziumnitrid Si3N4 zum Schutz des Gates 104 aufgebracht.
Diese Gateanordnung 104, 107, 108 erstreckt sich im übrigen - was im Längsschnitt gemäß Fig.l nicht erkennbar ist - entlang ihrer Breite am Steg 103 auch in vertikaler Richtung entlang der Breitseiten des Stegs 103 und in dem entsprechenden, linear fortgesetzten Bereich auf der Oxidschicht 102 über dem Substrat 101 in die Zeichenebene hinein und aus der Zeichenebene heraus.
Zu den Enden des Stegs 103 und dabei an Stirnseiten 105 des Stegs 103 anliegend sind ein Source-Bereich 109 und ein Drain-Bereich 110 des Steg-Feldeffekttransistors 100 angeordnet .
Source-Bereich 109, Drain-Bereich 110, Steg 103 und Gate- Anordnung 104, 107, 108 sind dabei in einer Aussparung einer Isolationsschicht 115 angeordnet.
Isolierschicht 115, Gate-Anordnung 104, 107, 108 und teilweise auch Source-Bereich 109 und Drain-Bereich 110, sind von einer weiteren Schutzschicht 111 überzogen.
Kontakte 112 aus Metall, vorzugsweise Aluminium, dienen der elektrischen Kontaktierung von Source-Bereich 109 und Drain- Bereich 110.
Somit sind Source-Bereich 109 und Drain-Bereich 110 abhängig von der Steuerung mittels des Gates 104 über den als Steg 103 als Kanalbereich miteinander leitend gekoppelt. Im weiteren werden für gleiche Elemente in unterschiedlichen Zeichnungen die gleichen Bezugszeichen verwendet.
Anhand der Fig.3a bis Fig.3f werden im Weiteren die einzelnen Verfahrensschritte zum Herstellen des Steg- Feldeffekttransistors 100 gemäß dem ersten Ausführungsbeispiel im Längsschnitt erläutert.
Zur besseren Darstellung ist dabei bei einigen
Verfahrensschritte kennzeichnenden Schnittbildern auch die zugehörige Draufsicht auf den in Herstellung befindlichen Steg-Feldeffekttransistor angegeben.
Der Steg-Feldeffekttransistor 100 wird als SOI-Struktur (SOI: Silicon on Isolator) aufgebaut. Dabei wird die Struktur auf der Isolationsschicht eines Wafers aufgebaut.
Ausgegangen wird von einem SOI-Wafer, d.h. anschaulich von einem Silizium-Substrat 101, in dem sich sandwichartig zwischengelegt eine Grundoxidschicht 102 aus Siliziumoxid Siθ2 befindet - auch buried oxid genannt (vgl. Fig.3a) . In Fig.3a ist auf der Grundoxidschicht 102 bereits nur noch ein Steg 103 übrig, der aus der ursprünglich vorhandenen Siliziumschicht strukturiert wurde.
Zum Herstellen des Stegs 103 wird auf die Siliziumschicht eine Hartmaske aus einer Nitridschicht aus Siliziumnitrid Si3N4 und aus einer darüberliegenden Oxidschicht aus Siliziumoxid Siθ2 aufgebracht. Diese Maske dient der Herstellung des Stegs 103.
Aus Fig.4 ist die geometrische Ausbildung dieser Maske Ml in Draufsicht ersichtlich. Im folgenden wird das überschüssige Material um die Hartmaske herum abgetragen, vorzugsweise durch Reaktives Ionenätzen nach erfolgter Elektronenstrahllithographie, sodass die Struktur des Steges 103 auf der Grundoxidschicht erhalten bleibt (siehe Fig.3a) .
So kann auf die gebildete Siliziumschicht Photolack aufgetragen und das Silizium, das nicht mit Photolack bedeckt ist, mittels eines Trockenätzverfahrens geätzt werden. Das Ätzverfahren wird gestoppt, sobald die Oberfläche der Grundoxidschicht 102 erreicht ist.
Die Draufsicht in Fig.3a zeigt den Steg 103 auf der
Grundoxidschicht 103, der in Draufsicht die Form der Maske Ml aus Fig. entspricht.
Im Folgenden kann optional eine Einstellung der EinsatzSpannung des Steg-Feldeffekttransistors 100 durch
Implantation von Dotieratomen, z.B. Bor-Atomen, in den Steg 103 erfolgen. Bei einem vollständig verarmten Transistor kann diese Kanalimplantation im Rahmen des Verfahrens auch weggelassen werden.
In weiteren Schritten werden das Gate durch Gateoxidation und eine Schutzschicht gebildet: Dazu werden auf die Anordnung nach Fig.3a nacheinander eine Gateschicht aus Polysilizium und eine Schutzschicht aus Siliziumnitrid Si3N4 mittels eines CVD-Verfahrens abgeschieden. Während des Abscheidens des
Polysiliziums wird die sich ergebende Polysiliziumschicht mit Phosphor-Atomen oder Bor-Atomen dotiert (in-situ-dotierte Abscheidung) .
Anschließend wird eine Maske auf die Schutzschicht aufgetragen zum Herausbilden einer streifenförmigen Stack- Struktur aus Gate und Schutzschicht. Die geometrische Form der Maske in Draufsicht zeigt die Maske M2 aus Fig.4. Mit einem geeigneten Strukturierungsverfahren wird nach dem Aufbringen der Maske M2 überschüssiges Material entfernt. Beispielsweise wird Photolack auf der Siliziumnitrid- Schutzschicht 107 aufgetragen dergestalt, dass durch den Photolack der Bereich in weiteren Ätzschritten nicht geätzt wird, der später als Gate 104 verwendet werden soll. In einem anschließenden Schritt wird dann die Siliziumnitrid- Schutzschicht 107 wie auch die das Gate bildende Polysiliziumschicht 106, die nicht mit Photolack bedeckt ist, mittels eines Trockenätzverfahrens geätzt.
Das Ätzverfahren wird über dem Steg 103 an der Oxidschicht 113 und überhalb des Substrats 101 an der Oberfläche der Grundoxidschicht 102 beendet, so dass Oxid nicht geätzt wird.
Anschließend wird der Photolack von der Siliziumnitrid- Schutzschicht 107 entfernt.
Nach diesen Verfahrensschritten ist ein streifenförmiger Stack aus Gate 104 und Schutzschicht 107 über dem Steg 103 und einem Teil des Substrats 101 nach Fig.3b angeordnet.
In der Draufsicht nach Fig.3b ist der Schutzschichtstreifen 107 dargestellt, unter dem sich der Gatestreifen 104 befindet Die Streifenanordnung ist zum Teil über den Steg 103 geführt.
An einem Ende des Steifens ist dieser verbreitet ausgebildet, um eine geeignete Fläche zum späteren Anbringen eines Gate- Kontaktlochs zu schaffen. Der streifenförmige Stack in Draufsicht entspricht dabei wieder in etwa der geometrischen Form der Maske M2 aus Fig.4.
In einem weiteren Schritt werden Spacer beidseitig zu den freiliegenden Rändern des Gates gebildet.
Dazu wird die Anordnung nach Fig.3b mit einer Spacerschicht 108 überzogen (siehe Fig.3c) . Das Überziehen erfolgt mittels einer konformen CVD- Abscheidung.
Die Spacerschicht 108 enthält dabei Siliziumnitrid Si3N4-
Durch anisotrope Rückätzung der Siliziumnitrid-Spacerschicht 108 mit starker Überätzung entstehen die randseitig des Gates 104 liegenden Spacer 108. Spacer am Kanal-Steg 103 werden durch die Überätzung entfernt. Durch Variation der Breite der Spacer 108 kann bestimmt werden, in welchem Maße die später erstellten Source- und Drain-Gebiete 109, 110 mit dem Kanal zusammenwirken.
Fig.3d zeigt die Anordnung nach diesen Herstellungsschritten. Das Gate 104 ist dabei gekapselt in eine Struktur aus Spacern 108, Schutzschicht 107. Fig.3d zeigt darüber hinaus wieder die Draufsicht auf die Anordnung nach vorgenannten Herstellungsschritten. Der Begriff „gekapselt" ist in diesem Zusammenhang derart zu verstehen, dass das Gate 104 an dessen Seitenflächen von den Spacern 108 vollständig bedeckt ist und an der oberen Oberfläche des Gates 104 von der Schutzschicht 107, so dass keine Flächenbereiche des Gates 104 mehr freiliegen.
Im folgenden wird eine Isolationsschicht 115 aus Siliziumoxid Siθ2 auf die Anordnung nach Fig.3d mittels eines CVD- Verfahrens abgeschieden.
Anschließend wird ein Teil der Siliziumoxid-Isolationsschicht 115 mittels eines chemisch-mechanischen Polierverfahrens wieder entfernt so lange, bis die Siliziumnitrid- Schutzschicht 107 erreicht ist. Ist die Siliziumnitrid- Schutzschicht 107 erreicht, wird das CMP-Verfahren gestoppt.
Die Anordnung nach diesem Herstellungsschritt ist in Fig.3e im Längsschnitt gezeigt. Im folgenden wird auf der Isolationsschicht 115 eine Maske angeordnet, z.B. in Form von Photolack. Die geometrische Form dieser Maske gibt die Maske M3 aus Fig.4 in Draufsicht wieder.
Anschließend wird mittels eines Trockenätzverfahrens Siliziumoxid aus der Isolationsschicht 115 bis zu der Oberfläche der Grundoxidschicht 102 geätzt. Das Trockenätzen ist selektiv zu Siliziumnitrid, sodass im Bereich des Stegs 103 der Ätzprozess an der Nitridschicht 114 stoppt und im
Bereich der Gate-Anordnung die nitridhaltigen Spacer 108 und Schutzschicht 107 nicht weggeätzt werden.
Gemäß Fig.3f sind nach diesem Herstellungsschritt die Enden des Stegs 103 frei zugänglich. Dies ist erforderlich, um den als Kanal dienenden Steg 103 an einen Source- und einen Drain-Bereich anzubinden.
Die durch den vorangegangenen Ätzvorgang freigelegten Zugänge / Löcher zu den Stegenden werden mit geeignetem Material, vorzugsweise Polysilizium, zur Bildung eines Source-Bereichs und eines Drain-Bereichs zumindest teilweise aufgefüllt, wobei zuvor eine eine Diffusionsbarriere bildende dünne dielektrische Schicht auf die freigelegten Zugänge / Löcher zu den Stegenden aufgebracht wird, die ein Diffundieren von Dotieratomen aus Source und Drain in den Kanalbereich verhindern sollen. Auf die Diffusionsbarrierenschicht wird das Polysilizium aufgetragen.
Während des Auffüllens der Zugänge mit Polysilizium wird die sich ergebende Polysiliziumschicht mit geeigneten Dotier- Atomen dotiert (in-situ-dotierte Auffüllung) . Das Polysilizium kann auch durch selektive Epitaxie oder durch CVD-AbScheidung mit anschließendem CMP-Verfahren und/oder geeignete Rückätzung aufgebracht werden. Alternativ zur in-situ-Dotierung kann die Dotierung des
Source-Bereichs und des Drainbereichs auch durch
+ nachträgliche n -Implantation erfolgen.
Jedenfalls erfolgt das Erzeugen des Source- und des Drain- Bereichs 109, 110 nach dem Aufbau des Gates 104 über dem Steg 103, sodass ein in seinem Aufbau selbst ustierter Feldeffekttransistor geschaffen wird, bei dem sich Gate- mit Source- oder Drainbereich nicht überlappen und nachteilig gegenseitig beeinflussen.
Auch eine ungewollte Implantation von Atomen in den Kanalbereich wird mit diesem Herstellungsverfahren vermieden.
Fig.3f zeigt eine Anordnung nach Durchführung dieser
Herstellungsschritte im Längsschnitt und in Draufsicht.
In abschließenden Standard-Halbleiter-Prozessschritten erfolgt eine Silizidierung zum Erzeugen einer Silizidschicht auf Source- und Drainbereich 109, 110 zum Verringern des
Übergangswiderstandes zu noch anzubringenden Kontakten für Source, Gate und Drain. Als eigentliches Kontaktmaterial dient Wolfram. Als Haftschicht und Diffusionsbarriere dafür dient dabei eine Doppelschicht aus Titan und Titan-Nitrid, die auf den Source-Bereich 109 und den Drain-Bereich 110 aufgesputtert wird. Erst dann werden Gate, Source und Drain kontaktiert .
Die Kontaktlöcher werden wiederum mit Hilfe von Ätzprozessen gewonnen. Zunächst wird dazu auf die bestehende Anordnung eine weitere Schutzschicht 111 im CVD-Verfahren abgeschieden.
Im folgenden wird auf der weiteren Schutzschicht 111 eine
Maske aufgebracht, z.B. in Form von Photolack. Die geometrische Form dieser Maske zeigt die Maske M4 in Figur 4 in Draufsicht. Die Maske M4 kennzeichnet dabei die für die
Kontaktierung von Gate, Source und Drain vorgesehenen
Bereiche. Anschließend werden mittels eines Trockenätzverfahrens Bereiche aus der weiteren Schutzschicht 111 geätzt, so daß ein freier direkter oder über die Silizidschicht mittelbarer Zugang zu den Source-, Drain-, und Gate-Bereichen geschaffen wird. Diese Zugänge werden dann mit metallhaltigem Material zum Bilden von Kontakten 111, 112 aufgefüllt.
Einen erfindungsgemäßen Steg-Feldeffekttransistor nach Durchführung dieser Herstellungsschritte zeigt Fig.l.
Fig.5 zeigt ein zweites Ausführungsbeispiel eines erfindungsgemäßen Steg-Feldeffekttransistors im Längsschnitt.
Dieser Steg-Feldeffekttransistor unterscheidet sich von dem Steg-Feldeffekttransistor gemäß den Fig.l und Fig.3 darin, daß die Breite des Gates 104 zuzüglich der Spacer 108 der Länge des Stegs 103 entspricht.
Dies führt zunächst dazu, daß der Source-Bereich 109 und der Drain-Bereich 110 nur an den Stirnseiten 105 des Stegs 106 mit diesem zusammenwirken können. Die Außenseiten der Spacer 108 liegen in einer Ebene mit den Stirnseiten 105 des Stegs 103. Bei dem Ausführungsbeispiel nach den Fig.l und Fig.3 dagegen können der Source-Bereich 109 und der Drain-Bereich 110 auch mit Endbereichen von Breitseiten des Stegs 103 zusammenwirken, wobei die Breitseiten des Stegs 103 aus dem Grundoxid 102 aufragen und die Stirnseiten 105 des Stegs 103 miteinander verbinden.
In den Ausführungsbeispielen kann das Zusammenwirken von Source- und Drain-Bereich 109, 110 mit dem als Kanal dienenden Steg 103 dadurch gewährleistet sein, daß Source- und Drain-Bereich 109, 110 an den dafür vorgesehenen Seiten am Steg 103 anliegen. Bei dem Ausführungsbeispiel nach Fig.5 sind aber erfindungsgemäß zwischen den Stirnseiten 105 des Stegs 103 und dem Source-Bereich 109 und dem Drain-Bereich 110 Diffusionsbarrieren 106 errichtet, die ein Diffundieren von Dotieratomen aus Source und Drain in den Kanalbereich verhindern sollen.
In vorteilhafter Weise werden diese Diffusionsbarrieren erzeugt, nachdem die Gate-Anordnung 104, 107, 108 erzeugt wurde, und die Enden des Stegs 103 nach dem Abscheiden der
Schutzschicht 115 wieder freigelegt wurden, sowie bevor diese freigelegten Bereiche wieder mit Material zur Bildung von Source und Drain aufgefüllt werden. Die Diffusionsbarrieren werden dabei durch thermische Oxidation erzeugt.
In diesem Dokument sind folgende Veröffentlichungen zitiert :
[1] D.Hisamoto et al, A Fully Depleted Lean-Channel
Transistor (DELTA) - A novel vertical ultrathin SOI MOSFET, IEEE Electron Device Letters, Volume 11, No . 1, S. 36 - 38, 1990
[2] D.Hisamoto et al, A folded-channel MOSFET for deep-sub- tenth micron era, IEDM 98, S. 1032 - 1034, 1998
[3] J. Kedzierski et al, Complementary silicide source/drain thin-body MOSFETs for the 20 nm gate length regi e, IEDM 2000, S. 57 - 60
[4] US 6,252,284 Bl
[5] US 5,300,455 A
[6] US 6,207,511 Bl
[7] US 5,623,155 A
[8] US 4,996,574 A
Bezugszeichenliste
A-A' Schnittlinie
100 Steg-Feldeffekttransistor
101 Substrat
102 Grundoxidschicht
103 Steg
104 Gate
105 Stirnseite Steg
106 Diffusionsbarriere
107 Schutzschicht
108 Spacer/-schicht
109 Source-Bereich
110 Drain-Bereich
111 Weitere Schutzschicht
112 Kontakt
113 Oxidschicht
114 Nitridschicht
115 Isolationsschicht
200 Steg-Feldeffekttransistor
201 Siliziumsubstrat
202 Feldoxidschicht
203 Steg
204 Gate
205 Seitenwände Steg
206 Source-Bereich
207 Drain-Bereich
208 Oxid-Spacer
Ml - M4 Masken

Claims

Patentansprüche
1. Steg-Feldeffekttransistor, mit
• einem Substrat, • einem Steg über dem Substrat,
• einem Drain-Bereich und einem Source-Bereich außerhalb des Stegs über dem Substrat,
• dem Steg als Kanal zwischen Source-Bereich und Drain- Bereich, und • bei dem zwischen dem Drain-Bereich und dem Steg und zwischen dem Source-Bereich und dem Steg je eine Diffusionsbarriere angeordnet ist.
2. Steg-Feldeffekttransistor nach Anspruch 1, bei dem Drain-Bereich und/oder Source-Bereich Polysilizium aufweisen.
3. Steg-Feldeffekttransistor insbesondere nach Anspruch 1 oder 2 , • mit einem Substrat,
• mit einem Steg über dem Substrat,
• mit einem Drain-Bereich und einem Source-Bereich außerhalb des Stegs über dem Substrat,
• mit dem Steg als Kanal zwischen Source-Bereich und Drain- Bereich,
• wobei der Drain-Bereich und einem Source-Bereich aus einem Material mit elektrisch metallischer Leitfähigkeit gebildet werden, und
• wobei zwischen dem Drain-Bereich und dem Steg bzw. zwischen dem Source-Bereich und dem Steg eine Schottky-
Barriere gebildet wird.
4. Steg-Feldeffekttransistor nach Anspruch 3, bei dem das Material mit metallischer Leitfähigkeit • Platin-Silizid, oder
• Platin-Germanium-Silizid, oder
• Erbium-Silizid ist.
5. Steg-Feldeffekttransistor nach einem der Ansprüche 1 bis 4, bei dem das Substrat Siliziumoxid aufweist.
6. Steg-Feldeffekttransistor nach einem der Ansprüche 1 bis 5, bei dem der Steg Silizium aufweist.
7. Steg-Feldeffekttransistor nach einem der Ansprüche 1 bis 6, bei dem der Source-Bereich an einem Ende des Stegs und der Drain-Bereich am anderen Ende des Stegs angeordnet sind.
8. Steg-Feldeffekttransistor nach Anspruch 7,
• mit zwei den Steg in seiner Längsausdehnung abschließenden Stirnseiten,
• bei dem der Source-Bereich an der einen Stirnseite des Stegs mit dem Kanal zusammenwirkt, und • bei dem der Drain-Bereich an der anderen Stirnseite des
Stegs mit dem Steg zusammenwirkt.
9. Steg-Feldeffekttransistor nach Anspruch 8,
• mit zwei die Stirnseiten verbindenden Breitseiten des Steges,
• bei dem der Source-Bereich mit einem nicht von einem Gate überdeckten Teil der Breitseiten des Stegs mit dem Steg zusammenwirkt , und
• bei dem der Drain-Bereich mit einem weiteren, nicht von dem Gate überdeckten Teil der Breitseiten des Stegs mit dem Steg zusammenwirkt .
10. Steg-Feldeffekttransistor nach Anspruch 8,
• bei dem der Source-Bereich ausschließlich an der einen Stirnseite des Stegs mit dem Steg zusammenwirkt,
• bei dem der Drain-Bereich ausschließlich an der anderen Stirnseite des Stegs mit dem Steg zusammenwirkt.
11. Steg-Feldeffekttransistor nach einem der vorhergehenden Ansprüche, mit einem Gate und einem Spacer zumindest über einem Teil des Stegs.
12. Steg-Feldeffekttransistor nach Anspruch 11, bei dem sich das Gate und/oder der Spacer im wesentlichen entlang der gesamten Höhe des Teils des Stegs erstreckt.
13. Steg-Feldeffekttransistor nach einem der Ansprüche 11 oder 12,
• bei dem das Gate zwischen zwei Spacern angeordnet ist, und
• mit einer Schutzschicht über dem Gate.
14. Steg-Feldeffekttransistor nach einem der Ansprüche 11 bis 13, bei dem der/die Spacer und/oder der/die Schutzschicht Siliziumoxid oder Siliziumnitrid aufweist/aufweisen.
15. Steg-Feldeffekttransistor nach einem der Ansprüche 11 bis 14, bei dem sich das Gate zuzüglich der Spacer entlang der gesamten Länge des Steges erstreckt und die Außenseiten der Spacer in einer Ebene mit den Stirnseiten des Steges liegen.
16. Steg-Feldeffekttransistor nach einem der vorhergehenden Ansprüche,
• bei dem eine den Source-Bereich und den Drain-Bereich zumindest teilweise begrenzende Isolierschicht vorgesehen ist, und
• bei dem Drain- und Source-Bereich eine geringere Höhe über der Substratoberfläche aufweisen als der Isolierbereich.
17. Verfahren zum Herstellen eines Steg- Feldeffekttransistors ,
• bei dem ein Steg über einem Substrat gebildet wird, • bei dem zumindest über einem Teil des Stegs eine Gateschicht gebildet wird,
• bei dem nach dem Bilden der Gateschicht eine Isolationsschicht aufgetragen wird, • bei dem die Isolationsschicht zu den Enden des Stegs dergestalt abgetragen wird, daß zumindest ein Teil der Enden des Stegs freigelegt wird, und
• bei dem die von der Isolierschicht freigelegten Bereiche mit Material zur Bildung eines Source- und eines Drain- Bereichs zumindest teilweise gefüllt werden.
18. Verfahren zum Herstellen eines Steg-Feldeffekttransistors nach Anspruch 17 , bei dem der Steg in folgenden Schritten über dem Substrat gebildet wird:
• auf einer Siliziumschicht von zwei eine Grundoxidschicht einschließenden Siliziumschichten wird Maske zum Strukturieren eines Stegs aufgebracht,
• Siliziummaterial dieser Schicht wird dergestalt abgetragen, so daß ein Siliziumkörper in Form des Stegs auf der Grundoxidschicht gebildet wird.
19. Verfahren zum Herstellen eines Steg-Feldeffekttransistors nach Anspruch 18, bei dem die Maske Siliziumoxid und/oder Siliziumnitrid enthält .
20. Verfahren zum Herstellen eines Steg-Feldeffekttransistors nach einem der Ansprüche 17 bis 19, bei dem das Gate in folgenden Schritten über dem Steg gebildet wird:
• Aufbringen einer Gateschicht,
• Aufbringen einer Schutzschicht auf die Gateschicht,
• Aufbringen einer Maske für die weitere Strukturierung des Gates, und
• Entfernung von überschüssigem Material der Gate- und Schutzschicht dergestalt, daß ein über den Steg gelegter streifenförmiger Stack aus Gateschicht und Schutzschicht gebildet wird.
21. Verfahren zum Herstellen eines Steg-Feldeffekttransistors nach Anspruch 20, bei dem Spacer in folgenden Schritten gebildet werden:
• Überziehen der Anordnung mit einer Spacerschicht, und
• Entfernen der Spacerschicht dergestalt, daß durch die Spacerschicht zumindest an den bis vor dem Überziehen mit der Spacerschicht noch freiliegenden Seiten des Gates Spacer gebildet werden.
22. Verfahren zum Herstellen eines Steg-Feldeffekttransistors nach Anspruch 21, • bei dem die Außenseiten der seitlich des Gates angeordneten Spacer in einer Ebene mit den Stirnseiten des Stegs liegen, und
• bei dem vor dem Aufbringen der Isolationsschicht eine Diffusionsbarriere an jeder freiliegenden Stirnseite des Stegs angeordnet wird.
23. Verfahren zum Herstellen eines Steg-Feldeffekttransistors nach einem der Ansprüche 20 bis 22, bei dem die Spacerschicht und/oder die Schutzschicht Siliziumnitrid enthalten.
24. Verfahren zum Herstellen eines Steg-Feldeffekttransistors nach einem der Ansprüche 17 bis 23, bei dem die Isolationsschicht im Bereich der Enden des Stegs nach einem die freizulegenden Bereiche kennzeichnenden Maskierungsvorgang abgetragen wird.
25. Verfahren zum Herstellen eines Steg-Feldeffekttransistors nach einem der Ansprüche 17 bis 24, bei dem das zur Bildung des Source- und/oder des Drain- Bereichs abgeschiedene Material bereits dotiert ist oder nach dem Abscheiden dotiert wird.
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