TW554537B - Fin field-effect transistor and method for fabricating a fin field-effect transistor - Google Patents

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Franz Hofmann
Johannes Kretz
Thomas Schulz
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Description

554537 A7 B7 五、發明説明(彳) 本發明係關於鰭片場效電晶體(fin Held-effect transistor)與製造鰭片場效電晶體的方法。 此種鰭片場效電晶體與製造鰭片場效電晶體的方法描述 於[1]中。 來自[1]之鰭片場效電晶體200有矽基底201及在該矽基底 上由矽氧化物Si02製成的氧化物層202(請見圖2)。 由矽製成的鰭片203配置在氧化物層202的一部份上。結 果之鰭片場效電晶體200的閘極204被安排在鰭片203之一 部份的上方且沿著鰭片該部分的整個高度配置。 在[1]中所述的鰭片場效電晶體200之情況下,鰭片203在 圖中無法看到的通道區域可在沿著鰭片203之側壁205延伸 之閘極204的協助下做電荷載體反轉。也稱為” Mesa”的鰭 片203在其末端部分有源極區域206與汲極區域207。 在[1]中所述的鰭片場效電晶體200之情況下,LDD植入 或HDD植入沒有自我對齊間隔物技術,以使鰭片203除非 到閘極已經製作完成之後不會在源極區域206内與汲極區域 207内被摻雜原子重度摻雜,且可避免閘極與源極或汲極區 域重疊和因此伴隨產生的電晶體不利之控制反應。 在[1]中所述的鰭片場效電晶體200之情況下,首先沿者 鰭片203之側壁205形成氧化物間隔物208,間隔物208避免 鰭片203被經由側壁205植入而摻雜。但在經由未被佔用之 鰭片表面植入的情況下,除了源極區域206與汲極區域207 之外,未受氧化物間隔物保護的通道區域也有摻雜原子。 在此下方擴散的情況下,摻雜原子在其植入之後橫向延伸 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公嫠) 554537
進入通特別是在短通道長度的情況下-像是在已 的情況下發生的,此種下方擴散對場效 電曰a體的控制反應有非常負面的影響。 描述的韓片場欵電a晶體情況下,侧在 控制的電流饋送穿過。在根據[2]的製造 雜的祕「錢物構成的問極氧化物長成時,重度摻 雜的源極/>及極區域已經存在了。 β 2= 雜物相當大的流出和不利的串聯電阻-特別 疋在非吊短通道的情況下為然。 丄在[3]中&述的是—金氧半導體(助3)場效電晶體, 在该情況下&極區域和源極區域由鱗化物形成。 古[一]述種平坦化的鳍片場效電晶體,在該情況下 隔物田作電氣隔絕層分別配置在源極和閘極之間與 沒極和閘極之間,在每種情況下都要在源極和閘極之間與 沒極和閘極之間有間隔物。 此外[5]描述-種在金氧半導體場效電晶體之金屬/石夕介 面處製造電氣導通擴散阻障的方法。 [6] 中所述的種具有_個或更多個條帶通道的電晶 體,且在該情況下電流會在源極與沒極之間橫向流動。問 極位在側壁處且若需要的話可在條帶通道或通道上。 [7] 描述一種絕緣體上矽一金氧半導體(s〇卜m〇s)場效電 晶體。 [8] 中也描述一種MIS電晶體結構以提高源極和汲極之間 的導通度。 -5- 本纸張尺度適用中國國家榡準(CNS) A4規格(210 X 297公釐) 554537
所以,本發明係基於指日月一種韓片場效電晶體之問題, 其中在以掺雜原子植人的環境下閘極下方之通道區域内的 下方擴散得以避免,且其中避免了#雜原子的流出且防止 因此而造成的串聯電阻。 此外,本發明係基於指明一種製造此種鰭片場效電晶體 之方法的問題。 该等問題藉由具有根據本獨立之專利的申請專利範圍之 特徵的鰭片場效電晶體和製造該種鰭片場效電晶體之方法 來解決。 在本發明的背景中’鰭片場效電晶體應大體上被認知為 表示一種場效電晶體,其通道區域是鰭片狀結構且以垂直 突出方式建構一也以未覆蓋方式建構,或在一譬如為氧化 物層的絕緣層上方。該種鰭片場效電晶體的閘極從垂直突 出結構上方的一部份延伸且沿著該結構的側壁延伸。 根據本發明之鰭片場效電晶體有基底、該基底上的鰭 片、及该基底上方鰭片區域之外的汲極區域和源極區域。 在此情況下,鰭片不包含源極區域和汲極區域,而在已知 的鰭片場效電晶體配置中鰭片是包含該等區域的。鰭片的 功能僅當作源極區域和汲極區域之間的通道。一擴散阻障 在各情況下配置在汲極區域與鰭片之間和源極區域與鰭片 之間。 … 根據本發明的另一種鰭片場效電晶體具有與上述鰭片場 效電晶體相同方式可自由選用之擴散阻障,該種鰭片場效 電晶體有:
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' 基底, • 基底上的鰭片, 基底上方鰭片區域以外之汲極區域和源極區域, 心’、曰片的功月b當作源極區域和沒極區域之間的通道。 ^汲極區域與源極區域由在電氣上具有金屬導通性的材料 形成,一肖特基(Schottky)阻障形成於汲極區域與鰭片之 間和源極區域與鰭片之間。 具有金屬導通性的材料可為鉑矽化物、鉑鍺矽化物或铒 矽化物。 較佳的是在p通道金氧半導體鰭片場效電晶體中使用鉑矽 化物或鉑鍺矽化物當作金屬導通性材料,而在n通道金氧半 導體鰭片場效電晶體中使用铒矽化物當作金屬導通性材 料。 在根據本發明製造鰭片場效電晶體之方法中,鰭片形成 於基底上方。閘極層形成在鰭片至少一部份的上方。如果 適當地由根據下文中所述本發明諸有利的新產物之一的閘 極保護層與閘極分隔層延伸的話,藉此形成的結構被一絕 緣層覆膜。接著,在鰭片末端區域内的絕緣層被移除以使 鰭片兩個末端的至少一部份不被覆蓋。未被絕緣層覆蓋的 區域至少一部份被形成源極區域和汲極區域的材料填充。 本發明首先詳細指明一種鰭片場效電晶體,其中通道區 域的製造與源極和汲極區域的製造以彼此脫離的方式執 行。相關的製造方法也可彼此獨立地最佳化。 在此情況下,閘極在源極與汲極製造之前先製造在通道 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 554537 A7
上方。這產生了自我對齊的結構,在該情況下閘極區域不 能與源極區域或汲極區域重疊並從而導致不良的耦合電 容。 ^ 此外,肇因於製造而在閘極製造之後發生的重度摻雜之 源極和汲極區域的摻雜原子流出在本發明的情況下由於未 形成不利的串聯電阻而可以避免。 而且,在根據本發明之鰭片場效電晶體中,鰭片的源極 區域與汲極區域維持可自由進入,從而使鰭片的源極區域 和汲極區域可精確且簡單地摻雜。 本發明之較佳產物從附屬專利申請項目顯現。 下文所述改進涉及鰭片場效電晶體也涉及製造鰭片場效 電晶體的方法。 基底可有矽,且在替代方案中也可能在基底上提供一般 由氧化物製成的譬如由矽氧化物做成的另一層而鰭片和間 極配置在該層上。 根據本發明之一種改進,閘極有多晶矽。此外,閘極也 可由多晶矽和鎢矽化物之堆疊形成。 間隔物可有矽氧化物及/或矽氮化物。 ’汲極區域和/或源極區域可有多晶矽。 源極區域可配置在鰭片的一個末端處,而汲極區域可配 置在鰭片的另一個末端處。 在本發明的另一種有利的產物中,鰭片一個末端面上的 源極區域與籍片配合運作,且鰭片另一個末端面上的汲極 區域與鰭片配合運作,該等末端面在鰭片的縱向方向終止 -8 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 554537 A7
鰭片。 立但是源極區域也還可與鰭片配合運作讓鰭片寬度側的一 邛伤不被閘極覆蓋,且汲極區域可與鰭片配合運作讓鰭片 見度側的另一部份不被閘極覆蓋,該寬度側將鰭片的末端 面彼此相互連接。源極與汲極連接至通道的有效面積可藉 此增加。在此情況下,源極和汲極區域可直接毗鄰鰭片。 在本發明之另一種有利的產物中,源極區域僅在鰭片的 一個末端面處與鰭片配合運作,且汲極區域僅在鰭片的另 一個末端面處與鰭片配合運作。 此改進當目的是在汲極區域與鰭片之間和源極區域與鰭 片之間各配置一個擴散阻障時特別有利,該擴散阻障的目 的是防止源極和汲極的摻雜物擴散進入。 一閘極與一間隔物可配置在鰭片的至少一部份之上方處 且在此情況下大致沿著鰭片整個高度部分延伸。在此情況 下’閘極層可配置在間隔物之間。閘極層也可由一保護層 覆蓋。此外,若氧化物層及/或氮化物層相對於閘極層的下 側配置在鰭片與閘極層之間,則閘極被封裝起來。封裝零 件最好有矽氧化物或矽氮化物。在此情況下,也可能在諸 層内使用兩種材料以使一種材料可相對於另一種材料被選 擇性地蝕刻,藉此使簡化的製造方法成為可能。在此環境 下也請注意此處所述的封裝也可有利地提供給在其中未配 置擴散阻障之鰭片場效電晶體的情況。 閘極和/或間隔物可大致沿著鰭片整個高度的部分延伸。 此外’間隔物相對於基底的高度可大致等於閘極的高 -9 · 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐) 554537 A7 B7
五、發明説明 度。 籍片場效電晶體之源極區域和汲極區域在植入期間的下 方擴散可由本改進的優點實際上完全避免。 包含邊緣側間隔物的閘極可沿著鰭片的整個長度延伸, 間隔物終止鰭片末端面處的 巳濫,意即這些邊緣側間隔物 的外側與鰭片末端面位於一個平面内。在此有利產物的情 況下,就只有鰭片可自由進入的末端面可與後續插入之源 極和汲極區域連接,有了上述w的優點,此處可能以一特別 簡單的方式提供介電質阻障。 後續沉澱之汲極與源極區域可在基底表面上比絕緣區域 有較低的高度。結果,絕緣層内之未覆蓋區域不需要完全 填滿,所以整體配置的設計高度可維持很低。 為了要形成鰭片場效電晶體的鰭片,可能要施加一在圍 住一基礎氧化物層之兩個矽層的基底之一個矽層上標記一 鰭片的遮罩。此層的矽材料被移除以使構成鰭片形狀之石夕 本體形成於絕緣層上。該硬表面遮罩在此情況下可包含石夕 氧化物和/或矽氮化物。 閘極的形成可藉暫時依序施加一閘極層、施加一保護層 給·閘極層、施加一為進一步建構閘極所用的遮罩、及移除 閘極與保護層的多餘材料,以使舖設在鰭片上方之由閘極 層與保護層構成的條帶狀堆疊得以形成。 間隔物可以下列步驟形成:以一間隔物層覆膜該裝置、 並移除間隔物層以使更深層的間隔物層至少在閘極在以間 隔物層覆膜之前仍未被覆蓋的側面上形成間隔物。間隔物 -10 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 554537 A7 B7 五、發明説明(8 ) 層與/或保護層可包含矽氮化物。 若配置有擴散阻障,則一最好是在鰭片的各個未被覆蓋 之末端面處一在施加絕緣層與鰭片末端至少部份未被覆蓋 之後執行配置。 源極和汲極區域藉由前述結構的優點產生,該結構中鰭 片、閘極和一若適當的話一間隔物與保護層被以一絕緣層 覆膜,然後在標記不要被覆蓋之區域的標記作業之後再次 移除鰭片末端區域内的絕緣層。 然後這些不被覆蓋的區域被以已經摻雜之材料填充,或 在沉澱之後摻雜。 鰭片場效電晶體的至少某些元件可由沉澱方式形成。 所以,根據本發明之改進可能使用傳統的半導體處理技 術,從而使製造方法可以簡單且經濟的方式實施。 但是,除了化學蒸氣沉澱(CVD)法之外也可能使用濺鍍 法或蒸氣沉澱法以在所建議的施做程序中安排諸層或材 料。 本發明之範例性具體實例顯示於諸圖式中且在下文中詳 細說明。 藷圖式中: 圖1以縱剖面顯示根據本發明之鰭片場效電晶體的一種範 例性具體實例; 圖2顯不根據以前技術之韓片場效電晶體的斜視圖, 圖3a到3f顯示舉例說明製造圖1之鰭片場效電晶體的方法 之個別方法步驟的縛片場效電晶體斷面圖,但是圖3(a) ’ -11 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 554537 A7 B7 五、發明説明(9 ) "' 3jb) ’ 3(d)與3⑴顯示個別方法步驟中鰭片場效電晶體屬於 橫斷面圖之頂視圖; 圖4顯示被用以製造根據圖_之鰭片場效電晶體的遮 罩之幾何圖樣頂視圖,·且 圖5以縱剖面顯示根據本發明之鰭片場效電晶體的另一種 範例性具體實例。 圖1以縱剖面顯示根據本發明之一種範例性具體實例的鰭 片場效電晶體1GG。該剖面在此情況下是縱向穿過鰭片場效 電晶體的鰭片大致沿著如圖2中所示的在鰭片中央的剖面線 A-A’截取的,圖2在此情況下僅被用來當作說明剖面線相 對於鰭片的位置。 而根據圖1之縱剖面是穿過根據本發明之鰭片場效電 晶體的縱剖面,而根據圖2之鰭片場效電晶體是一種已知的 鰭片場效電晶體,該種鰭片場效電晶體的縱剖面與圖丨所示 的縱剖面相當不同。 鰭片場效電晶體100有一基底101,一由矽氧化物^〇2製 成且層厚度約為200 nm的氧化物層102配置在基底上(與圖 1比較)。 由石夕製成的縛片103形成在氧化物層1〇2上。最好是由 石夕SL化物S i3N4製成的間隔物1 〇 8與配置在間隔物1 〇 8之間 由多晶矽製成的閘極104配置在鰭片1〇3的次區域上方。聞 極層也可有以p +摻雜之SiGe。 最好是由矽氮化物Si;jN4製成的氮化物層1 14與最好是由 石夕氧化物Si〇2製成的氧化物層113 一方面在閘極104與間隔
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554537 A7 B7 五、發明説明(10 物108側;另一方面在鰭片1〇3側;在二側之間彼此上下排 列放置。使用氮化物層114以確保閘極氧化僅在閘極的側壁 上執行。氧化物層113的作用是當作硬表面遮罩。 由矽氮化物Si3N4製成用以保護閘極1〇4的保護層1〇7施 加在閘極104的上方。 此外,無法在根據圖1之縱剖面内看到的,此閘極結構 104,107,108也沿著其在鰭片103之寬度方向、沿著鰭片 103的寬廣側之垂直方向、並在基底101上方氧化物層1〇2 上之對應線性延續區域内延伸進入圖式的平面内並從圖式 的平面向外延伸。 韓片場效電晶體1 0 0之源極區域1 0 9和汲極區域1 1 〇配置 在鄰接於鰭片103的末端處且在此情況下在鰭片1〇3的末端 面105上。 源極區域1 0 9、汲極區域1 1 〇、·讀片1 〇 3與閘極結構 104,107,108在此情況下配置在絕緣層U5被切削掉的部 分内。 絕緣層1 15、閘極結構104,107,108與源極區域1〇9和 沒極區域1 1 0的一部分由另一個保護層1 1 1覆膜。 最好由鋁等金屬製成的接觸器1 1 2的作用是為了與源極 區域1 0 9和沒極區域1 1 0做電氣接觸之目的。 如此使源極區域1 09與沒極區域11 〇彼此以導通方式耗 合’經由It片1 0 3之通道區域的導通函數受閘極1 〇 4控制。 在下文中不同圖式中相同的元件使用相同的編號符號。 下文將參考圖3(a)到圖3(f)以縱剖面解釋製造根據第一 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂 噃 554537 A7 _____B7 五、發明説明(H~)~' 種範例性具體實例之鰭片場效電晶體100之個別方法步驟。 為了改進舉例說明的顯示,在此情況下在某些以斷面圖 描繪特性之方法步驟中也列入進行製造中的鰭片場效電晶 體之相關頂視圖。 縛片場效電晶體1〇〇被設計為絕緣體上矽(Silic〇n Isolator SOI)結構。在此情況下,該結構建構在一晶圓之 絕緣層上。 起始點是一絕緣體上矽晶圓,也就是很清楚地說有一矽 基底101,其中有一由矽氧化物Si〇2—也稱為埋入氧化物 一製成的基礎氧化物層102以夾層方式插入(請比對圖3a)。 在圖3a中,基礎氧化物層102上已經僅殘留一鰭片1〇3,該 鰭片已由原來存在的矽層建構成。 為了製造鰭片103,由以矽氮化物s^N4製成的氮化物層 和位於其上以矽氧化物Si〇2製成的氧化物層構成的硬表面 遮罩施加給矽層。此遮罩的功能是用來製造鰭片1〇3。 此遮罩Μ1的幾何形狀設計可由圖4的頂視圖中看見。多 餘的材料在其後從硬表面遮罩附近移除,此移除最好藉由 在執行電子束平板印刷之後做反應離子蝕刻來進行以使基 礎氣化物層上的鰭片103之結構得以維持(請見圖3&)。 藉此在後續中可能施加光阻劑於形成的矽層,且未被光 阻劑覆蓋之矽可藉由乾蝕刻程序蝕刻。蝕刻程序在到達基 礎氧化物層1 02的表面時立刻停止。 圖3a中的頂視圖顯示基礎氧化物層1〇2上的讀片1〇3,圖 4之遮罩Ml的形狀對應於該頂視圖内。
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554537 A7 B7 五、發明説明(12 ) 後續中可能有一自由選擇項藉由植入譬如硼原子等摻雜 原子進入鰭片103來設定鰭片場效電晶體100的臨限電壓。 在完全耗盡型電晶體之情況下,此通道化植入也可在程序 過程中省略。 在後續的步驟中,用閘極氧化製程形成閘極且形成一保 護層:為達此目的,藉由化學蒸氣沉澱法根據圖3a將一由 多晶矽製成的閘極層和一由矽氮化物Si3N4製成的保護層沉 澱在結構體上。在多晶矽沉澱的期間,結果形成的多晶矽 層以磷原子或硼原子摻雜(原位置摻雜沉澱)。 接著,一遮罩加諸保護層以便形成閘極與保護層的條帶 狀堆疊結構。遮罩的幾何形狀頂視圖顯示於圖4的遮罩 M2。多餘的材料藉助於適當的建構方法在施加遮罩M2之 後被移除。譬如,光阻劑被加諸矽氮化物保護層107以使打 算要在後續使用當作閘極104的區域在後續的蝕刻步驟中不 被穿過光阻劑蝕刻到。在後續步驟中,矽氮化物保護層107 未被光阻劑覆蓋的部分接著藉由乾蝕刻製程蝕刻,形成閘 極的多晶石夕層10 6也是被如此處理。 蝕刻製程在氧化物層113上的鰭片103上方與基礎氧化物 層102表面上的基底101上方終止,以使氧化物不被蝕刻 到。 接著將光阻劑從矽氮化物層107移除。 在這些製程步驟之後,閘極104與保護層107之條帶狀堆 疊如圖3b所示般配置在鰭片103與基底101之一部份的上 方。 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 554537 A7 ______B7_ 五、發明説明(13 ) 圖3b之頂視圖中所示的是保護層1〇7,閘極條帶1〇4位於 保護層107的下方。該條帶結構體有部分位在鰭片1〇3的上 在條帶的一個末端處,後者被設計成放寬以便產生一適 當的表面以在未來施加一閘極接觸通路。條帶狀堆疊在此 情況下在頂視圖中再次大致對應於圖4之遮罩M2的幾何形 狀。 間隔物在後續步驟中形成於閘極未被覆蓋之邊緣的兩個 側面上。 為此目的,根據圖3b之結構體被一間隔物層1〇8覆膜(請 見圖3c)。 該覆膜係藉由共形化學蒸氣沉澱法沉澱完成。 在此情況下,間隔物層108包含矽氮化物Si3N4。 位在閘極1 04邊緣側上的間隔物1〇8以強烈的過度蝕刻法 將矽氮化物間隔物層108非等向性蝕回而產生。通道鰭片 103上的間隔物藉著該過度蝕刻而被移除。藉改變間隔物 1 〇8之寬度就可能決定後續產生之源極和汲極區域丨09 , 110與通道配合運作的程度。 圖3 d顯示這些製造步驟之後的結構體。閘極1 〇4在此情 況下被封裝在間隔物108與保護層107的結構内。此外,圖 3d也顯示上述製造步驟之後的結構體之頂視圖。在本文中 使用的”封裝”一詞係指閘極104在其側面上被間隔物108完 全覆蓋且在閘極104之上部表面上被保護層108完全覆蓋, 以使閘極104不再有任何表面區域未被覆蓋。 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 554537 A7 B7
然後,一由矽氧化物SiCh構成的絕緣層115藉由化學蒸 氣沉殿法沉澱在如圖3d所示的結構體上。 接著,矽氧化物絕緣層115的一部份再次藉由化學機械 磨光法移除直到達到矽氮化物保護層1〇7為止。一旦到達矽 氮化物保護層107 ,化學機械磨光法即停止。 根據此製造步驟的結構體以縱剖面方式顯示於圖3e。 接著,一譬如為光阻劑形式的遮罩配置在絕緣層115 上。此遮罩的幾何形狀在頂視圖中由圖4之遮罩M3複製。 然後,使用一乾蝕刻製程蝕刻矽氧化物,從絕緣層115 向下蝕刻到基礎氧化物層1〇2的表面。該乾蝕刻相對於矽氮 化物具有排除性,以使該蝕刻製程在鰭片1〇3之區域内停止 於氮化物層1 14處,且包含氮化物的間隔物1〇8與保護層 107不在閘極結構體區域内被蝕刻掉。 根據圖3f,鰭片1〇3之末端在此製造步驟之後可自由接 觸到。這是需要的以便將當作通道的鰭片1〇3連接至源極區 域和》及極區域。 被之前的姓刻作業打開的接達鰭片末端之入口/洞孔至少 一部份以最好為多晶矽之適當材料填充,以便形成源極區 域和汲極區域,一形成擴散阻障之薄介電質層事先被加諸 接達鰭片末端之被打開的入口/洞孔,該擴散阻障的目的是 要防止摻雜原子從源極和汲極擴散進入通道區域。多晶矽 被加諸擴散阻障層。 在以多晶矽填充入口的期間,其造成之多晶矽層被以適 备的原子摻雜(原位置摻雜填充)。但是,多晶矽也可藉具 -17- 554537 A7 B7 五、發明説明(15 ). 有選擇性之取向附生或化學蒸氣沉澱法沉澱施加,然後接 著化學機械磨光法及/或適當的蝕回法製程。 除了原位置摻雜以外,也可替代地藉著後續的n+植入來 執行源極區域和汲極區域的摻雜。 在任何情況下,源極和汲極區域109,110的製造都是在 閘極104建構於鰭片103上之後進行的,所以產生了 一種具 有自我調整設計的場效電晶體,其中該電晶體的閘極區域 和源極或汲極區域不重疊且不會不利地彼此影響。 此種製造方法也避免了原子不利地植入通道區域。 圖3 f以縱剖面與頂視圖顯示在實施這些製造步驟之後的 結構體。 在最終標準半導體製程步驟中,進行矽化並在源極和汲 極區域109,110上產生一矽化物層,其目的是降低接達將 為源極、閘極與汲極配置的接觸點之接觸電阻。鎢當作實 際的接觸點材料。在此情況下當作黏著層和擴散阻障的則 是一由鈦與鈦氮化物構成的雙層體,該雙層體被濺鍍在源 極區域109與汲極區域110上。至此閘極、源極和汲極的接 觸點才告完成。 接觸點通路再次藉助於蝕刻製程獲得。首先為此目的使 用化學蒸氣沉澱法沉澱另一個保護層Π1於現有的結構體 上。接著,譬如為光阻劑形式的遮罩加諸該另一個保護層 111。此遮罩的幾何形狀以頂視圖顯示於圖4中的遮罩M4。 此情況下的遮罩M4標記出提供做為與閘極、源極和汲極接 觸的區域。 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 554537 A7 B7 五、發明説明(16 ) 接著,諸區域藉由乾蝕刻製程從該另一個保護層丨丨丨蝕 刻掉以便產生接達源極、汲極和閘極區域的入口,該入口 可自由進出且直接或間接經由矽化物層。然後用包含金屬 之材料填充這些入口以形成接觸點1 i 1,1 12。 在實施這些製造步驟之後,根據本發明的一種鰭片場效 電晶體顯示於圖1中。 圖5以縱剖面顯示根據本發明之鰭片場效電晶體的第二種 範例性具體實例。 這種錯片場效電晶體與根據圖1和圖3之縛片場效電晶體 不同的地方在於包括間隔物108的閘極104之寬度相當於鰭 片103的長度。 這樣安排的結果,首先是源極區域1 〇 9和沒極區域1 1 0可 與縛片103僅在其末端面105上配合運作。間隔物108的外 側與韓片1 0 3之末端面1 0 5處在同 平面内。相對地,在根 據圖1與圖3之範例性具體實例的情況下,源極區域1 〇 9與 汲極區域1 1 0也可與鰭片1 03之寬廣側的末端區域配合運 作,鰭片103之寬廣側從基礎氧化物1〇2突出並將鰭片1〇3 的末端面105彼此連接。 在範例性具體實例中,源極和汲極區域1 〇 9,1 1 〇與做為 通道之籍片10 3的配合運作可藉著源極和沒極區域1 q 9 , Π0支持緊靠鰭片103上為此目的提供之側面而確保。 但在根據圖5之範例性具體實例中,根據本發明在鰭片 103之末端面105與源極區域109和汲《極區域11〇之間建立了 擴散阻障106 ’該擴散阻障的目的是要防止摻雜原子從源極 I纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) ----- 554537 A7
和汲極擴散進入通道區域。 以一種有利的方式,這些擴散阻障在閘極結構體1〇4 , 107,108已經產生之後、且鰭片103之末端已經在保護層 115沉溯:之後再次被打開、且在這些被打開之區域再次被填 入材料以便形成源極和汲極之前產生。這些擴散阻障在此 情況下由熱氧化製程產生。 下列公佈在本發明說明中被引用·· [1] D. Hisamoto 等人所著,八?1111丫〇邛1以以1^311-Channel Transistor (DELTA) — A novel vertical ultrathin SOI MOSFET, IEEE Electron Device
Letters,Volume 11,No. 1,第 36-38 頁,1990年。 [2] D. Hisamoto 等人所著,A folded-channel MOSFET for deep-sub-tenth micron era,IEDM 98,第 1032-1034頁,1998年。 [3] J. Kedzierski 等人所著,Complementary silicide source/drain thin-body MOSFETs for the 20 nm gate length regime,IEDM 2000,第 57-60 頁。 [4] US 6,252,284 B1
[5] US 5,300,455 A
[6] US 6,207,51 1 B1
[7] US 5,623,1 55 A
[8] US 4,996,574 A -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 554537 A7 B7 五、發明説明(18 ) 參考編號表 A-A, 截取線 100 籍片場效電晶體 101 基底 102 基礎氧化物層 103 鰭片 104 閘極 105 鰭片末端面 106 擴散阻障 107 保護層 108 間隔物/間隔物層 109 源極區域 110 汲極區域 111 另一保護層 112 接觸點 113 氧化物層 114 氮化物層 115 絕緣層 20.0 韓片場效電晶體 201 $夕基底 202 場效電晶體 203 籍片 204 閘極 205 鰭片側壁
裝 % -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 554537 A7 B7 五、發明説明(19 ) 206 源極區域 207 汲極區域 208 氧化物間隔物 M1-M4 遮罩 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

  1. • 一種鰭片場效電晶體,具有 基底, 基底上方的鰭片, 基底上方在鰭片範圍之外的汲極區域和源極區域, «亥·鰭片當作介於源極區域和汲極區域之間的通道,且 其中在沒極區域與鰭片之間和在源極區域與鰭片之間 各配置一擴散阻障。 2·如申請專利範圍第i項之縛片場效電晶體,其中沒極區域 和/或源極區域有多晶带。 3·如申請專利範圍第1或2項之鰭片場效電晶體, 有基底, 有基底上方的鰭片, 有基底上方在鰭片範圍之外的汲極區域和源極區域, 該靖片當作介於源極區域和汲極區域之間的通道, 該沒極區域和源極區域由以電氣觀點來看具有金屬導 通性的材料形成,且 在沒極區域與鰭片之間和在源極區域與鰭片之間形成 肖特基(Schottky)阻障。 4.如申請專利範圍第3項之鰭片場效電晶體,其中該具有金 屬導通性的材料是 鉑矽化物,或 I白鍺碎化物,或 铒矽化物。 5·如申請專利範圍第1或2項之鰭片場效電晶體,其中該基 -23- 554537 A8 B8 C8 申請專利範圍 底有矽氧化物。. 6·如申請專利範圍第1或2項之鰭片場效電晶體,其中該鰭 片有石夕。 7·如申請專利範圍第1或2項之鰭片場效電晶體,其中源極 區域配置在鰭片的一個末端處,且汲極區域配置在鰭片 的另一個末端處。 8.如申請專利範圍第7項之鰭片場效電晶體, 有兩個末端面在鰭片之縱向方向終止該鰭片, 其中在鰭片的一個末端面處的源極區域與通道配合運 作,且 其中在鰭片的另一個末端面處的汲極區域與該鰭片配 合運作。 9·如申請專利範圍第8項之鰭片場效電晶體, 該鰭片有兩個連接鰭片末端面的寬廣側, 其中該源極區域與鰭片在鰭片寬廣側未被閘極覆蓋的 一部分配合運作,且 其中該汲極區域與鰭片在鰭片寬廣側未被閘極覆蓋的 另一部份配合運作。 10·如申請專利範圍第8項之鰭片場效電晶體, 其中該源極區域僅在鰭片的一個末端面處與鰭片配合 運作, 、-。 其中該汲極區域僅在鰭片的另一個末端面處與鰭片配 合運作。 11.如申請專利範圍第丨或2項之鰭片場效電晶體,在鰭片之 •24- 554537 A8 B8
    一部份的至少上方有閘極和間隔物。 12.如中請專利範圍第η項之場效電晶體,其中閘極和/ 或間隔物大致沿著鰭片該部分的整個高度延伸。 13·如申請專利範圍第丨丨項之鰭片場效電晶體, 其中閘極配置在兩個間隔物之間,且 在閘極上方有保護層。 14.如申請專利範圍第η項之鰭片場效電晶體,其中(諸)間 隔物及/或(諸)保護層有矽氧化物或矽氮化物。 5 ·如申凊專利範圍第11項之鰭片場效電晶體,其中包含間 隔物之閘極沿著鰭片的整個長度延伸,且間隔物之外側 與鰭片之末端面處於同一平面内。 16·如申請專利範圍第1或2項之鰭片場效電晶體, 其中配置了 一至少部分與源極區域和汲極區域接界的 絕緣層,且 其中汲極和源極區域在基底表面上方之高度低於絕 緣區域的高度。 17· 一種製造鰭片場效電晶體的方法, 其中在基底上方形成一鰭片, 其中在鰭片一部份的至少上方形成一閘極層, 其中在閘極層形成之後施加一絕緣層, 其中該絕緣層在鰭片末端處被移除以使鰭片末端的至 少一部份被打開,且 其中從絕緣層中打開的區域至少有一部份被以材料填 充而形成源極區域和汲極區域。 -25- 本紙張尺度適用中國國家標準((=^3) Α4規格(210X 297公釐)
    裝 訂
    554537 A8 B8 C8 D8 —-----— 六、申請專利範圍 士申明專利範圍第17項之製造鰭片場效電晶體的方法, 其中鰭片以下列步驟形成於基底上方·· 用以建構韓片之遮罩被加諸圍住一基礎氧化物層的兩 個矽層中的一個石夕層, 此層的石夕材料被移除以使籍片形狀的石夕本體形成在基 礎氧化物層上。 19.如申請專利範圍第18項之製造鰭片場效電晶體的方法, 其中該遮罩包含矽氧化物及/或矽氮化物。 〇·如申#專利範圍第17到19項中任_項之製造鳍片場效電 晶體的方法,其中閘極以下列步驟形成在鰭片上方: 施加閘極層, 將保護層加諸閘極層, %加為閘極另一個結構所用的遮罩,及 移除閘極和保護層的多餘材料以使由閘極層和保護層 構成的條帶狀堆疊形成於鰭片上方。 21. 如申凊專利範圍第2〇項之製造鰭片場效電晶體的方法, 其中間隔物以下列步驟形成: 以間隔物層覆膜該結構體,及 移除間隔物層以使間隔物層至少在閘極於用間隔物層 覆膜之前尚未被覆蓋的側面上形成間隔物。 22. 如申凊專利範圍第21項之製造鰭片場效電晶體的方法, 其中配置在閘極側面上的間隔物之外側與鰭片之末端 面處與同一平面上,且 其中在施加絕緣層之前有一擴散阻障配置在鰭片之各 -26· 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 5
    未被覆蓋的末端面上。 23.如申請專利範圍第2〇項之製造鰭片場效電晶體的方法, 其中該間隔物層及/或保護層包含石夕氮化物。 24·如申請專利範圍第17 , 18或19項之製造鰭片場效電晶發 的方法’其中該絕緣層在標記要被打開之區域的標記作 業之後從鰭片末端區域内移除。 25.如申請專利範圍第17 , 18或19項之製造鰭片場效電晶體 的方法,其中被沉澱以形成源極和/或汲極區域的材料已 經被摻雜’或在沉激:之後被摻雜。 -27- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10137217A1 (de) * 2001-07-30 2003-02-27 Infineon Technologies Ag Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
US6686231B1 (en) 2002-12-06 2004-02-03 Advanced Micro Devices, Inc. Damascene gate process with sacrificial oxide in semiconductor devices
US6864164B1 (en) 2002-12-17 2005-03-08 Advanced Micro Devices, Inc. Finfet gate formation using reverse trim of dummy gate
US6855582B1 (en) 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. FinFET gate formation using reverse trim and oxide polish
US7041542B2 (en) 2004-01-12 2006-05-09 Advanced Micro Devices, Inc. Damascene tri-gate FinFET
US7084018B1 (en) 2004-05-05 2006-08-01 Advanced Micro Devices, Inc. Sacrificial oxide for minimizing box undercut in damascene FinFET
TWI277210B (en) * 2004-10-26 2007-03-21 Nanya Technology Corp FinFET transistor process
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
KR100649874B1 (ko) * 2005-12-29 2006-11-27 동부일렉트로닉스 주식회사 에스오아이 웨이퍼를 이용한 트랜지스터 제조 방법
TWI283482B (en) * 2006-06-05 2007-07-01 Promos Technologies Inc Multi-fin field effect transistor and fabricating method thereof
US7646046B2 (en) * 2006-11-14 2010-01-12 Infineon Technologies Ag Field effect transistor with a fin structure
US7838948B2 (en) * 2007-01-30 2010-11-23 Infineon Technologies Ag Fin interconnects for multigate FET circuit blocks
US8682116B2 (en) * 2007-08-08 2014-03-25 Infineon Technologies Ag Integrated circuit including non-planar structure and waveguide
DE102008059500B4 (de) * 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
US20110001169A1 (en) * 2009-07-01 2011-01-06 International Business Machines Corporation Forming uniform silicide on 3d structures
JP2011066362A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 半導体装置
US8232627B2 (en) * 2009-09-21 2012-07-31 International Business Machines Corporation Integrated circuit device with series-connected field effect transistors and integrated voltage equalization and method of forming the device
US9634000B2 (en) 2013-03-14 2017-04-25 International Business Machines Corporation Partially isolated fin-shaped field effect transistors
US9219114B2 (en) * 2013-07-12 2015-12-22 Globalfoundries Inc. Partial FIN on oxide for improved electrical isolation of raised active regions

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
FR2670605B1 (fr) * 1990-12-13 1993-04-09 France Etat Procede de realisation d'une barriere de diffusion electriquement conductrice a l'interface metal/silicium d'un transistor mos et transistor correspondant.
DE4441901C2 (de) * 1994-11-24 1998-07-02 Siemens Ag MOSFET auf SOI-Substrat und Verfahren zu dessen Herstellung
FR2749977B1 (fr) * 1996-06-14 1998-10-09 Commissariat Energie Atomique Transistor mos a puits quantique et procedes de fabrication de celui-ci
US6118161A (en) * 1997-04-30 2000-09-12 Texas Instruments Incorporated Self-aligned trenched-channel lateral-current-flow transistor
US5915183A (en) * 1998-06-26 1999-06-22 International Business Machines Corporation Raised source/drain using recess etch of polysilicon
US6274913B1 (en) * 1998-10-05 2001-08-14 Intel Corporation Shielded channel transistor structure with embedded source/drain junctions
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
DE10137217A1 (de) * 2001-07-30 2003-02-27 Infineon Technologies Ag Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors

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