CN101252146B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种诸如CMOS结构的半导体结构，其包括具有横向可变的功函数的栅电极。该具有横向可变的功函数的栅电极可利用倾角离子注入方法或按顺序成层方法来形成。在未掺杂的沟道场效应晶体管器件中，该具有横向可变的功函数的栅电极提供增强的电性能。

Description

半导体结构及其制造方法
技术领域
[0001]本发明一般涉及可包括金属氧化物半导体场效应晶体管(MOSFET)器件的半导体结构。更具体地，本发明涉及具有增强性能的半导体结构。
技术背景
[0002]随着MOSFET器件尺寸的减少，尤其随着MOSFET栅电极尺寸的减少，某些新效应在MOSFET器件中更为突出。特别有害的新效应是短沟道效应。短沟道效应源于MOSFET中沟道区上的栅电极的不充分电控电平。不期望的短沟道效应的结果包括在MOSFET中大的MOSFET关态电流、高的备用功耗和有害的电参数变化。
[0003]在最小化短沟道效应和减少阈值电压变化的尝试中，近来已将MOSFET器件制成具有不掺杂且极薄的体区域，其包括不掺杂且极薄的沟道区域。然而，尽管这些不掺杂的体区域提供了具有增强的短沟道效应控制的MOSFET器件，但是事实上不掺杂的体区域可能损害MOSFET器件的其它电参数。
[0004]在半导体制造技术中，已知具有增强性能的各种半导体结构及其制造方法。
[0005]这种半导体结构的具体示例由以下参考文献公开：(1)2002年的IEDM Technical Digest的247-250页，Kedzierski等人的“Metal-gate FinFET and Fully-depleted SOI devices using totalgate silicidation”(具有增强电性能的金属栅极FinFET和全耗尽的SOI器件)；(2)2003年的IEDM Technical Digest，Krivokapic等人的“Locally Strained Ultra-Thin Channel 25nm Narrow FDSOIDevices with Metal Gate and Mesa Isolation”(增强性能的、在绝缘体上半导体(SOI)衬底中制造的NMOS&PMOS器件)；(3)2004年的IEEE Transactions on Electron Devices的vol.51，no.12的2115-2120页，Kedzierski等人的“Fabrication of Metal Gated FinFETs ThroughComplete Gate Silicidation With Ni”(利用增强的功函数控制制造的金属栅极FinFET)；以及(4)2005年的2005 Symposium on VLSITechnology Digest of Technical Papers的214-215页，Doris等人的“High Performance FDSOI CMOS Technology with Metal Gate andHigh-K”(增强性能的、具有功函数调节的CMOS器件)。
[0006]随着半导体结构和器件尺寸的减少，半导体结构性能要求必然增加。因此，期望在减少尺寸时提供增强性能的半导体结构及其制造方法。
发明内容
[0007]本发明包括半导体结构和制造该半导体结构的相关方法。该半导体结构包括被设计成包括横向可变的功函数(workfunction)的栅电极。可将栅电极用于MOSFET、CMOS和finFET器件中。这些方法旨在制造包括横向可变的功函数的栅电极。在如所公开和所要求保护的本发明的上下文中，“横向可变的功函数”意指作为栅电极的线宽(即，也称作“栅长”)的函数的栅电极的功函数变化。这种包括横向可变的功函数的栅电极也可具有纵向可变的功函数。
[0008]尽管不希望被限制于根据本发明的半导体结构的特定工作原理，但是在增加或减少n-FET或p-FET的栅电极功函数时，n-FET或p-FET的阈值电压可增加。如果与中心相比n-FET或p-FET在边缘具有更高或更低的功函数栅电极，那么在栅电极的较短的栅长有效的功函数将增加或减少。所以，在短沟道效应淹没(overwhelm)上述与功函数相关的效应之前，n-FET或p-FET阈值电压在较短的栅长将增加，因此，导致阈值电压相对于栅长的特性中的峰值，其类似于通过使用晕环掺杂在传统的FET中实现的情况。
[0009]根据本发明的半导体结构包括位于半导体衬底上的栅电极。在该半导体结构中，栅电极具有横向可变的功函数。
[0010]根据本发明的特定方法包括提供半导体衬底，该半导体衬底包括在该半导体衬底上形成的栅电极。该特定方法还包括处理该栅电极以提供具有横向可变的功函数的经处理的栅电极。
[0011]根据本发明的另一特定方法包括提供半导体衬底，该半导体衬底包括在该半导体衬底上的电介质层中形成的伪(dummy)栅电极。该特定方法还包括将伪栅电极去除以形成孔。该特定方法还包括：在该孔内按顺序形成功函数调整层及其后形成的栅电极。
附图说明
[0012]在描述优选实施例的上下文中，将理解本发明的目的、特征和优点，如下所述。在构成本公开材料部分的附图的上下文中，将理解优选实施例的描述，其中：
[0013]图1至图6示出的一系列示意性截面图图解说明了根据本发明实施例的制造半导体结构的渐进阶段的结果。
[0014]图7至图17示出的一系列示意性截面图图解说明了根据本发明另一实施例的制造半导体结构的渐进阶段的结果。
[0015]图18至图28示出的一系列示意性截面图图解说明了根据本发明再一实施例的制造半导体结构的渐进阶段的结果。
[0016]图29和图30示出的一对说明本发明的值的图形图解说明了作为表面半导体层厚度的函数的阈值电压相对于栅长的关系。
具体实施方式
[0017]以下将根据上述附图的说明来更为详细地描述包括半导体结构(及其制造方法)的本发明，该半导体结构包括具有横向可变的功函数的栅电极。由于附图意在说明，所以附图不必按比例画出。
[0018]图1至图6示出的一系列示意性截面图图解说明了根据本发明实施例的制造半导体结构的渐进阶段的结果。本发明的该特定实施例包括本发明的第一实施例。图1示出了根据该第一实施例的半导体结构的最初制造阶段的半导体结构的示意性截面图。
[0019]图1示出了基础半导体衬底10。埋置电介质层12位于基础半导体衬底10之上并且表面半导体层14位于埋置电介质层12之上。表面半导体层14的部分由隔离区15分开。总之，基础半导体衬底10、埋置电介质层12和表面半导体层14构成绝缘体上半导体衬底。
[0020]基础半导体衬底10可包括几种半导体材料中的任何一种半导体材料。非限制性示例包括硅、锗、硅-锗合金、碳化硅、碳化硅锗合金和化合物(即，III-V和II-VI)半导体材料。化合物半导体材料的非限制性示例包括砷化镓、砷化铟和磷化铟半导体材料。通常，基础半导体衬底10具有大约0.5至大约1.5毫米的厚度。
[0021]埋置电介质层12可包括几种电介质材料中的任何一种电介质材料。非限制性示例包括特别是硅的氧化物、氮化物和氮氧化物，但不排除其它元素的氧化物、氮化物和氮氧化物。埋置电介质层12可包括晶体或非晶体电介质材料。埋置电介质层12可用几种方法中的任何一种方法来形成。非限制性示例包括离子注入方法、热或等离子体氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。埋置电介质层12也可用晶片键合或层叠技术来形成。通常，埋置电介质层12包括基础半导体衬底10所包含的半导体材料的氧化物。通常，埋置电介质层12具有大约50至大约20000埃的厚度。
[0022]表面半导体层14可包括基础半导体衬底10可包括的几种半导体材料中的任何一种半导体材料。针对化学成分、掺杂剂极性、掺杂剂浓度和结晶方向，表面半导体层14和基础半导体衬底10可包括相同的或不同的半导体材料。通常，表面半导体层14可具有大约500至大约1000埃的厚度。然而，在本实施例和以下实施例的上下文中，表面半导体层14更为优选地具有大约20至大约200埃的厚度。
[0023]隔离区15可包括几种隔离材料中的任何一种隔离材料，其通常包括电介质隔离材料。通常，隔离区15包括从与用于埋置电介质层12的电介质隔离材料相同的组中选择的电介质隔离材料。然而，制造隔离区15的方法可与制造埋置电介质层12的方法不同。例如，并无限制，可利用以下工艺来沉积隔离区15包括的电介质隔离材料：(1)快速热处理，例如也称作HTO的高温氧化物；或(2)等离子体沉积，例如也称作HDP氧化物的高密度等离子体氧化物；或(3)作为(1)和(2)的组合。
[0024]图1所示的半导体结构的绝缘体上半导体衬底部分可利用几种方法中的任何一种方法来制造。非限制性示例包括层叠方法、层转移方法和通过氧注入隔离(SIMOX)方法。
[0025]尽管本实施例在包括基础半导体衬底10、埋置电介质层12和表面半导体层14的绝缘体上半导体衬底的上下文中说明了本发明，但并非如此限制了本发明和实施例。而是，该实施例可以在利用块体(bulk)半导体衬底(其通过在基础半导体衬底10和表面半导体层14具有相同化学成分和结晶方向的情况下没有埋置电介质层12而得到)的某些情况下可选择地实现。实施例也预期使用混合取向(HOT)衬底。混合取向衬底在单个半导体衬底中具有多个结晶方向。
[0026]图1也示出了(在截面中)位于被隔离区域15分隔开的表面半导体层14的部分中和表面半导体层14的部分上的多个场效应晶体管器件T1和T2。场效应晶体管器件T1和T2包括(1)多个位于表面半导体层14上的栅电介质16；(2)多个位于栅电介质16上的栅电极18；(3)多个邻接栅电介质16和栅电极18的相对侧壁放置的间隔件层20(尽管期望在平面视图中完全环绕这些结构)；(4)多个位于表面半导体层14中的延伸和源极/漏极区22，并且其由栅电极18之下的优选未掺杂的沟道区隔开；和(5)位于多个源极/漏极区22和栅电极18的顶面上的多个硅化物层24。
[0027]加高的延伸和源极/漏极区22’以及硅化物层24’是可选择的和优选的，也用虚影将其示出在图1的示意性截面图中，其可被用来代替延伸和源极/漏极区22以及硅化物层24。
[0028]每个前述的层和结构可包括半导体制造技术中传统的材料并具有半导体制造技术中传统的尺寸。每个前述的层和结构也可使用半导体制造技术中传统的方法来形成。
[0029]栅电介质16可包括诸如硅的氧化物、氮化物和氮氧化物的传统电介质材料，其具有在真空中测量的大约4(即，通常为氧化硅)至大约8(即，通常为氮化硅)的介电常数。可选择地，栅电介质16一般可包括较高介电常数的电介质材料，其具有大约8至至少大约100的介电常数。这种较高介电常数的电介质材料可包括但不限于氧化铪、硅酸铪、氧化锆、氧化镧、氧化钛、钛酸锶钡(BST)和锆钛酸铅(PZT)。栅电介质16可利用几种适合其材料成分的方法中的任何一种方法来形成。非限制的示例包括热或等离子体氧化或氮化方法、化学汽相沉积方法(包括原子层沉积方法)和物理汽相沉积方法。通常，栅电介质16包括热氧化硅电介质材料，其具有大约5至大约70埃的厚度。
[0030]栅电极18可包括含有但不限于某种金属、金属合金、金属氮化物和金属硅化物的材料、以及其叠层和其合成物。栅电极18也可包括掺杂的多晶硅和多晶硅-锗合金材料(即，具有每立方厘米大约l×1018至l×1022个掺杂剂原子的掺杂剂浓度)以及多晶硅-金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，前述的材料也可利用几种方法中的任何一种方法来形成。非限制的示例包括自对准硅化物(salicide)方法、化学汽相沉积方法和物理汽相沉积方法，例如但不限于蒸镀方法和溅射方法。通常，栅电极18包括掺杂的多晶硅材料，其具有大约400至大约2000埃的厚度。当由掺杂的多晶硅材料形成时，栅电极18通常利用光刻和离子注入方法来形成。需要离子注入步骤来用n型掺杂剂掺杂NFET栅极，而用p型掺杂剂掺杂PFET栅极。
[0031]间隔件20可包括电介质材料，并且尤其该间隔件一般可包括较低介电常数的电介质材料，其具有小于大约4的介电常数。这种低介电常数减少了栅极18与延伸和源极/漏极区22之间的寄生电容。间隔材料可使用包括但不限于化学汽相沉积方法和物理汽相沉积方法的方法来形成。间隔件20也利用均厚层沉积和各向异性回蚀(etchback)方法来形成以具有特殊的向内弯曲(inward pointing)的间隔件形状。通常，间隔件20包括氧化硅和氮化硅电介质材料的组合。
[0032]延伸和源极/漏极区22适当地包括一般传统的n导电型掺杂剂或一般传统的p导电型掺杂剂。如本领域的技术人员所理解的，利用两步离子注入方法来形成延伸和源极/漏极区22。该方法中的第一离子注入处理步骤使用栅电极18而没有间隔件20作为掩模来形成多个延伸区，其中每个延伸区在间隔件20下延伸。第二离子注入处理步骤使用间隔件20和栅电极18作为掩模来形成延伸和源极/漏极区22的更大的接触区部分，而同时合并延伸区。在每个延伸和源极/漏极区22中，掺杂度是每立方厘米大约l×1019至大约l×1021个掺杂剂原子。一对延伸和源极/漏极区22中的延伸区在一定条件下可以比该一对延伸和源极/漏极区22的接触区被更轻度地掺杂，尽管这样的掺杂浓度不是本发明的要求。
[0033]硅化物层24可包括任何几种硅化物形成金属的任何一种。候选硅化物形成金属的非限制性示例包括镍、钴、钛、钨、铒、镱、铂和钒硅化物形成金属，或者以上材料的合金。镍和钴硅化物形成金属尤其常用。以上所列举的硅化物形成金属中的其它较不常用。通常，硅化物层24利用自对准硅化物方法来形成。自对准硅化物方法包括：(1)在没有硅化物层24的图1的半导体结构上形成均厚硅化物形成金属层；(2)热退火均厚硅化物形成金属层及与其接触的硅表面来选择性地形成硅化物层，同时使未反应的金属硅化物形成金属层留在例如间隔件20之上；和(3)从例如间隔件20选择性地剥去金属硅化物形成金属层的未反应部分。通常，硅化物层24包括硅化镍材料或硅化钴材料，其具有大约50至大约300埃的厚度。
[0034]图2示出了设置来使图1所示的半导体结构平坦化的层间电介质(ILD)层26。层间电介质层26可包括埋置电介质层12和隔离区15所包括的几种电介质材料中的任何一种电介质材料。可选择地，具有小于大约4的介电常数的较低介电常数的电介质材料(即，掺氟和掺碳二氧化硅材料)也可用于层间电介质(ILD)层26，因为其减少了栅电极18和导体之间的寄生电容。通常使层间电介质层26沉积为均厚层并且随后被平坦化以形成层间电介质层26。这种平坦化可利用半导体制造技术中传统的方法来实现。这种平坦化方法可包括但不限于机械平坦化方法以及化学机械抛光平坦化方法。化学机械抛光平坦化方法是最常用的。
[0035]图3首先示出了放置来覆盖第二晶体管T2的掩模层28。掩模层28可包括几种掩模材料中的任何一种掩模材料。非限制性示例包括硬掩模材料和光致抗蚀剂掩模材料。光致抗蚀剂掩模材料通常较常用。候选的光致抗蚀剂材料包括正光致抗蚀剂材料、负光致抗蚀剂材料和混合光致抗蚀剂材料。通常，掩模层28包括正光致抗蚀剂材料或负光致抗蚀剂材料，其具有大约1000至大约3000埃的厚度。
[0036]图3也示出了一剂第一功函数调整离子30，其被注入第一晶体管T1的栅电极18中以形成具有栅电极18’的第一晶体管T1’。以相对于基础半导体衬底10的平面大约10度至大约45度的倾角注入所述一剂第一功函数调整离子30，使得栅电极18’的居中的倒V形底部不被注入所述一剂第一功函数调整离子30。当栅电极18包括硅化物材料(诸如但不限于硅化镍材料或硅化钴材料)或掺杂的多晶硅材料时，所述一剂第一功函数调整离子30可包括在栅电极18’内提供取决于横向(即，栅长或栅线宽)的功函数变化的掺杂剂，或更具体地说为反掺杂剂。典型的掺杂剂可包括但不限于包含掺杂剂物质的传统的砷、硼和磷。还包括并且也不限于含有掺杂剂物质的铟和锑。通常，可以使用第III族(即，p型)和第V族(即，n型)掺杂剂物质中的任何一种。通常，按每平方厘米衬底面积大约1014至大约1016离子的剂量提供所述一剂第一功函数调整离子30。
[0037]图4示出了从图3的半导体结构去除第一掩模28的结果。利用半导体制造技术中传统的方法和材料可去除第一掩模。非限制性示例包括湿式化学去除方法和材料、干式等离子体去除方法和材料以及集合体去除方法和材料。
[0038]图5示出了放置来覆盖第一晶体管T1’的第二掩模32和一剂第二功函数调整离子34，其被注入第二晶体管T2的栅电极18以形成具有栅电极18”的第二晶体管T2’。另外，第二掩模32与第一掩模28类似、等同或相同，但是第二掩模被放置来覆盖第一晶体管T1’而不是第二晶体管T2。另外，所述一剂第二功函数调整离子34与所述一剂第一功函数调整离子30类似、等同或相同，但是与所述一剂第一功函数调整离子30相比，旨在具有相反的功函数调整效应。更具体地，所述一剂第一功函数调整离子30和所述一剂第二功函数调整离子34中的一个旨在与栅电极18’或18”的中心相比，在栅电极18’或18”的边缘处提供更高的功函数(并且可应用于n-FET)。类似地，所述一剂第一功函数调整离子30和所述一剂第二功函数调整离子34中的另一个旨在与栅电极18’或18”的边缘相比，在栅电极18’或18”的中心处提供更高的功函数(并且可应用于p-FET)。通常：(1)在栅电极18’或18”的中心的功函数对于n-FET是大约4.4至大约4.6电子-伏特，而对于p-FET是大约4.6至大约4.8电子-伏特；(2)栅电极18’或18”外部部分的较低的功函数对于p-FET是大约4.4至大约4.6电子-伏特；(3)栅电极18’或18”外部部分的较高的功函数对于n-FET是大约4.6至大约4.8电子-伏特。
[0039]图6示出了从图5的半导体结构去除第二掩模32的结果。利用与用于从图3的半导体结构去除第一掩模28来提供图4的半导体结构的方法和材料类似、等同或相同的方法和材料来去除第二掩模32。
[0040]图6示出了根据本发明实施例的半导体结构。该半导体结构包括通常具有不同导电类型(即，不同的掺杂剂极性)的第一晶体管T1’和第二晶体管T2’的CMOS结构。第一晶体管T1’和第二晶体管T2’分别包括第一栅电极18’和第二栅电极18”。第一栅电极18’和第二栅电极18”中的每一个具有横向(即，线宽或栅长)可变的功函数。使用适当的所注入功函数调整离子30或34的大角度倾斜注入方法使第一栅电极18’和第二栅电极18”中的每一个中的横向可变功函数有效。如将在下面示例的上下文中更详细说明的，尤其期望晶体管的栅电极中的功函数的横向变化以提供未掺杂的沟道晶体管的增强电特性，该未掺杂的沟道晶体管在绝缘体上半导体衬底中利用特别薄的(即，从大约50至大约100埃)表面半导体层来制造。
[0041]图7至图17示出的一系列示意性截面图图解说明了根据本发明另一实施例的制造半导体结构的渐进阶段的结果。该另一实施例包括本发明的第二实施例。图7示出了根据第二实施例的在其早期制造阶段的半导体结构的示意性截面图。
[0042]图7示出了相同的基础半导体衬底10、埋置电介质层12、表面半导体层14和隔离区15，其在图1至图6中说明的第一实施例中被说明。前述的衬底、层和结构可包括与以上相对于图1至图6所描述的材料类似、等同或相同的材料；具有与以上相对于图1至图6所描述的厚度类似、等同或相同的厚度；以及利用与以上相对于图1至图6所描述的方法类似、等同或相同的方法来形成。
[0043]图7也图解说明了与图1至图6中说明的第一实施例中的栅电介质16对应的多个栅电介质16’，但是其具有较大的横向尺寸并完全覆盖表面半导体层14。
[0044]图7最终说明了多个栅电极叠层G1和G2，其中每一个栅电极叠层包括中能隙材料层18a，该中能隙材料层18a具有位于其上的掺杂的多晶硅材料层18b(即，包括每立方厘米大约1018至大约1021掺杂剂原子的掺杂浓度)。栅电极叠层G1和G2中的每一个旨在向伴随着进一步处理图7所示的半导体结构而制造的横向可变的功函数栅电极提供中等功函数中心区域(例如，具有从大约4.4至大约4.8电子-伏特的功函数)。中能隙材料层18a可包括的中能隙材料包括钨(W)、氮化钛(TiN)和氮化钽(TaN)。可利用半导体制造技术中的传统方法来形成中能隙材料层18a可包括的中能隙材料和掺杂的多晶硅材料层18b可包括的掺杂的多晶硅材料中的每一个。这些方法的非限制性示例包括化学汽相沉积方法、物理汽相沉积方法和原子层沉积(ALD)方法。通常，每个中能隙材料层18a具有大约50至大约100埃的厚度，而每个掺杂的多晶硅层18b具有大约500至大约1000埃的厚度。
[0045]图8示出了共形地放置来覆盖图7的半导体结构的第一盖层21a。第一盖层21a可包括几种盖层材料的任何一种盖层材料，尽管电介质盖层材料是尤其常用的。通常，第一盖层21a包括氮化硅盖层材料，其具有大约200至大约1000埃的厚度。图9示出了对第一盖层21a构图而形成第一盖层21a’的结果，该第一盖层21a’覆盖第二栅电极叠层G2但不覆盖图7所示的第一栅电极叠层G1。可利用半导体制造技术中传统的光刻和蚀刻方法来实现构图。蚀刻方法具体包括湿式化学蚀刻方法、干式等离子体蚀刻方法和集合体蚀刻方法。
[0046]图10示出了位于图9的半导体结构上的第一功函数调整层19a。第一功函数调整层19a可包括具有比栅电极叠层G1和G2的功函数低或高的功函数的材料。较低功函数材料可包括但不限于铝(Al)、钛(Ti)和钽(Ta)材料。较高功函数材料可包括但不限于镍(Ni)、铂(Pt)和钯(Pd)材料。通常，第一功函数调整层19a包括诸如但不限于铝(Al)、钛(Ti)和钽(Ta)的较低功函数材料，其具有大约5至大约25埃的厚度。
[0047]图11示出了各向异性蚀刻第一功函数调整层19a以形成第一功函数调整层19a’的结果。该各向异性蚀刻使用适合于用来形成第一功函数调整层19a的蚀刻剂气体成分。图12示出了从第二栅电极堆积G2而不从第一栅电极叠层G1去除第一盖层21a’和第一功函数调整层19a’由此以从第一栅电极叠层G1提供第一栅电极叠层G1’的结果。在利用通常具有使用传统的光刻方法形成的光致抗蚀剂层遮蔽第一栅电极叠层G1后进行前述的去除措施。因此，第一栅电极叠层G1’因第一功函数调整层19a’的存在而具有横向可变功函数。
[0048]图13至图17图解说明了一般与图8至图12的半导体结构制造工艺步骤对应的半导体结构制造工艺步骤。
[0049]具体地，图13示出了位于图12的半导体结构之上的第二盖层21b。第二盖层21b可包括与图8所示的第一盖层21a的材料类似、等同或相同的材料；具有与图8所示的第一盖层21a的厚度尺寸类似、等同或相同的厚度尺寸；以及利用与用于形成图8所示的第一盖层21a的方法类似、等同或相同的方法来形成。图14示出了对第一盖层21b构图以形成覆盖第一栅电极叠层G1而不覆盖第二栅电极叠层G2的第一盖层21b’的结果。
[0050]图15示出了在图14的半导体结构之上形成第二功函数调整层19b的结果。另外，第二功函数调整层19b通常与图10所示的第一功函数调整层19a类似、等同或相同，但与第一栅电极叠层G1’相比通常提供第二栅电极叠层G2的功函数的反向调整。通常，第二功函数调整层19b包括但不限于诸如镍(Ni)、铂(Pt)和钯(Pd)的较高功函数材料，其具有大约5至大约25埃的厚度。
[0051]图16示出了各向异性蚀刻第二功函数调整层19b以形成第二功函数调整层19b’的结果。最终，图17示出了从第一栅电极叠层G1’去除第二功函数调整层19b’和第二盖层21b’以形成一对栅电极叠层G1’和G2’的结果。第二栅电极叠层G2’包括第二功函数调整层19b’，而第一栅电极叠层G1’包括第一功函数调整层19a’。图17的半导体结构的进一步制造可形成根据第一实施例的CMOS半导体结构。
[0052]图17示出了根据本发明第二实施例的半导体结构。该半导体结构包括第一栅电极叠层G1’和第二栅电极叠层G2’。第一栅电极叠层G1’包括含有位于其上的中能隙材料层18a和多晶硅层18b的芯。第一栅电极叠层G1’还包括层叠到中能隙材料层18a和多晶硅层18b的侧壁的第一功函数调整层19a’。第二栅电极叠层G2’也包括含有位于其上的中能隙材料层18a和多晶硅层18b的芯。第二栅电极叠层G2’还包括层叠到中能隙材料层18a和多晶硅层18b的侧壁的第二功函数调整层19b’。在第二实施例中，第一功函数调整层19a’和第二功函数调整层19b’利用向第一栅电极叠层G1’和第二栅电极叠层G2’提供不同的横向可变功函数的分开的功函数调整材料。
[0053]图18至图27示出的一系列示意性截面图图解说明了根据本发明再一实施例的制造半导体结构的渐进阶段的结果。这一本发明的附加实施例包括本发明的第三实施例。图18示出了根据该第三实施例的制造半导体结构的早期阶段的半导体结构的示意性截面图。
[0054]图18至图19总体上对应于第一实施例中的图1和图2，但没有硅化物层24并存在多个牺牲层17取代多个栅电极18。牺牲层17包括几种牺牲材料中的任何一种牺牲材料。非限制性示例包括导体牺牲材料、半导体牺牲材料和电介质牺牲材料。通常，牺牲层17包括多晶硅牺牲材料，其提供合适的蚀刻选择性以允许图19的半导体结构的进一步处理。
[0055]图20示出了去除右侧牺牲层17以留下孔A1的结果。尽管在图20中没有具体地说明，但是伴随着去除右侧牺牲层17通常遮蔽左侧牺牲层17(参看例如图3中的第一掩模层28)。右侧牺牲层17可利用半导体制造技术中传统的方法和材料来去除。非限制性示例包括湿式化学去除方法、干式等离子体去除方法和集合体去除方法。通常，包括多晶硅材料的右侧牺牲层17可利用适当的含水酸溶液或者可选择地利用包括含有蚀刻物气体的氯的等离子体蚀刻剂气体成分来有效地去除。此外，任选地，在孔A1的基部的栅极电介质16也可被去除以及随后用不同的栅极电介质材料来代替。
[0056]图21示出了位于图20的半导体结构之上并部分地填补孔A1以形成孔A1’的第一功函数调整层19a。图21中的第一功函数调整层19a与如图10所示的第二实施例中的第一功函数调整层19a类似，但是，就第二实施例与第三实施例相比，其中第一功函数调整层19a覆盖不同的形貌来讲，图21中的第一功函数调整层19a有所不同。
[0057]图22示出了各向异性蚀刻第一功函数调整层19a以在孔A1’中形成第一功函数调整层19a’的结果。当使用半导体制造技术中传统的各向异性蚀刻方法和材料时，第一功函数调整层19a可被各向异性蚀刻以形成第一功函数调整层19a’。
[0058]图23示出了用栅电极18
Figure 2008100046029_0
回填孔A1’的结果。栅电极18
Figure 2008100046029_1
可包括与图1所示的第一实施例中的用于形成栅电极18的材料类似的材料并具有与图1所示的第一实施例中的用于形成栅电极18的尺寸类似的尺寸。用于形成栅电极18
Figure 2008100046029_2
的方法通常是不同的，因为通常使用均厚层沉积和平坦化方法来形成栅电极18
Figure 2008100046029_3
。通常，栅电极18
Figure 2008100046029_4
包括但不限于诸如钨(W)、氮化钛(TiN)和氮化钽(TaN)的中能隙材料(即，类似于图7至图17的第二实施例中所述的中能隙材料层18a)，其在使用化学机械抛光平坦化方法时被平坦化。
[0059]图24至图27图解说明了与图20至图23所说明的半导体结构制造类似的半导体结构制造的结果。具体地，图24图解说明了去除左侧牺牲层17以形成第二孔A2的结果(类似地假设遮蔽栅电极18
Figure 2008100046029_5
)。图25图解说明了位于图24的半导体结构之上的第二功函数调整层19b以及形成第二孔A2’。图26示出了各向异性蚀刻第二功函数调整层19b以在孔A2’中形成第二功函数调整层19b’的结果。最后，图27示出了用另一栅电极18
Figure 2008100046029_6
回填第二孔A2’的结果。
[0060]图28示出了从图27的半导体结构去除层间电介质层26的结果。使用半导体制造技术中传统的方法和材料可实现该去除。这些方法通常包括但不限于湿式化学去除方法和干式等离子体去除方法。图28的半导体结构可进一步被制造成提供在栅电极18
Figure 2008100046029_7
之上的硅化物层以及类似于图1至图6的示意性截面图中所示的硅化物层24的源极/漏极区22。
[0061]图27和图28示出了根据本发明第三实施例的半导体结构的示意性的截面图。类似于第一实施例，第三实施例也提供包括多个栅电极的CMOS结构(即，包括：(1)第一晶体管T1”中的栅电极18
Figure 2008100046029_8
和第一功函数调整层19a’；和(2)第二晶体管T2”中的栅电极18
Figure 2008100046029_9
和第二功函数调整层19b’)，其中每一个具有横向可变的功函数。
[0062]图29示出了针对利用没有横向可变功函数的栅电极制造的场效应晶体管的阈值电压相对于栅长的关系(对于每个轴具有任意单位)的曲线。图29也示出了对应于5nm至9nm的表面半导体层厚度中的、作为表面半导体层厚度的函数的阈值电压和栅长的一系列曲线。如图29所示，跌落(roll-off)特性对该表面半导体层厚度非常敏感。对于薄的表面半导体层，在“跌落”之前在短的栅长值下阈值电压保持恒定，但是对于厚的表面半导体层，在长的栅长下发生跌落。由于在薄的表面半导体层中的量子力学限制，对于较薄的表面半导体层，阈值电压值也增加。在图29中进一步说明了对于8nm厚度表面半导体层来讲在最短栅长下对于阈值电压的基准点29a。在图29中最终说明了对于7nm厚度表面半导体层来讲在标称栅长下对于阈值电压的另一基准点29b。将前述两个阈值电压之间的差表示为ΔVt。
[0063]由于在绝缘体上半导体衬底中的栅长和半导体表面层厚度的正常制造可变性，所以需要对于最坏的情况指定特定器件的截止电流。因此，需要将器件设计成在某一最小栅长和最坏情况的表面半导体层厚度值下满足截止电流规格，如基准点29a所示。所以，标称器件的阈值电压需要被提升到比期望值高很多的值，如基准点29b所示，以便满足最坏情况的器件的截止电流规格。该ΔVt能极大地降低整个技术的性能。
[0064]图30示出了与图29的曲线对应的曲线，但是不同之处在于栅电极包括芯层和横向层叠的外层，使得整个栅电极具有横向可变功函数。基准点30a和30b对应于图29中的基准点29a和29b。图30也图解说明了所期望的小了很多的ΔVt，这是因为表面半导体层厚度的变化由此具有对阈值电压更多的限制作用并为在未掺杂的超薄绝缘体上半导体衬底中制造CMOS器件和其它场器件提供了更大的制造工艺窗口。较小的ΔVt也意味着由图30中的基准点30b表示的标称器件将比图29中基准点29b所示的标称器件具有更好的性能。
[0065]本发明的优选实施例是为了说明本发明而非限制本发明。对根据优选实施例的半导体结构的方法、材料、结构和尺寸可做出修改和调整，尽管进一步根据所附权利要求还提供了根据本发明的实施例。

Claims (19)

1.一种半导体结构，其包括位于半导体衬底上方的栅电极，所述栅电极具有在所述栅电极中横向可变的功函数。
2.如权利要求1所述的半导体结构，其中，所述栅电极被包括在MOSFET器件中。
3.如权利要求1所述的半导体结构，其中，所述栅电极被包括在CMOS器件中。
4.如权利要求1所述的半导体结构，其中，所述栅电极被包括finFET器件中。
5.如权利要求1所述的半导体结构，其中，所述栅电极包括具有相对较高的功函数的中心区域。
6.如权利要求1所述的半导体结构，其中，所述栅电极包括具有相对较低的功函数的中心区域。
7.如权利要求1所述的半导体结构，其中，所述栅电极包括具有第一功函数的芯材料和被层叠到所述芯材料并具有不同于所述第一功函数的第二功函数的第二材料。
8.如权利要求1所述的半导体结构，其中，所述栅电极包括具有第一功函数的倒V形状的芯材料和与所述芯材料相邻并具有不同于所述第一功函数的第二功函数的第二材料。
9.如权利要求1所述的半导体结构，其中，所述栅电极位于所述半导体衬底中的未掺杂的沟道上方。
10.一种制造半导体结构的方法，包括以下步骤：
提供包括栅电极的半导体衬底，该栅电极被形成在所述半导体衬底上方；和
处理所述栅电极以提供处理过的栅电极，该处理过的栅电极具有在所述处理过的栅电极中横向可变的功函数。
11.如权利要求10所述的方法，其中，所述提供所述半导体衬底的步骤包括提供块体半导体衬底。
12.如权利要求10所述的方法，其中，所述提供所述半导体衬底的步骤包括提供绝缘体上半导体衬底。
13.如权利要求10所述的方法，其中，所述提供所述半导体衬底的步骤包括提供在所述半导体衬底中未掺杂的沟道区上方形成的所述栅电极。
14.如权利要求10所述的方法，其中，所述处理步骤包括利用大角度倾斜注入方法来对所述栅电极进行离子注入，所述大角度倾斜注入方法使用功函数调整离子。
15.如权利要求10所述的方法，其中，所述处理步骤包括在所述栅电极上层叠功函数调整层。
16.一种制造半导体结构的方法，包括以下步骤：
提供包括伪栅电极的半导体衬底，该伪栅电极被形成在所述半导体衬底上的栅电介质上方的电介质层中；
去除所述伪栅电极以形成第一孔暴露所述栅电介质；
在所述第一孔的侧壁及底部形成功函数调整层；
各向异性蚀刻所述功函数调整层以使所述栅电介质暴露，从而形成第二孔；以及
在所述第二孔中填充栅电极，
其中所述功函数调整层的功函数与所述栅电极的功函数不同。
17.如权利要求16所述的方法，其中，所述提供所述半导体衬底的步骤包括提供块体半导体衬底。
18.如权利要求16所述的方法，其中，所述提供所述半导体衬底的步骤包括提供绝缘体上半导体衬底。
19.如权利要求16所述的方法，其中，所述去除步骤在所述半导体衬底中未掺杂的沟道上方形成所述孔。
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