DE69017798T2

DE69017798T2 - Dünnfilm-MOS-Transistor, bei dem die Kanalzone mit der Source verbunden ist, und Verfahren zur Herstellung.

Info

Publication number: DE69017798T2
Application number: DE69017798T
Authority: DE
Inventors: Michel Haond
Original assignee: France Telecom SA
Current assignee: Orange SA
Priority date: 1989-06-19
Filing date: 1990-06-18
Publication date: 1995-12-07
Anticipated expiration: 2010-06-19
Also published as: EP0414618A1; FR2648623B1; EP0414618B1; FR2648623A1; US5089870A; DE69017798D1

Description

Die vorliegende Erfindung liegt im Bereich der MOS- Transistoren, die in einer dünnen Siliciumschicht auf einem isolierenden Substrat hergestellt sind.
Bei den Silicium-Auf-Isolator-Technologien werden die einzelnen Transistoren in Bereichen einer monokristallinen Siliciumschicht auf einem Isolator ausgebildet. Man unterscheidet zwei prinzipielle Technologiearten je nach der Art, wie die einzelnen Transistoren voneinander isoliert sind.
Nach einer ersten Technologie wird jeder MOS-Transistor in einem Plateau, einer Mesa, der dünnen monokristallinen Siliciumschicht ausgebildet, wobei die einzelnen Plateaus durch Entfernen der dünnen Siliciumschicht voneinander isoliert sind.
Nach einer zweiten Technologie werden die Bereiche, in denen die einzelnen Transistoren ausgebildet sind, durch eine dielektrische Isolierung voneinander getrennt, allgemein durch eine Oxidation von Bereichen der dünnen Schicht an anderen Stellen als denen, in denen die Transistoren ausgebildet werden sollen.
Zunächst wird der Stand der Technik und die vorliegende Erfindung im Rahmen der Mesa-Technologie beschrieben, wonach anschließend eine Variante der vorliegenden Erfindung im Rahmen der Technologie mit dielektrischer Isolierung beschrieben wird.
Die Figuren 1A und 1B zeigen einen Schnitt und eine Aufsicht eines herkömmlichen MOS-Transistors, der in Silicium-Auf-Isolator-Technik ausgebildet ist (Figur 1A zeigt einen Schnitt längs der Linie A-A in der der Figur 1B).
Wie diese Figuren zeigen, wird eine derartige Struktur ausgehend von einer dünnen monokristallinen Siliciumschicht auf einem Substrat 1 ausgebildet. Diese dünne Siliciumschicht wird geätzt, so daß nur noch ein Muster verbleibt, dessen zentraler Bereich einen Graben 3 entspricht, der mit einem ersten Leitungstyp, hier mit dem P-Typ dotiert ist, und zwar schwach dotiert im oberen Bereich, wo sich unter der Wirkung eines Gates ein Kanal ausbildet, und dessen äußere Bereiche einer Source 5 und einer Drain 6 entsprechen, die stark mit dem entgegengesetzten Leitungstyp im Graben dotiert sind, hier mit N&spplus;. Ein leitendes Gate 7 wird oberhalb des Kanalbereiches des Grabens unter Zwischenschaltung einer isolierenden Schicht 8 ausgebildet. Üblicherweise ist das Gate 7 polykristallines Silicium und die isolierende Schicht des Gate 8 Siliciumoxid. Darüber hinaus sind in herkömmlicher Art isolierende Ränder 9, üblicherweise aus Siliciumoxid oder Siliciumnitrid zu beiden Seiten des Gate vorgesehen und haben die Aufgabe, einerseits die Ausbildung von Implantationen in Drain und Source in der dargestellten Form zu erlauben, das heißt tiefer unter das Gate in ihrem oberen Bereich sich zu erstrekken, und andererseits eine Isolierung zwischen dem Gatekontakt und den Kontakten von Drain und Source zu gewährleisten.
In der Aufsicht der Figur 1b finden sich die beschriebenen Elemente in der Ansicht der Figur 1A mit den gleichen Bezugszeichen wieder. Durch Kreuze sind in den Rechtecken die Kontakte von Drain und Source dargestellt.
Des weiteren ist es im Bereich der Verwendung von MOS- Transistoren bekannt, daß es wünschenswert ist, einen Kontakt zwischen dem Grabenbereich 3 und dem Bereich der Source 5 vorzusehen, um verschiedene parasitäre Effekte zu vermeiden, zum Beispiel:
1) Den "Kink"-Effekt, der an die Existenz eines schwebenden Grabens gebunden ist, wenn die Siliciumschicht auf dem Isolator zu dick und/oder zu hoch dotiert ist (dieser Effekt zeigt sich in einem Buckel der Kennlinie Drainstrom/Drainspannung);
2) Das Auftreten eines parasitären bipolaren Transistors, der eine Hysterese in den Strom-Spannungs- Kennlinien des Transistors bewirkt;
3) Das Auftreten eines parasitären Randtransistors an der seitlichen Isolierung.
Um einen solchen Kontakt zwischen dem Graben und der Source einzurichten, besteht die herkömmliche Lösung wie in Figur 1B dargestellt darin, eine Verlängerung des monokristallinen, dem Graben entsprechenden Siliciumbereichs vorzusehen, wobei diese Verlängerung in Figur 1B mit dem Bezugszeichen 10 bezeichnet ist, und einen Kontakt auf dieser Verlängerung vorzusehen, wobei dieser Kontakt dann über eine Metallisierung mit dem Kontakt der Source 5 verbunden wird. Die Verlängerung 10 muß mit dem gleichen Leitungstyp wie das Substrat dotiert sein, jedoch auf wesentlich stärkerem Dotierungsniveau (P&spplus; in dem dargestellten Beispiel). Diese herkömmliche Struktur hat den offensichtlichen Vorteil, daß die Oberfläche eines jeden elementaren Transistors vergrößert wird. Tatsächlich ist die für einen Kontakt notwendige Fläche praktisch von der gleichen Größenordnung, zumindest im Rahmen der tatsächlichen Technologien, wie die Dimensionen der Source, der Drain oder des Kanals eines Transistors. So ist zum Beispiel bei einer tatsächlichen Realisierung die Dicke der monokristallinen Siliciumschicht in der Größenordnung von 200 nm und jedes Transistormuster hat Dimensionen in der Größenordnung von 2000 x 5000 nm, so daß der Bereich 10, der allein die Einrichtung eines Kontaktes ermöglicht, Dimensionen in der Größenordnung von 2000 x 2000 nm haben muß. Darüber hinaus wird der Zugangswiderstand zwischen diesem Kontakt und dem Graben selbst nachteilig, wenn die Dimensionen der Transistoren sich verringern.
Ein solcher Kontakt Graben-Source ist ebenfalls in den Schriften EP-A-0 315 424, FR-A-2 520 556 und EP-A-0 304 811 vorgesehen, jedoch haben alle diese Schriften Kontakte mit einem und/oder dem anderen der drei folgenden Nachteile: Schlechter Zugangswiderstand, komplexe Struktur, Vergrößerung der Fläche.
Es ist eine Aufgabe der vorliegenden Erfindung, eine neue Struktur eines MOS-Transistors vorzusehen, der in einer Siliciumschicht auf einem Isolator ausgebildet ist, wobei in der Schicht ein Kontakt zwischen dem Graben und der Source vorgesehen ist, und dieser Kontakt praktisch die Oberfläche des Transistors nicht vergrößert.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein spezielles Herstellungsverfahren einer solchen Struktur im Rahmen der MOS-Transistoren vom Mesa-Typ aus Silicium auf einem Isolator anzugeben.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein spezielles Herstellungsverfahren einer solchen Struktur im Rahmen von MOS-Transistoren vom Typ mit dielektrischer Isolierung vorzusehen.
Um diese und andere Aufgaben zu lösen, wird mit der vorliegenden Erfindung ein MOS-Transistor des aus der EP-A-0 315 424 bekannten Art vorgesehen, der zumindest einen stark dotierten seitlichen Streifen vom Leitungstyp des Grabens aufweist, in dem der Kanalbereich ausgebildet ist, wobei dieser Streifen sich entlang des Randes des Grabens erstreckt.
Ein Verfahren zur Herstellung eines MOS-Transistors nach einer ersten Ausführungsform der vorliegenden Erfindung umfaßt nach einem Ätzen der Mesa-Zonen und solange die Maske (Oxid-Nitrid), die zum Begrenzen der Mesa-Zonen diente, noch am Platz ist, die folgenden Schritte:
Ausbilden einer Schicht polykristallinen Siliciums, die die gesamte Struktur überdeckt;
anisotropes Atzen dieser polykristallinen Siliciumschicht derart, daß lediglich ein Trennbereich um jede Mesa verbleibt;
Ätzen der Trennbereiche derart, daß lediglich die gewünschten seitlichen Steifen belassen werden, die sich längs eines Teiles des Grabenbereiches und längs des benachbarten Source-Bereiches erstrecken;
Fortfahren entsprechend dem herkömmlichen Herstellungsverfahren für einen MOS-Transistor des Mesa- Typs auf einem Isolator.
Ein Herstellungsverfahren eines MOS-Transistors nach einer zweiten Ausführungsform der vorliegenden Erfindung umfaßt nach dem Ätzschritt einer Maske, die zum Begrenzen der Oxidationsbereiche dient, welche die einzelnen Transistoren voneinander trennen, und solange diese Maske (Oxid-Nitrid) noch vorhanden ist, und vor dem Oxidationsschritt, die folgenden Schritte:
Bilden einer zweiten Maske mit einer Öffnung zumindest entlang eines seitlichen Streifens, der den Source-Bereich und den Graben-Bereich am Rand überdeckt;
Ausführen einer Implantation mit einem Leitungstyp des Grabens mit hoher Dotierung;
Ausführen eines Glühschrittes;
Entfernen der zweiten Maske;
Ausführen eines Oxidationsschrittes, um die Bereiche, in denen die MOS-Transistoren gebildet werden, zu isolieren; und
Fortfahren nach dem herkömmlichen Herstellungsverfahren für einen MOS-Transistor auf einem Isolator mit dielektrischer Isolierung.
Diese und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden näher in der nachfolgenden Beschreibung von Ausführungsbeispielen an Hand der Zeichnung näher beschrieben, wobei
die Figuren 1A und 1B einen Schnitt bzw. eine Aufsicht eines aus dem Stand der Technik bekannten MOS-Transistor vom Typ Silicium-Auf-Isolator darstellen;
die Figuren 2A, 2B, 2C und 2D jeweils eine Aufsicht bzw. verschiedene Schnittansichten eines Transistors vom Mesa-Typ gemäß der vorliegenden Erfindung darstellen;
die Figuren 3A bis 8A in schematischer Weise an Hand von Schnittansichten aufeinanderfolgende Herstellungsschritte für einen MOS-Transistor vom Mesa-Typ gemäß der vorliegenden Erfindung und die Figuren 3B bis 8B korrespondierende Aufsichten darstellen; und
die Figuren 9A bis 11A aufeinanderfolgende Schnittansichten zur Erläuterung eines Herstellungsverfahrens eines Transistors gemäß der vorliegenden Erfindung vom Typ mit dielektrischer Isolierung und die Figuren 9B bis 11B korrespondierende Aufsichten darstellen.
In den verschiedenen Figuren werden die gleichen Bezugszeichen für gleiche Elemente oder Schichten verwendet. Des weiteren wird bemerkt, daß, entsprechend herkömmlicher Übung im Bereich der Darstellung von integrierten Schaltungen, die verschiedenen Bereiche, Zonen und Schichten nicht im tatsächlichen Maßstab, und zwar weder von Figur zu Figur noch innerhalb einer Figur gezeichnet sind, um auf diese Weise die Lesbarkeit der Figuren zu verbessern. Der Fachmann wird sich auf üblicherweise bekannte Werte oder die speziell in dieser Beschreibung angegebenen Werte beziehen können.
In den Figuren 2A bis 2D ist ein Transistor vom Mesa- Typ gemäß der vorliegenden Erfindung dargestellt. Die Figuren 2B, 2C und 2D sind Schnittansichten längs der Ebenen BB, CC und DD, die in der Aufsicht der Figur 2A angegeben sind. Man sieht in diesen Figuren das Substrat 1 und die monokristalline Siliciumbeschichtung mit den Bereichen des Grabens 3, der Source 5 und der Drain 6, ebenso das Gate 7 und die seitliche Begrenzung 9 des Gate. Darüber hinaus ist in den Figuren 2B, 2C und 2D, jedoch nicht in Figur 2A, eine obere Silicidschicht 11 dargestellt, die sich automatisch auf den offenliegenden Bereichen des mono- oder polykristallinen Siliciums anordnet.
Gemäß der Erfindung fügt man einer herkömmlichen Struktur eines Transistors zumindest einen seitlichen Streifen aus polykristallinem leitendem Silicium mit dem gleichen Leitungstyp wie der Graben hinzu. Derartige Streifen 13 und 14 sind in den Figuren 2A, 2B und 2C zu sehen. Diese Streifen erstrecken sich über die gesamte Länge eines Transistorbereiches derart, daß sie seitlich in Kontakt mit einem Teil des Grabenbereiches und einem Teil zumindest des Sourcebereiches stehen. Da sie vom gleichen Leitungstyp wie der Graben sind, sind diese Streifen in elektrischem Kontakt mit dem Graben und der Silicidbereich der Source 11 stellt einen Kontakt zwischen diesen Streifen 13 und 14 und des Source 5 her. Darüber hinaus bemerkt man, daß im Laufe der verschiedenen Glühverfahren, die nach den Implantationen ausgeführt werden, die Dotierung der Bereiche 13 und 14 teilweise in die seitlichen Teile des Graben- und des Sourcebereiches diffundieren, wie dies durch die Punkte in den Figuren 2B und 2C angedeutet ist.
Mit einer solchen Struktur erhält man einen Kontakt Graben/Source, ohne die Dimension des MOS- Transistorbereiches vom Typ Silicium-Auf-Isolator wesentlich zu vergrößern. Im Nachfolgenden wird gezeigt, daß eine solche Struktur leicht realisierbar ist, und zwar ebenso im Rahmen einer Realisierung eines Mesa- Typs wie einer Realisierung eines Typs mit dielektrischer Isolierung.
Die Figuren 3A bis 8A sind Schnittansichten, und die Figuren 3B bis 8B Aufsichten, die aufeinanderfolgenden Herstellungsschritten eines MOS-Transistors vom Mesa- Typ mit einem Kurzschluß Graben-Source gemäß der vorliegenden Erfindung entsprechen.
Die Figur 3A stellt einen herkömmlichen vorausgehenden Herstellungsschritt dar, bei dem in einer vorgegebenen dünnen, monokristallinen und auf einem Substrat 1 ausgebildeten Siliciumschicht ein Siliciumbereich 20 begrenzt wird, indem eine Abdeckung durch eine Maskenschicht, zum Beispiel ein Sandwich aus Siliciumoxid (SiO&sub2;) 21 und Siliciumnitrid 22, vorgesehen wird, wobei diese Anordnung etwa eine Dicke in der Größenordnung von 80 nm aufweist.
Im folgenden, in Figur 4A dargestellten Schritt wird die gesamte Scheibe mit einer polykristallinen Siliciumschicht 23 bedeckt. In einer Ausführungsform kann dieses polykristalline Silicium anfänglich stark mit einem P&spplus;-Typ dotiert werden. Man geht dann auf ein selektives anisotropes Ätzen, zum Beispiel unter Plasma, der polykristallinen Siliciumschicht 23 über, um einen Bereich (20, 21, 22) zu erhalten, der von einem Rand aus polykristallinem Silicium vom Typ P&spplus; 24 umgeben ist, und, wie in Figur 5B dargestellt, wird dieser Bereich teilweise von einer Maske abgedeckt, die zumindest einen Teil des Bereiches, in dem der zentrale Graben gebildet werden soll, und des Bereiches, wo die Source gebildet werden soll, abdeckt. Man geht nun zu einem selektiven Ätzen des polykristallinen Siliciums an anderen stellen als an denen der Maske 25 über und erhält nach Entfernen der Schichten aus Siliciumnitrid 22 und Siliciumoxid 21 einen Bereich aus monokristallinem Silicium 20, der mit lokalen Streifen 26, 27 versehen ist, die sich entlang der Ränder des Bereicheslängs des Grabenbereiches und des Sourcebereiches erstrecken.
Anschließend fährt man mit den normalen Herstellungsschritten für einen MOS-Transistor fort, um ein Gate 7 aus polykristallinem Silicium oberhalb eines Gateoxides 8 zu bilden. Hiernach geht man zu einer ersten Implantation der Source und der Drain über, bildet danach die isolierenden Trennbereiche des Gate 9 und fährt mit einer zweiten Implantation von Source und Drain fort, um den Grabenbereich 3 und die Bereiche von Source und Drain 5 bzw. 6 zu erhalten.
Schließlich kann man, wie in den Figuren 8A und 8B dargestellt, eine Schicht aus metallischem Silicid ausbilden, die sich automatisch über alle offenen Bereiche des Siliciums und des polykristallinem Siliciums erstreckt. Dieses Silicid ist mit dem Bezugszeichen 11 wie in Figur 2D gekennzeichnet. Wie gut aus Figur 8B hervorgeht, wird die Siliciumschicht 11, die oberhalb des Sourcebereiches ausgebildet ist, ebenfalls oberhalb der Bereiche 26 und 27 aus polykristallinem Silicium ausgebildet, und gewährleistet den gewünschten Kurz schluß Source/Graben. Obwohl nicht in den Figuren dargestellt, wird man darüber hinaus bemerken, daß im Laufe der aufeinanderfolgenden Schritte von Implantation und Glühen der stark dotierte polykristalline Siliciumbereich entsprechend den Trennbereichen 26 und 27 die Diffusion der Dotierungen vom Typ P&spplus; in die benachbarten Bereiche von Source und Graben nach sich zieht.
Des weiteren wird der Fachmann bemerkt haben, daß die Konzentration der Dotierung vom Typ P&spplus; in den Bereichen 26 und 27 höher sein muß als die Konzentration der Dotierung vom Typ N&spplus; in den Bereichen von Drain und Source, damit die Implantation der Source nicht die Dotierung der seitlichen Bereiche neutralisiert. Wenn zum Beispiel die Implantation von Source in der Größenordnung von 2 bis 4 x 10¹&sup5; Atome Phosphor oder Arsen pro cm² ist, dann wird die Implantation der seitlichen Streifen in der Größenordnung von 4 bis 6 x 10¹&sup5; Atome Bor pro cm² liegen. Schließlich könnte man bei Betrachtung der Figur 5A auch bemerken, daß nach einer Entfernung der Schichten 21 und 22 (die nur eine Dicke in der Größenordnung von 80 nm haben) Reliefs aus polykristallinem Silicium verbleiben. Tatsächlich werden diese Reliefs verschwinden oder werden mehr oder minder stark abgeschwächt im Laufe der aufeinanderfolgenden Schritte der Oxidation und der Entfernung des Oxids, die zum Schluß vorgenommen werden, da, wenn man eine Oxidation ausführt, das polykristalline Silicium wesentlich schneller als das monokristalline Silicium oxidiert wird.
Die Ausführung einer Struktur der vorliegenden Erfindung im Rahmen eines Herstellungsverfahrens eines Transistors in einer dünnen Siliciumschicht mit dielektrischer Isolierung wird nun in Bezug auf die Schnittansichten der Figuren 9A bis 11A und die Aufsichten der Figuren 9B bis 11B beschrieben.
Die Figur 9A zeigt eine dünne monokristalline Siliciumschicht 30, die auf einem isolierenden Substrat 1 ausgebildet ist, wobei die Regionen, wo man Transistoren ausbilden will, mit einer Schutzschicht gegen eine Oxidation abgedeckt sind, die zum Beispiel durch ein Sandwich aus einem Siliciumoxid 31 und Siliciumnitrid 32 besteht. Schließlich wird, wie in Figur 93 dargestellt, eine Maske 34 mit einer Öffnung ausgebildet, die die Bereiche von Graben und Source des herzustellenden Transistors übergreift, und man fährt mit einer Implantation eines Dotierungsmittels vom Typ P&spplus; fort (gleicher Typ wie im Graben), wobei diese Implantation zu einem Teil durch die Maske 34 und zum anderen Teil durch die Schicht aus Siliciumnitrid 32 abgedeckt wird.
Danach erzeugt man ein Anwachsen des dicken Isolieroxides 35, wie in den Figuren 10A und 10 dargestellt, welches die Bereiche aus monokristallinem Silicium 36 voneinander trennt. Während dieses Oxidationsschrittes diffundiert die Dotierung vom Typ P&spplus;, die bei dem in Figur 93 dargestellten Schritt implantiert wurde, seitlich in den Bereich monokristallinen Siliciums 36, um Streifen P&spplus; 37 und 38 zu formen, die in Figur 10B dargestellt sind.
Man fährt nun mit der herkömmlichen Folge von Schritten fort, um einen MOS-Transistor und die abschließende Schicht aus Silicium 11 oder eine andere Schicht einer Metallisierung herzustellen, die auf dem Bereich der Source die Oberflächenbereiche 37 und 38 (sowie die seitlichen Bereiche) mit dem Bereich der Source kurzschließt. In Figur 11A werden hierbei die gleichen Bezugszeichen wie in den Figuren 8A und 2D verwendet.
Auf diese Weise erlaubt die vorliegende Erfindung, Bereiche von MOS-Transistoren mit einem Kurzschluß Graben-Source auf einfache Weise nach einer der beiden Technologien vom Mesa-Typ bzw. vom Typ mit dielektrischer Isolierung herzustellen. Tatsächlich gibt es keine Anforderung für eine präzise Ausrichtung der Maske, die für die Begrenzung der seitlichen Streifen bestimmt ist, in Bezug auf die anderen in dem Herstellungsprozeß vom MOS-Transistoren verwendeten Masken.
Im übrigen wird der Fachmann bemerken, daß die verschiedenen Herstellungsvarianten für MOS-Transistoren mit der vorliegenden Erfindung kompatibel sind, insbesondere was die Arten der Dotierung und das Vorsehen von zusätzlichen Schritten, sowie etwa Implantationen des Kanales betrifft. Ebenso implizieren die Kontakte nicht notwendigerweise die Verwendung von metallischen Siliciden.

Claims

1. MOS-Transistor, der in einem isolierten Bereich einer dünnen Schicht monokristallinen Siliziums auf einer Isolierung ausgebildet ist, mit einem Source-Bereich (5), einem Drain-Bereich (6) und einem Graben (3), in dem der Kanalbereich angeordnet ist, wobei der Source-Bereich (5) eine leitende Source-Schicht (11) und darüberhinaus einen stark dotierten seitlichen Streifen (13, 14; 26, 27; 37, 38) vom Leitungstyp des Grabens (3) aufweist, wobei dieser Streifen sich entlang des Randes des Source-Bereiches (5) erstreckt und mit dem Source-Bereich durch die leitende Source-Schicht (11) kurzgeschlossen ist, dadurch gekennzeichnet, daß dieser Streifen sich ebenfalls entlang des Randes des Grabens unterhalb der Isolationsschicht des Gates und der Gate-Schicht erstreckt.

2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Source-Schicht (11) eine Schicht metallischen Silizids ist.

3. MOS-Transistor nach einem der Ansprüche 1 oder 2, bei dem der isolierte Bereich vom Mesa-Typ ist, d.h. daß er von den anderen isolierten Bereichen durch Fortlassen der dünnen Schicht monokristallinen Siliziums getrennt ist, dadurch gekennzeichnet, daß der besagte seitliche Streifen mindestens teilweise einen Trennbereich aus hochdotiertem Silizium aufweist.

4. Transistor nach Anspruch 3, dadurch gekennzeichnet, daß der Trennbereich aus hochdotiertem Silizium aus polykristallinem Silizium ist.

5. MOS-Transistor nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der seitliche Streifen ein überdotierter Bereich ist, der direkt in einer seitlichen Partie der Bereiche ausgebildet ist, die üblicherweise dem Graben und der Source entsprechen.

6. MOS-Transistor nach Anspruch 5, bei dem der isolierte Bereich vom Typ her ein Bereich mit dielektrischer Isolation ist.

7. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 4, dadurch gekennzeichnet, daß nach dem Ätzen der Mesa-Zonen und solange die Maske zum Begrenzen der Mesa- Bereiche noch vorhanden ist, das Verfahren die folgenden Schritte aufweist:

Ausbilden einer Schicht polykristallinen Siliziums, die die gesamte Struktur überdeckt;

anisotropes Ätzen dieser Schicht aus polykristallinem Silizium derart, daß lediglich ein Trennbereich um jeden der Mesa-Bereiche belassen wird, wobei das polykristalline Silizium nach dem gleichen Leitfähigkeitstyp wie der Graben während seiner Ablagerung hochdotiert wird;

Ätzen der Trennbereiche derart, daß lediglich die gewünschten seitlichen Streifen belassen werden, die sich längs eines Teiles des Grabenbereiches und längs des benachbarten Source-Bereiches erstrecken.

8. Verfahren zur Herstellung eines MOS-Transistors nach Anspruch 6, dadurch gekennzeichnet, daß nach dem Ätzschritt einer ersten Maske, die zum Begrenzen der Oxidationsbereiche dient, welche die einzelnen Transistoren voneinander trennen, und solange diese Maske noch vorhanden ist, und vor dem Oxidationsschritt das Verfahren die folgenden Schritte aufweist:

Bilden einer zweiten Maske mit einer Öffnung zumindest entlang eines seitlichen Streifens, der den Source-Bereich und den Caisson-Bereich am Rand überdeckt;

Ausführen einer Implantation mit einem Leitfähigkeitstyp des Grabens mit hoher Dotierung;

Ausführen eines Sinterschrittes;

Entfernen der zweiten Maske;

Ausführen eines Oxidationsschrittes, um die Bereiche, in denen die MOS-Transistoren gebildet werden, zu isolieren.