JPS58151062A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58151062A JPS58151062A JP1230982A JP1230982A JPS58151062A JP S58151062 A JPS58151062 A JP S58151062A JP 1230982 A JP1230982 A JP 1230982A JP 1230982 A JP1230982 A JP 1230982A JP S58151062 A JPS58151062 A JP S58151062A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
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- Thin Film Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明Ｏ技術分野〕
本発明は半導体装置に関し特に絶縁基板上の半導体層に
設けられた電界効果トランジスタを主体とする入力像Ｓ
回路０改ｊＬＫ係る。
設けられた電界効果トランジスタを主体とする入力像Ｓ
回路０改ｊＬＫ係る。
従来、絶縁基板（例えはナファイア基板）上の半導体層
に設けられた久方保護回路は、籐１図に示す如く入力保
＠抵抗Ｒ１、保護用の電界効果トランジスタ（以下単に
トランジスタと略す）ＴＩ及びキヤ／ｆシメｃ１から構
成されている。
に設けられた久方保護回路は、籐１図に示す如く入力保
＠抵抗Ｒ１、保護用の電界効果トランジスタ（以下単に
トランジスタと略す）ＴＩ及びキヤ／ｆシメｃ１から構
成されている。
しかしながら、上記構成の回路において、トランジス！
４１１は絶縁基板上の半導体層に設けられているため、
そのチャンネル基部は７ａ−ティンダ状態となる。この
トランジスタのｒ−ト電極はソースの端子に！続されて
いるため、トランジスタはＯＦＦ状態に１にりているが
、数Ｖ（例えば５Ｖ）０電圧が入力端子Ｉｔに印加され
た１！度でもチャンネル基部がフルーティング状態なた
め、インパオニ拳アイオニぜ−シ、ン電流、いわゆるキ
ンクｌ！ＬＩＩＡによる電流が流れる。
４１１は絶縁基板上の半導体層に設けられているため、
そのチャンネル基部は７ａ−ティンダ状態となる。この
トランジスタのｒ−ト電極はソースの端子に！続されて
いるため、トランジスタはＯＦＦ状態に１にりているが
、数Ｖ（例えば５Ｖ）０電圧が入力端子Ｉｔに印加され
た１！度でもチャンネル基部がフルーティング状態なた
め、インパオニ拳アイオニぜ−シ、ン電流、いわゆるキ
ンクｌ！ＬＩＩＡによる電流が流れる。
特に、半導体装置の微細化が進み、トランジスタのチャ
ンネル長が短かくな５え場合には、シ、−トチヤンネル
効果を防ぐためにチャンネル基部の不純物ａ度を高くす
る必要があシ、鵜の一合にはキンク現象は増々願着とな
る。したがって、入力像ｌｊ−路としてはその機能を果
たすが、入力リーク電流が増大するという問題があった
。
ンネル長が短かくな５え場合には、シ、−トチヤンネル
効果を防ぐためにチャンネル基部の不純物ａ度を高くす
る必要があシ、鵜の一合にはキンク現象は増々願着とな
る。したがって、入力像ｌｊ−路としてはその機能を果
たすが、入力リーク電流が増大するという問題があった
。
本発明は入力像映の機能を果すことは勿論、入力リーク
電流の低減化が可能な入力保瞼回路を備えた半導体装置
を提供しようとするものである・ 〔発明の概要〕 本発明は絶縁基板上の半導体層に設けられた入力保ｍ囲
路を構成する電界効果トランジスタＯチャンネル基部に
所定の電位を与える構造にすることによりて、該チャン
ネル基部が７０−テインダ状態になるのを１避し、ひい
てはキンク机象による入力リーク電流の発生を低減する
ことを骨子とする。
電流の低減化が可能な入力保瞼回路を備えた半導体装置
を提供しようとするものである・ 〔発明の概要〕 本発明は絶縁基板上の半導体層に設けられた入力保ｍ囲
路を構成する電界効果トランジスタＯチャンネル基部に
所定の電位を与える構造にすることによりて、該チャン
ネル基部が７０−テインダ状態になるのを１避し、ひい
てはキンク机象による入力リーク電流の発生を低減する
ことを骨子とする。
本発明の一実施例を第２図及び第３図を参照して説明す
る。
る。
第２図は本発明の半導体装置に組込まれた入力保睦回路
の回路図である。謝２図中のＲｍは図示しない絶縁基板
上の半導体層表面に形成された拡散層又は多結晶シリコ
ンからなる入力保線抵抗、Ｃ寓はキャパシタンス、Ｔ怠
はチャンネル基部が接地された例えば鳳チャンネルトラ
ンジスメである。このトランジスタＴ、は諏３図に示す
構造になっている。即ち、図中の１゜２は図示しない絶
縁基板上の半導体層に互に電気的に分離されたｎ十型の
ソース、ドレインである。このソース、ドレイン１，２
間のｐ−型Ｏチャンネル基部Ｊ上にはｆ−）絶縁ＩＫ図
示せず）ｔ−介して多結晶シリコンからなるｒ−）電極
４が設けられている。なお？−）電１ｈ４は右端餉が拡
大され、この拡大部４ａ下にもｒ−）酸化族を介して前
記チャンネル基部３が幕びている。ｔた、前記論＋型の
ソース１とｆ−）電極４の拡大部４ａＫＩる領域にはコ
ンタクトホールＪが開孔されている。そして、ソース１
とダート電極４の拡大＄４ｍとはコンタクトホール５を
介して１示しないムを配線が接続されている。
の回路図である。謝２図中のＲｍは図示しない絶縁基板
上の半導体層表面に形成された拡散層又は多結晶シリコ
ンからなる入力保線抵抗、Ｃ寓はキャパシタンス、Ｔ怠
はチャンネル基部が接地された例えば鳳チャンネルトラ
ンジスメである。このトランジスタＴ、は諏３図に示す
構造になっている。即ち、図中の１゜２は図示しない絶
縁基板上の半導体層に互に電気的に分離されたｎ十型の
ソース、ドレインである。このソース、ドレイン１，２
間のｐ−型Ｏチャンネル基部Ｊ上にはｆ−）絶縁ＩＫ図
示せず）ｔ−介して多結晶シリコンからなるｒ−）電極
４が設けられている。なお？−）電１ｈ４は右端餉が拡
大され、この拡大部４ａ下にもｒ−）酸化族を介して前
記チャンネル基部３が幕びている。ｔた、前記論＋型の
ソース１とｆ−）電極４の拡大部４ａＫＩる領域にはコ
ンタクトホールＪが開孔されている。そして、ソース１
とダート電極４の拡大＄４ｍとはコンタクトホール５を
介して１示しないムを配線が接続されている。
こＯＡｊ配線とソース１、り゛−ト電極４とはシンター
を行うことによ）ムｔ−ｇｔｏ共晶ができ、オーイック
コンタクトがなされる。ここで、史にｎ＋［のソース１
中で生成されたムｔ −８１共晶がｒ−）電極４の拡大
部４１下のシー型のチャンネル基部１にまで到達するよ
うにコントロールすることによ〕チャンネル基部１をソ
ース１＠に飯絖できる。つｔシ、鯖２図の回路図に示す
ようにトランジスタ丁型のダート電極とソースの端子は
第３図図示のコンタクトホール５及び図示しないムを配
廁によ多接続され、トランジスタＴ、のチャンネル基部
は１＋製のソース１のＡｊ −１１１共晶によるｒ−）
電＆４の拡大部４ａ下Ｏｐ−ＩＩＩのチャンネル基部３
への到達にようてソースの端子に接続され、チャンネル
基部１は所定の電位が与えられる。
を行うことによ）ムｔ−ｇｔｏ共晶ができ、オーイック
コンタクトがなされる。ここで、史にｎ＋［のソース１
中で生成されたムｔ −８１共晶がｒ−）電極４の拡大
部４１下のシー型のチャンネル基部１にまで到達するよ
うにコントロールすることによ〕チャンネル基部１をソ
ース１＠に飯絖できる。つｔシ、鯖２図の回路図に示す
ようにトランジスタ丁型のダート電極とソースの端子は
第３図図示のコンタクトホール５及び図示しないムを配
廁によ多接続され、トランジスタＴ、のチャンネル基部
は１＋製のソース１のＡｊ −１１１共晶によるｒ−）
電＆４の拡大部４ａ下Ｏｐ−ＩＩＩのチャンネル基部３
への到達にようてソースの端子に接続され、チャンネル
基部１は所定の電位が与えられる。
ζＯ１５ｅｍ成によれば、今、入力端子１３にナーノ状
Ｏ高い電圧が印加されたとすると、入力保＠抵抗Ｒｍ、
キヤ／譬シメンスＣ３社平滑回路を形成しているため、
入力端子Ｉ、に与見られた立上がヤの早い電位は出力端
子Ｏ１には立上がｐＯ緩やかなものとなって現われる。
Ｏ高い電圧が印加されたとすると、入力保＠抵抗Ｒｍ、
キヤ／譬シメンスＣ３社平滑回路を形成しているため、
入力端子Ｉ、に与見られた立上がヤの早い電位は出力端
子Ｏ１には立上がｐＯ緩やかなものとなって現われる。
また、正の電圧に対してはトランジスタＴｌのドレイン
ブレークダウンによ〕、負の電圧に対してはＴＩがＯＮ
となルミ流が流れ、この電流と入力保瞼抵抗Ｒ１とによ
る電圧降下によ）、出力端子０ｓＫＮａ高い電圧は現わ
れなくなる。したがりて、こうした回路では入力保ｌｋ
機能を果たす。
ブレークダウンによ〕、負の電圧に対してはＴＩがＯＮ
となルミ流が流れ、この電流と入力保瞼抵抗Ｒ１とによ
る電圧降下によ）、出力端子０ｓＫＮａ高い電圧は現わ
れなくなる。したがりて、こうした回路では入力保ｌｋ
機能を果たす。
一方、入力端子！３に通常の入力信号電位（Ｎえば５ｖ
）が印加された場合には、トランジスタ丁麿はブレーク
ダウンしないので信号はそのまた出力端子ＯｓＫ現われ
る。この場合、トランジスタテ寓のチャンネル基部は第
３図で説明した如くソースに接続されている。つｔ夛接
地されているため、チャンネル基部に生じたインパクト
・フイオニぜ−シ、ンによるキャリアはソース側に１収
１れるためキンク現象祉起こらず、入力リーク電流の増
大を防止できる。
）が印加された場合には、トランジスタ丁麿はブレーク
ダウンしないので信号はそのまた出力端子ＯｓＫ現われ
る。この場合、トランジスタテ寓のチャンネル基部は第
３図で説明した如くソースに接続されている。つｔ夛接
地されているため、チャンネル基部に生じたインパクト
・フイオニぜ−シ、ンによるキャリアはソース側に１収
１れるためキンク現象祉起こらず、入力リーク電流の増
大を防止できる。
また、第３図図示の如くソース１とダート電極４０拡大
＠ ４ ａ Ｋ亘るコンタクトホールｉＶｒ設け、ソー
ス１とチャンネル基部Ｓとをムｔ−ｇｉ共晶の拡散（到
達）Ｋよ〕接続する構造にすれば、特別にチャンネル基
部１ｆｆ−）電極下から引出す必要がないので、トラン
ジスタの面積増大を招くことなくチャンネル基ｓｔソー
スと同電位にできる。
＠ ４ ａ Ｋ亘るコンタクトホールｉＶｒ設け、ソー
ス１とチャンネル基部Ｓとをムｔ−ｇｉ共晶の拡散（到
達）Ｋよ〕接続する構造にすれば、特別にチャンネル基
部１ｆｆ−）電極下から引出す必要がないので、トラン
ジスタの面積増大を招くことなくチャンネル基ｓｔソー
スと同電位にできる。
なお、本発明におけるチャンネル基部への電位付与手段
は上記ＪＩｇ３図図示の構造に限定されない０例えは第
４図に示す如くソース１内に一一製のチャ、ンネル基部
１と接続するｐ十型基部取出し領域５を設け、ソース１
、基部取出し領域σ及びｒ−）電極４の拡大部４ａに亘
る領域にコンタクトホール６′を設け、かつこのコンタ
クトホール５′を介して前記各部分１ 、 ＃ 、４ｍ
と接続するムＬ配縁（図示せず）を設けることによりて
、チャンネル基部１を基部取出し領域６、コンタクトホ
ール５′及びムを配線を通じてソース１に接続してソー
ス１と同電位を与える構造にしてもよい、このような構
成によれば、トランジスタ領域とは別の箇所に基部取出
し端子を特別に設ける必要がないため、トランジスタの
面積管増大させることなくチャンネル基部をソースと同
電位にできる。この場合、ソース１の一部にｐ＋ｆｆｉ
基部取出し領域６を設けたが、ソース全体に設けてもよ
い。
は上記ＪＩｇ３図図示の構造に限定されない０例えは第
４図に示す如くソース１内に一一製のチャ、ンネル基部
１と接続するｐ十型基部取出し領域５を設け、ソース１
、基部取出し領域σ及びｒ−）電極４の拡大部４ａに亘
る領域にコンタクトホール６′を設け、かつこのコンタ
クトホール５′を介して前記各部分１ 、 ＃ 、４ｍ
と接続するムＬ配縁（図示せず）を設けることによりて
、チャンネル基部１を基部取出し領域６、コンタクトホ
ール５′及びムを配線を通じてソース１に接続してソー
ス１と同電位を与える構造にしてもよい、このような構
成によれば、トランジスタ領域とは別の箇所に基部取出
し端子を特別に設ける必要がないため、トランジスタの
面積管増大させることなくチャンネル基部をソースと同
電位にできる。この場合、ソース１の一部にｐ＋ｆｆｉ
基部取出し領域６を設けたが、ソース全体に設けてもよ
い。
上記夾♂例ではトランジスタとして鳳チャンネルの場合
について説明したが、ｐチャンネルや相補型のトランジ
スタを用いても同様な効果を有する。
について説明したが、ｐチャンネルや相補型のトランジ
スタを用いても同様な効果を有する。
以上詳述し九如く、本発明によれば入力像映機能を果す
ことは勿論、入力リーク電流の低減化が可能な高性能の
入力像映回路を備えた牛導体装皺を提供で龜る。
ことは勿論、入力リーク電流の低減化が可能な高性能の
入力像映回路を備えた牛導体装皺を提供で龜る。
第１１は従来Ｏ絶縁基板上の半導体層に設けられた電界
効果トツンジスＩを主体とした入力像映回路を示す回路
図、第２図は本発明の一実施例を示す入力保ｌｉ副路の
回路図、第３図は第２図の電界効果トランジスタの平面
図、第４図は本発＃ＵＯ他の実施例を示す入力保■回路
を構成する電界効果トランジスｌの平ｍ囚である。 Ｉ、・・・入力端子、ＯＩ・・・出力端子、Ｒ１・・・
入力採機抵抗、ｃｍ−キヤ・々シタンス、Ｔ、・・・１
チヤンネル亀界効果ト２ンゾスメ、ｌ・・・鳳＋聾のソ
ース、２・・・亀＋ｌｌ１ｌｏドレイン、３・・・ｐ−
智のチャンネル基部、４ ”’ ？” ）電極、Ｉｒ
、５’・・・コンタクトホール、ｇ”−”ｐ十臘基部取
出し領域。 １、事件の表示 ％鵬昭５７−１２３０９号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 脣奸出−人 （３０７） 東京芝浦電気株式会社 ４、代理人 ５、自発補正 ７、補正の内容 （１１明細書申請４頁１６行目の「このトランジスタＴ
ｍＪ以下第６買６ までの文を下記の如く訂正する。 記 このトランジスタＴ，ｉｊ第３図（ａ） 、 （ｂ）に
示す構造になっている。即ち、図中の１は絶縁基板であ
り、この基板１上にはフィールド酸化膜（素子分離領域
）２で分離された島状の半導体層３が設けられている。 この半導体層３には互に電気的に分離されたｎ＋型のソ
ース、ドレイン領域４．５が設けられている。 これら、ソース、ドレイン領域４，５間のｐ−型チャン
ネル基部６を含む領域上にＦｉｒ− ）酸化膜７を介し
て多結晶シリコンからなるｒ−ト電極８が設けられてい
る。なお、ｒ−ト電極８の右端側は拡大され、この拡大
部８ａ下にも前記チャンネル基部６が延びていると共に
該基部６と拡大部８１の間にもｒ−）酸化［７が介在さ
れている。また、前記半導体層３及びフィールド酸化膜
２上には例えば８ＩＯ８からなる層間絶縁ＩＩ９が被覆
されている。この部間絶縁膜９の前記ソース領域４とｆ
−）電極８の拡大部８ｍに亘る領域にはコンタクトホー
ル１０が開孔され、かつ層間絶縁ｌＩ９の前記ドレイン
領域５の一部に対応する領域にもコンタクトホール１０
′が開孔されている。そして、前記層間絶縁膜９上には
υ配線１１が設けられており、該υ配線ＪＪｋｉ前記コ
ンタクトホール１０を介してソース領域４とｒ−）電極
８の拡大部８ｓとに接続されている。つまり、ソース領
域４とゲート電橋８の拡大部８畠とＦｉ１記す配線１１
により相互に接続されている。なお、前記層間絶縁膜り
上には前記ドレイン領域５とコンタクトホール１０′を
介して接続したυ配線（図示せず）が設けられている。 また・前配り配線１１とソース領域４とはシンターを行
なうことＣ：よりん１−８１共晶層ＩＪが形成され、オ
ーミックコンタクトがなされる。ここで、更に鵬１型ソ
ース領域４表面に生成した人！−８１共晶がｒ−）電極
８の拡大部８ｍ下のｐ−型チャンネル基部６にまで到達
するようにコントロールすることにより、チャンネル基
部６を第３図（ｂ）に示す如く人！−引共晶層１１を介
してソース領域４側に接−できる。こうした構造により
、第２図図示の回路図に示すトランジスタＴ、０ｆ−）
電極とソースの端子はｆｓ３図（〜、（ｂ）図示のコン
タクトホール１０を介してλノ装置ｓ１１と接続され、
トランジスタ？、のチャンネル基部は１１＋型ン一ス領
域４０表面Ｏムｊ−８ム 共晶層１２による？−）電極
ｇｏ拡大部８麿下のｐ−型チヤンネル基部ｄ部分への到
達によってソースＯ端子に接続され、チャン本ル基ｓ−
は所定Ｏ電位（ソース電位）が与えられる。 （２）明細書中篇７員１０行目の「また」以下第８Ｒ１
６行目の「設けてもよい、」までの文を下記の如く訂正
する。 記 また、第３図（荀、（荀図示の如くソース領域４ト９’
−）電−ａｏ拡大＠ｌａｇ亘ってコンタクトホールＪｌ
ｌｌ設け、ソース領域４とチャンネル基Ｓ＃と會ムｊ−
１ｉ 共晶の拡散により形成されたムｊ−８１共晶層
１２で接続する構造にすれば、特別にチャンネル基部を
ゲート電極下から引出す必要がないので、トランジスタ
の面積増大を招くことなく、チャンネル基Ｓをソースと
同電位にできる。 なお１本発明におけるチャンネル基部への電位付与手段
は上述した第３図（ａ） ｔ （ｂ）図示の構造に限定
されない０例えば第４図（４、（ｂ）に示す如くソース
領域４内に−型基部取出し領域１１ｔｐ−型チャンネル
基Ｓ−と接続するように設け、ソース領域４．基部取出
し領域１１及びｒ−）電極＃Ｏ拡大部１ａＩＩｃ亘る層
間絶縁１［＃０領域にコンタクトホールｌ＃を開孔し、
かつ該層間絶縁膜−上に前記コンタクトホールＪｕｌ介
して前記各部分４゜１Ｍ、ＩＩｍと接続するム１配麹１
１ｆ設けることによって、チャンネル基ｓｇｔｍ 基部取出し領域１３．コンタクトホール１０及びＡＩ配
線１１ｆ通じてソース領域４に接続してソース領域４と
同電位を与える構造にしてもよい、このような構成によ
れば、トランジスタ領域とは別の箇所に基部取出し端子
１Ｍ別に設ける必要がないため、トランジスタＯ面積【
増大させることなくチャンネル１Ｓｔソースと同電位に
できる。この場合、ソース領域４の一部にｐ＋型基部取
出し領域１１ｆ設けたが、ソース領域４全体に設けても
よい。 （３） 明細書中側９頁１０〜１３行目にかけて「菖
３図−・・・・・・である、」とある【「第３図（ａ）
祉第２図Ｏ電効効果トランジスタの平面図、同図（ｂ
）は同図（ａ）ＯＢ−Ｂ線に沿う断面図、第４図（荀へ
本発明の他の実施例を示す入力保護回路を構成する電界
効果トランジスタの平面図、同図（ｂ）は同図（ａ）Ｏ
Ｂ−Ｂ＠に沿う断面図である。」と訂正する。 （４）明細書申請９頁１６行〜１９行目にかけて「１・
・・・・・・・・領域。」とあるを「１・・・絶縁基板
。 Ｊ・・・島状の半導体層、４・・・−型ソース領域。 ５・・−ｍ” ｍドレイン領域、６・・・ｐ−型チャン
ネル基部、ａ・・・ｒ−）亀甑、８ｍ・・・拡大部。 Ｊ Ｏ、Ｊ ＃’・・・コンタクトホール、１１・・・
ムｌ配線、１２・・・ムｊ−ａｌｌ 共晶層、１３・・
・ｐ＋基部取出し領域。」と訂正する。 （６１ｇ３図及び第４ｉｇｔ別紙の如＜１゛圧する。 第３図 １２ ４ １）
効果トツンジスＩを主体とした入力像映回路を示す回路
図、第２図は本発明の一実施例を示す入力保ｌｉ副路の
回路図、第３図は第２図の電界効果トランジスタの平面
図、第４図は本発＃ＵＯ他の実施例を示す入力保■回路
を構成する電界効果トランジスｌの平ｍ囚である。 Ｉ、・・・入力端子、ＯＩ・・・出力端子、Ｒ１・・・
入力採機抵抗、ｃｍ−キヤ・々シタンス、Ｔ、・・・１
チヤンネル亀界効果ト２ンゾスメ、ｌ・・・鳳＋聾のソ
ース、２・・・亀＋ｌｌ１ｌｏドレイン、３・・・ｐ−
智のチャンネル基部、４ ”’ ？” ）電極、Ｉｒ
、５’・・・コンタクトホール、ｇ”−”ｐ十臘基部取
出し領域。 １、事件の表示 ％鵬昭５７−１２３０９号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 脣奸出−人 （３０７） 東京芝浦電気株式会社 ４、代理人 ５、自発補正 ７、補正の内容 （１１明細書申請４頁１６行目の「このトランジスタＴ
ｍＪ以下第６買６ までの文を下記の如く訂正する。 記 このトランジスタＴ，ｉｊ第３図（ａ） 、 （ｂ）に
示す構造になっている。即ち、図中の１は絶縁基板であ
り、この基板１上にはフィールド酸化膜（素子分離領域
）２で分離された島状の半導体層３が設けられている。 この半導体層３には互に電気的に分離されたｎ＋型のソ
ース、ドレイン領域４．５が設けられている。 これら、ソース、ドレイン領域４，５間のｐ−型チャン
ネル基部６を含む領域上にＦｉｒ− ）酸化膜７を介し
て多結晶シリコンからなるｒ−ト電極８が設けられてい
る。なお、ｒ−ト電極８の右端側は拡大され、この拡大
部８ａ下にも前記チャンネル基部６が延びていると共に
該基部６と拡大部８１の間にもｒ−）酸化［７が介在さ
れている。また、前記半導体層３及びフィールド酸化膜
２上には例えば８ＩＯ８からなる層間絶縁ＩＩ９が被覆
されている。この部間絶縁膜９の前記ソース領域４とｆ
−）電極８の拡大部８ｍに亘る領域にはコンタクトホー
ル１０が開孔され、かつ層間絶縁ｌＩ９の前記ドレイン
領域５の一部に対応する領域にもコンタクトホール１０
′が開孔されている。そして、前記層間絶縁膜９上には
υ配線１１が設けられており、該υ配線ＪＪｋｉ前記コ
ンタクトホール１０を介してソース領域４とｒ−）電極
８の拡大部８ｓとに接続されている。つまり、ソース領
域４とゲート電橋８の拡大部８畠とＦｉ１記す配線１１
により相互に接続されている。なお、前記層間絶縁膜り
上には前記ドレイン領域５とコンタクトホール１０′を
介して接続したυ配線（図示せず）が設けられている。 また・前配り配線１１とソース領域４とはシンターを行
なうことＣ：よりん１−８１共晶層ＩＪが形成され、オ
ーミックコンタクトがなされる。ここで、更に鵬１型ソ
ース領域４表面に生成した人！−８１共晶がｒ−）電極
８の拡大部８ｍ下のｐ−型チャンネル基部６にまで到達
するようにコントロールすることにより、チャンネル基
部６を第３図（ｂ）に示す如く人！−引共晶層１１を介
してソース領域４側に接−できる。こうした構造により
、第２図図示の回路図に示すトランジスタＴ、０ｆ−）
電極とソースの端子はｆｓ３図（〜、（ｂ）図示のコン
タクトホール１０を介してλノ装置ｓ１１と接続され、
トランジスタ？、のチャンネル基部は１１＋型ン一ス領
域４０表面Ｏムｊ−８ム 共晶層１２による？−）電極
ｇｏ拡大部８麿下のｐ−型チヤンネル基部ｄ部分への到
達によってソースＯ端子に接続され、チャン本ル基ｓ−
は所定Ｏ電位（ソース電位）が与えられる。 （２）明細書中篇７員１０行目の「また」以下第８Ｒ１
６行目の「設けてもよい、」までの文を下記の如く訂正
する。 記 また、第３図（荀、（荀図示の如くソース領域４ト９’
−）電−ａｏ拡大＠ｌａｇ亘ってコンタクトホールＪｌ
ｌｌ設け、ソース領域４とチャンネル基Ｓ＃と會ムｊ−
１ｉ 共晶の拡散により形成されたムｊ−８１共晶層
１２で接続する構造にすれば、特別にチャンネル基部を
ゲート電極下から引出す必要がないので、トランジスタ
の面積増大を招くことなく、チャンネル基Ｓをソースと
同電位にできる。 なお１本発明におけるチャンネル基部への電位付与手段
は上述した第３図（ａ） ｔ （ｂ）図示の構造に限定
されない０例えば第４図（４、（ｂ）に示す如くソース
領域４内に−型基部取出し領域１１ｔｐ−型チャンネル
基Ｓ−と接続するように設け、ソース領域４．基部取出
し領域１１及びｒ−）電極＃Ｏ拡大部１ａＩＩｃ亘る層
間絶縁１［＃０領域にコンタクトホールｌ＃を開孔し、
かつ該層間絶縁膜−上に前記コンタクトホールＪｕｌ介
して前記各部分４゜１Ｍ、ＩＩｍと接続するム１配麹１
１ｆ設けることによって、チャンネル基ｓｇｔｍ 基部取出し領域１３．コンタクトホール１０及びＡＩ配
線１１ｆ通じてソース領域４に接続してソース領域４と
同電位を与える構造にしてもよい、このような構成によ
れば、トランジスタ領域とは別の箇所に基部取出し端子
１Ｍ別に設ける必要がないため、トランジスタＯ面積【
増大させることなくチャンネル１Ｓｔソースと同電位に
できる。この場合、ソース領域４の一部にｐ＋型基部取
出し領域１１ｆ設けたが、ソース領域４全体に設けても
よい。 （３） 明細書中側９頁１０〜１３行目にかけて「菖
３図−・・・・・・である、」とある【「第３図（ａ）
祉第２図Ｏ電効効果トランジスタの平面図、同図（ｂ
）は同図（ａ）ＯＢ−Ｂ線に沿う断面図、第４図（荀へ
本発明の他の実施例を示す入力保護回路を構成する電界
効果トランジスタの平面図、同図（ｂ）は同図（ａ）Ｏ
Ｂ−Ｂ＠に沿う断面図である。」と訂正する。 （４）明細書申請９頁１６行〜１９行目にかけて「１・
・・・・・・・・領域。」とあるを「１・・・絶縁基板
。 Ｊ・・・島状の半導体層、４・・・−型ソース領域。 ５・・−ｍ” ｍドレイン領域、６・・・ｐ−型チャン
ネル基部、ａ・・・ｒ−）亀甑、８ｍ・・・拡大部。 Ｊ Ｏ、Ｊ ＃’・・・コンタクトホール、１１・・・
ムｌ配線、１２・・・ムｊ−ａｌｌ 共晶層、１３・・
・ｐ＋基部取出し領域。」と訂正する。 （６１ｇ３図及び第４ｉｇｔ別紙の如＜１゛圧する。 第３図 １２ ４ １）
Claims (3)
- （１） 絶縁基板上の半導体層に設けられ九電界効果
トランジスタを主体とする入力保ｇｓａ路を備え先生導
体装置において、前記トランジスタのチャンネル基部に
所定の電位を与える構造にし九ことを特徴とする半導体
装置。 - （２） 電界効果トランジスタＯソースとｒ−）電極
に亘る領域に金属配ｌＩｍをコンタクトホールを介して
接続基ぜ為と共に、諌配ＩＩＯ金属とソースの半導体層
とＯ共晶をｒ−）電極下Ｏチャンネル基ｓＫｔ″ｅｊｌ
違畜せ為ことＫよル前記トランジスタのナヤンネル基部
に電位を与えることを特徴とする特許ｌｌ求ＯＳｍ第１
項記載の半導体装置。 - （３） 電界効果トランジスタ０ソース０−１１５に
チャンネル基部と岡−導電ＭＩＯ不純物領域を設け、こ
の不純物領域とコンタクトホールを介して接続し丸金属
配線にょ〕前記トランジスタのチャンネル基部に、電位
を与えゐことを特徴とする特許請求の範１１第１項記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230982A JPS58151062A (ja) | 1982-01-28 | 1982-01-28 | 半導体装置 |
| FR8222037A FR2520556B1 (fr) | 1982-01-28 | 1982-12-29 | Dispositif semi-conducteur forme sur un substrat isolant |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230982A JPS58151062A (ja) | 1982-01-28 | 1982-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58151062A true JPS58151062A (ja) | 1983-09-08 |
| JPH0456469B2 JPH0456469B2 (ja) | 1992-09-08 |
Family
ID=11801709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230982A Granted JPS58151062A (ja) | 1982-01-28 | 1982-01-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS58151062A (ja) |
| FR (1) | FR2520556B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104173A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 半導体装置 |
| GB2211989A (en) * | 1987-11-05 | 1989-07-12 | Marconi Electronic Devices | Field effect transistors |
| FR2648623B1 (fr) * | 1989-06-19 | 1994-07-08 | France Etat | Structure de transistor mos sur isolant avec prise de caisson reliee a la source et procede de fabrication |
| FR2789519B1 (fr) * | 1999-02-05 | 2003-03-28 | Commissariat Energie Atomique | Transistor mos a tension de seuil dynamique equipe d'un limiteur de courant, et procede de realisation d'un tel transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279786A (en) * | 1975-12-26 | 1977-07-05 | Fujitsu Ltd | Semiconductor memory device |
| JPS52144278A (en) * | 1976-05-27 | 1977-12-01 | Toshiba Corp | Circuit for protecting input with respect to mos integrated circuit |
| JPS5366178A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Input protecting circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2284983A1 (fr) * | 1974-09-13 | 1976-04-09 | Commissariat Energie Atomique | Procede d'amelioration des caracteristiques des transistors m.o.s. sur support isolant et transistors obtenus par ledit procede |
| US4302765A (en) * | 1978-09-05 | 1981-11-24 | Rockwell International Corporation | Geometry for fabricating enhancement and depletion-type, pull-up field effect transistor devices |
-
1982
- 1982-01-28 JP JP1230982A patent/JPS58151062A/ja active Granted
- 1982-12-29 FR FR8222037A patent/FR2520556B1/fr not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279786A (en) * | 1975-12-26 | 1977-07-05 | Fujitsu Ltd | Semiconductor memory device |
| JPS52144278A (en) * | 1976-05-27 | 1977-12-01 | Toshiba Corp | Circuit for protecting input with respect to mos integrated circuit |
| JPS5366178A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Input protecting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2520556B1 (fr) | 1986-04-25 |
| JPH0456469B2 (ja) | 1992-09-08 |
| FR2520556A1 (fr) | 1983-07-29 |
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