JPH0244150B2 - - Google Patents

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JPH0244150B2
JPH0244150B2 JP59102865A JP10286584A JPH0244150B2 JP H0244150 B2 JPH0244150 B2 JP H0244150B2 JP 59102865 A JP59102865 A JP 59102865A JP 10286584 A JP10286584 A JP 10286584A JP H0244150 B2 JPH0244150 B2 JP H0244150B2
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JP
Japan
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input
resistor
transistor
protection
drain
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JP59102865A
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Yoshinori Sato
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42396—Gate electrodes for field effect devices for charge coupled devices

Description

【発明の詳細な説明】 （技術分野） 本発明は、MIS集積回路装置の入力保護装置に
関する。
（従来技術） 絶縁ゲート型電界効果トランジスタ（以下、
MISトランジスタという。）からなる、MIS集積
回路装置において、入力保護装置は、瞬間的なサ
ージ電圧が入力トランジスタのゲートに印加され
ることを防止するために用いられている。
第１図は従来の入力保護装置の一例の回路図、
第２図はその構成を示す平面図である。
入力端子１と入力ＮチヤネルMISトランジスタ
（以下、入力トランジスタという。）３間に接続さ
れた入力保護抵抗４と、この入力保護抵抗４の一
部にドレインがソースとゲート接地端にそれぞれ
接続された入力保護ＮチヤネルMISトランジスタ
（以下保護トランジスタという。）２とからなつて
いる。すなわち、入力端子１に印加された高いサ
ージ電圧を入力保護抵抗で減衰させると共に入力
保護トランジスタ２により短絡吸収するものであ
る。
ところで、この従来例の入力保護装置は第２図
に示すように、入力保護トランジスタ２のドレイ
ン拡散領域１２は開口部１６を介して多結晶シリ
コン層からなる保護抵抗４と接続され、ソース拡
散領域１１及びゲート電極１３は開口部１７を介
してAl配線からなる接地線１４にそれぞれ接続
され、更に保護抵抗４は開口部１８を介してAl
配線からなる入力ゲートへの配線１５と接続され
る構成となつている。
かかる保護トランジスタの構造では、入力とし
て高いサージ電圧が印加された場合、パターンの
一部、特に保護トランジスタを取り囲んでいるロ
コス（LOCOS）法により形成された厚いフイー
ルド酸化膜１９の欠陥部（第２図中で点線で描い
た円で示す。）２０に電流が集中して流れ、保護
トランジスタ２が破壊されてしまい、規格で保障
されているサージ電圧に対して、十分に満足でき
ない場合があるという欠点があつた。
（発明の目的） 本発明の目的は、上記欠点を除去することによ
り、耐サージ電圧規格を十分に満足させることの
できるMIS集積回路装置の入力保護装置を提供す
ることにある。
（発明の構成） 本発明の入力保護装置は、入力端子と入力MIS
トランジスタのゲート間に接続された第１の抵抗
と、ドレイン（又はソース）が前記第１の抵抗の
１部にソース（又はドレイン）が接地端にゲート
が第２の抵抗を介して接地端にそれぞれ接続され
た保護MISトランジスタからなる入力保護装置で
あつて、前記第１、第２の抵抗は多結晶シリコン
層かなりかつ前記第１の抵抗は前記保護MISトラ
ンジスタのドレイン（又はソース）拡散領域の少
くとも一部と重なるよう絶縁層を介してその上に
形成され、該ドレイン（又はソース）拡散領域と
前記第１の抵抗の接続は該ドレイン（又はソー
ス）拡散領域を囲む厚い絶縁膜から離れてその内
側でかつ該ドレイン（又はソース）拡散領域とは
反対導電型の不純物拡散領域上に設けられた少く
とも１個の開口部を介して行なわれ、前記保護
MISトランジスタのゲート電極のうち前記開口部
に近い中央部はチヤネル長を短く形成されたこと
から構成される。
（実施例） 以下、本発明の実施例について図面を参照して
説明する。
第３図は本発明の一実施例の回路図、第４図は
その構成を示す平面図である。
本実施例は、入力端子１とＮチヤネルMISトラ
ンジスタからなる入力トランジスタ３のゲート間
に接続された保護抵抗４′とドレインが保護抵抗
４′の１部分にソースが接地端にゲートが、ゲー
ト挿入抵抗５を介して接地端にそれぞれ接続され
たＮチヤネルMISトランジスタからなる保護トラ
ンジスタ２′からなる入力保護装置であつて、保
護抵抗４′、ゲート挿入抵抗５は多結晶シリコン
層からなりかつ保護抵抗４′は保護トランジスタ
２′のドレイン拡散領域１２′の少くとも一部と重
なるよう絶縁層を介してその上に形成され、この
ドレイン拡散領域１２′と保護抵抗４′の接続はこ
のドレイン拡散領域１２′を囲む厚い絶縁膜とし
てのフイールド酸化膜１９′から離れてその内側
でかつこのドレイン拡散領域１２′とは反対導電
型の不純物拡散領域２１上に設けられた１個の開
口部１６′を介して行なわれ、保護トランジスタ
２′のゲート電極１３′のうち開口部１６′に近い
中央部はチヤネル長を短く形成され、ゲート拡散
領域１１′は６個の開口部１７′を介してAl配線
からなる接地配線１４′に、保護抵抗４′は２個の
開口部１８′を介してAl配線からなるゲートへの
は線１５′にそれぞれ接続されることから構成さ
れる。
すなわち、本実施例においては、次の各項に亘
る対策により十分な対サージ電圧効果を挙げてい
る。
(i) 保護トランジスタ２′のドレイン拡散領域１
２′と保護抵抗４′を接続するための多結晶シリ
コンの開口部１６′が、従来はドレイン拡散領
域全長に亘つて設けられていたのを、フイール
ド酸化膜１９′から離れて内側の中央部分に比
較的小さく開口することにより、電流がフイー
ルド酸化膜欠陥部部に集中するのを防いでいる
こと。
(ii) 保護トランジスタ２′のゲート電極１３′は多
結晶シリコンからなるゲート挿入抵抗５を介し
て接地端に接続し、サージ電圧が入力された場
合にゲート電位が浮き上り易くし、容易に保護
トランジスタ２′がオンしてサージ電圧を接地
端に逃がすようにしていること。
(iii) 保護トランジスタ２′の多結晶シリコンから
なるゲート電極１３′は、多結晶シリコンの開
口部１６′に近い中央部を台形状に削り、保護
トランジスタ２′のオン抵抗を減少させ、電流
が保護トランジスタ２′の中央部に集中して流
れるように工夫されていること。
(iv) 保護トランジスタ２′のドレイン領域１２′の
保護抵抗４′との接続部となる領域に反対導電
型の不純物領域２１を設けることにより、ドレ
イン拡散領域と多結晶シリコンとの接続部の耐
圧を下げていること。
実際に、本実施例を用いたMIS集積回路装置に
おいては、250V以上の高いサージ電圧に対して
も十分に保護効果のあることが確認された。
なお、以上の説明はＮチヤネルMISトランジス
タを用いて行なつたけれども、ＰチヤネルMISト
ランジスタの場合には、上記説明において、ドレ
イン→ソース、ソース→ドレインと読み替れるこ
とにより同様に適用できる。
また、上記実施例においては、開口部１６′を
１個としたが、これは本発明の趣旨に適合する範
囲内において、複数個に分割することができる。
（発明の効果） 以上、詳細説明したとおり、本発明によれば、
上記の構成により、ロコス法により形成された厚
いフイールド酸化膜の欠陥部に集中して流れるサ
ージ電流を防止できるので、高い耐サージ電圧規
格を十分に満足するところのMIS集積回路装置の
入力保護装置が得られる。
【図面の簡単な説明】
第１図は従来の入力保護装置の一例の回路図、
第２図はその構成を示す平面図、第３図は本発明
の一実施例の回路図、第４図はその構成を示す平
面図である。 １……入力端子、２，２′……保護トランジス
タ、３……入力トランジスタ、４，４′……保護
抵抗、５……ゲート挿入抵抗、１１，１１′……
ソース拡散領域、１２，１２′……ドレイン拡散
領域、１３，１３′……ゲート電極、１４，１
４′……接地配線、１５，１５′……入力ゲートへ
の配線、１６，１６′，１７，１７′，１８，１
８′……開口部、１９，１９′……フイールド酸化
膜、２０……フイールド酸化膜欠陥部、２１……
反対導電型の不純物拡散領域。

Claims (1)

    【特許請求の範囲】
  1. １ 入力端子と入力MISトランジスタのゲート間
    に接続された第１の抵抗と、ドレイン（又はソー
    ス）が前記第１の抵抗の１部分にソース（又はド
    レイン）が接地端にゲートが第２の抵抗を介して
    接地端にそれぞれ接続された保護MISトランジス
    タからなる入力保護装置において、前記保護MIS
    トランジスタのゲート電極のうち前記開口部に近
    い中央部はチヤネル長を短く形成されたことを特
    徴とする入力保護装置。
JP59102865A 1984-05-22 1984-05-22 入力保護装置 Granted JPS60246665A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP59102865A JPS60246665A (ja) 1984-05-22 1984-05-22 入力保護装置
EP85106300A EP0162460B1 (en) 1984-05-22 1985-05-22 Integrated circuit with an input protective device
US06/736,728 US4739438A (en) 1984-05-22 1985-05-22 Integrated circuit with an improved input protective device
DE8585106300T DE3583886D1 (de) 1984-05-22 1985-05-22 Integrierte schaltung mit einer eingangsschutzanordnung.

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JPS60246665A JPS60246665A (ja) 1985-12-06
JPH0244150B2 true JPH0244150B2 (ja) 1990-10-02

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US4739438A (en) 1988-04-19
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EP0162460A2 (en) 1985-11-27
DE3583886D1 (de) 1991-10-02
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