JPH0244150B2 - - Google Patents
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- JPH0244150B2 JPH0244150B2 JP59102865A JP10286584A JPH0244150B2 JP H0244150 B2 JPH0244150 B2 JP H0244150B2 JP 59102865 A JP59102865 A JP 59102865A JP 10286584 A JP10286584 A JP 10286584A JP H0244150 B2 JPH0244150 B2 JP H0244150B2
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- 238000009792 diffusion process Methods 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
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- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(技術分野)
本発明は、MIS集積回路装置の入力保護装置に
関する。
関する。
(従来技術)
絶縁ゲート型電界効果トランジスタ(以下、
MISトランジスタという。)からなる、MIS集積
回路装置において、入力保護装置は、瞬間的なサ
ージ電圧が入力トランジスタのゲートに印加され
ることを防止するために用いられている。
MISトランジスタという。)からなる、MIS集積
回路装置において、入力保護装置は、瞬間的なサ
ージ電圧が入力トランジスタのゲートに印加され
ることを防止するために用いられている。
第1図は従来の入力保護装置の一例の回路図、
第2図はその構成を示す平面図である。
第2図はその構成を示す平面図である。
入力端子1と入力NチヤネルMISトランジスタ
(以下、入力トランジスタという。)3間に接続さ
れた入力保護抵抗4と、この入力保護抵抗4の一
部にドレインがソースとゲート接地端にそれぞれ
接続された入力保護NチヤネルMISトランジスタ
(以下保護トランジスタという。)2とからなつて
いる。すなわち、入力端子1に印加された高いサ
ージ電圧を入力保護抵抗で減衰させると共に入力
保護トランジスタ2により短絡吸収するものであ
る。
(以下、入力トランジスタという。)3間に接続さ
れた入力保護抵抗4と、この入力保護抵抗4の一
部にドレインがソースとゲート接地端にそれぞれ
接続された入力保護NチヤネルMISトランジスタ
(以下保護トランジスタという。)2とからなつて
いる。すなわち、入力端子1に印加された高いサ
ージ電圧を入力保護抵抗で減衰させると共に入力
保護トランジスタ2により短絡吸収するものであ
る。
ところで、この従来例の入力保護装置は第2図
に示すように、入力保護トランジスタ2のドレイ
ン拡散領域12は開口部16を介して多結晶シリ
コン層からなる保護抵抗4と接続され、ソース拡
散領域11及びゲート電極13は開口部17を介
してAl配線からなる接地線14にそれぞれ接続
され、更に保護抵抗4は開口部18を介してAl
配線からなる入力ゲートへの配線15と接続され
る構成となつている。
に示すように、入力保護トランジスタ2のドレイ
ン拡散領域12は開口部16を介して多結晶シリ
コン層からなる保護抵抗4と接続され、ソース拡
散領域11及びゲート電極13は開口部17を介
してAl配線からなる接地線14にそれぞれ接続
され、更に保護抵抗4は開口部18を介してAl
配線からなる入力ゲートへの配線15と接続され
る構成となつている。
かかる保護トランジスタの構造では、入力とし
て高いサージ電圧が印加された場合、パターンの
一部、特に保護トランジスタを取り囲んでいるロ
コス(LOCOS)法により形成された厚いフイー
ルド酸化膜19の欠陥部(第2図中で点線で描い
た円で示す。)20に電流が集中して流れ、保護
トランジスタ2が破壊されてしまい、規格で保障
されているサージ電圧に対して、十分に満足でき
ない場合があるという欠点があつた。
て高いサージ電圧が印加された場合、パターンの
一部、特に保護トランジスタを取り囲んでいるロ
コス(LOCOS)法により形成された厚いフイー
ルド酸化膜19の欠陥部(第2図中で点線で描い
た円で示す。)20に電流が集中して流れ、保護
トランジスタ2が破壊されてしまい、規格で保障
されているサージ電圧に対して、十分に満足でき
ない場合があるという欠点があつた。
(発明の目的)
本発明の目的は、上記欠点を除去することによ
り、耐サージ電圧規格を十分に満足させることの
できるMIS集積回路装置の入力保護装置を提供す
ることにある。
り、耐サージ電圧規格を十分に満足させることの
できるMIS集積回路装置の入力保護装置を提供す
ることにある。
(発明の構成)
本発明の入力保護装置は、入力端子と入力MIS
トランジスタのゲート間に接続された第1の抵抗
と、ドレイン(又はソース)が前記第1の抵抗の
1部にソース(又はドレイン)が接地端にゲート
が第2の抵抗を介して接地端にそれぞれ接続され
た保護MISトランジスタからなる入力保護装置で
あつて、前記第1、第2の抵抗は多結晶シリコン
層かなりかつ前記第1の抵抗は前記保護MISトラ
ンジスタのドレイン(又はソース)拡散領域の少
くとも一部と重なるよう絶縁層を介してその上に
形成され、該ドレイン(又はソース)拡散領域と
前記第1の抵抗の接続は該ドレイン(又はソー
ス)拡散領域を囲む厚い絶縁膜から離れてその内
側でかつ該ドレイン(又はソース)拡散領域とは
反対導電型の不純物拡散領域上に設けられた少く
とも1個の開口部を介して行なわれ、前記保護
MISトランジスタのゲート電極のうち前記開口部
に近い中央部はチヤネル長を短く形成されたこと
から構成される。
トランジスタのゲート間に接続された第1の抵抗
と、ドレイン(又はソース)が前記第1の抵抗の
1部にソース(又はドレイン)が接地端にゲート
が第2の抵抗を介して接地端にそれぞれ接続され
た保護MISトランジスタからなる入力保護装置で
あつて、前記第1、第2の抵抗は多結晶シリコン
層かなりかつ前記第1の抵抗は前記保護MISトラ
ンジスタのドレイン(又はソース)拡散領域の少
くとも一部と重なるよう絶縁層を介してその上に
形成され、該ドレイン(又はソース)拡散領域と
前記第1の抵抗の接続は該ドレイン(又はソー
ス)拡散領域を囲む厚い絶縁膜から離れてその内
側でかつ該ドレイン(又はソース)拡散領域とは
反対導電型の不純物拡散領域上に設けられた少く
とも1個の開口部を介して行なわれ、前記保護
MISトランジスタのゲート電極のうち前記開口部
に近い中央部はチヤネル長を短く形成されたこと
から構成される。
(実施例)
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第3図は本発明の一実施例の回路図、第4図は
その構成を示す平面図である。
その構成を示す平面図である。
本実施例は、入力端子1とNチヤネルMISトラ
ンジスタからなる入力トランジスタ3のゲート間
に接続された保護抵抗4′とドレインが保護抵抗
4′の1部分にソースが接地端にゲートが、ゲー
ト挿入抵抗5を介して接地端にそれぞれ接続され
たNチヤネルMISトランジスタからなる保護トラ
ンジスタ2′からなる入力保護装置であつて、保
護抵抗4′、ゲート挿入抵抗5は多結晶シリコン
層からなりかつ保護抵抗4′は保護トランジスタ
2′のドレイン拡散領域12′の少くとも一部と重
なるよう絶縁層を介してその上に形成され、この
ドレイン拡散領域12′と保護抵抗4′の接続はこ
のドレイン拡散領域12′を囲む厚い絶縁膜とし
てのフイールド酸化膜19′から離れてその内側
でかつこのドレイン拡散領域12′とは反対導電
型の不純物拡散領域21上に設けられた1個の開
口部16′を介して行なわれ、保護トランジスタ
2′のゲート電極13′のうち開口部16′に近い
中央部はチヤネル長を短く形成され、ゲート拡散
領域11′は6個の開口部17′を介してAl配線
からなる接地配線14′に、保護抵抗4′は2個の
開口部18′を介してAl配線からなるゲートへの
は線15′にそれぞれ接続されることから構成さ
れる。
ンジスタからなる入力トランジスタ3のゲート間
に接続された保護抵抗4′とドレインが保護抵抗
4′の1部分にソースが接地端にゲートが、ゲー
ト挿入抵抗5を介して接地端にそれぞれ接続され
たNチヤネルMISトランジスタからなる保護トラ
ンジスタ2′からなる入力保護装置であつて、保
護抵抗4′、ゲート挿入抵抗5は多結晶シリコン
層からなりかつ保護抵抗4′は保護トランジスタ
2′のドレイン拡散領域12′の少くとも一部と重
なるよう絶縁層を介してその上に形成され、この
ドレイン拡散領域12′と保護抵抗4′の接続はこ
のドレイン拡散領域12′を囲む厚い絶縁膜とし
てのフイールド酸化膜19′から離れてその内側
でかつこのドレイン拡散領域12′とは反対導電
型の不純物拡散領域21上に設けられた1個の開
口部16′を介して行なわれ、保護トランジスタ
2′のゲート電極13′のうち開口部16′に近い
中央部はチヤネル長を短く形成され、ゲート拡散
領域11′は6個の開口部17′を介してAl配線
からなる接地配線14′に、保護抵抗4′は2個の
開口部18′を介してAl配線からなるゲートへの
は線15′にそれぞれ接続されることから構成さ
れる。
すなわち、本実施例においては、次の各項に亘
る対策により十分な対サージ電圧効果を挙げてい
る。
る対策により十分な対サージ電圧効果を挙げてい
る。
(i) 保護トランジスタ2′のドレイン拡散領域1
2′と保護抵抗4′を接続するための多結晶シリ
コンの開口部16′が、従来はドレイン拡散領
域全長に亘つて設けられていたのを、フイール
ド酸化膜19′から離れて内側の中央部分に比
較的小さく開口することにより、電流がフイー
ルド酸化膜欠陥部部に集中するのを防いでいる
こと。
2′と保護抵抗4′を接続するための多結晶シリ
コンの開口部16′が、従来はドレイン拡散領
域全長に亘つて設けられていたのを、フイール
ド酸化膜19′から離れて内側の中央部分に比
較的小さく開口することにより、電流がフイー
ルド酸化膜欠陥部部に集中するのを防いでいる
こと。
(ii) 保護トランジスタ2′のゲート電極13′は多
結晶シリコンからなるゲート挿入抵抗5を介し
て接地端に接続し、サージ電圧が入力された場
合にゲート電位が浮き上り易くし、容易に保護
トランジスタ2′がオンしてサージ電圧を接地
端に逃がすようにしていること。
結晶シリコンからなるゲート挿入抵抗5を介し
て接地端に接続し、サージ電圧が入力された場
合にゲート電位が浮き上り易くし、容易に保護
トランジスタ2′がオンしてサージ電圧を接地
端に逃がすようにしていること。
(iii) 保護トランジスタ2′の多結晶シリコンから
なるゲート電極13′は、多結晶シリコンの開
口部16′に近い中央部を台形状に削り、保護
トランジスタ2′のオン抵抗を減少させ、電流
が保護トランジスタ2′の中央部に集中して流
れるように工夫されていること。
なるゲート電極13′は、多結晶シリコンの開
口部16′に近い中央部を台形状に削り、保護
トランジスタ2′のオン抵抗を減少させ、電流
が保護トランジスタ2′の中央部に集中して流
れるように工夫されていること。
(iv) 保護トランジスタ2′のドレイン領域12′の
保護抵抗4′との接続部となる領域に反対導電
型の不純物領域21を設けることにより、ドレ
イン拡散領域と多結晶シリコンとの接続部の耐
圧を下げていること。
保護抵抗4′との接続部となる領域に反対導電
型の不純物領域21を設けることにより、ドレ
イン拡散領域と多結晶シリコンとの接続部の耐
圧を下げていること。
実際に、本実施例を用いたMIS集積回路装置に
おいては、250V以上の高いサージ電圧に対して
も十分に保護効果のあることが確認された。
おいては、250V以上の高いサージ電圧に対して
も十分に保護効果のあることが確認された。
なお、以上の説明はNチヤネルMISトランジス
タを用いて行なつたけれども、PチヤネルMISト
ランジスタの場合には、上記説明において、ドレ
イン→ソース、ソース→ドレインと読み替れるこ
とにより同様に適用できる。
タを用いて行なつたけれども、PチヤネルMISト
ランジスタの場合には、上記説明において、ドレ
イン→ソース、ソース→ドレインと読み替れるこ
とにより同様に適用できる。
また、上記実施例においては、開口部16′を
1個としたが、これは本発明の趣旨に適合する範
囲内において、複数個に分割することができる。
1個としたが、これは本発明の趣旨に適合する範
囲内において、複数個に分割することができる。
(発明の効果)
以上、詳細説明したとおり、本発明によれば、
上記の構成により、ロコス法により形成された厚
いフイールド酸化膜の欠陥部に集中して流れるサ
ージ電流を防止できるので、高い耐サージ電圧規
格を十分に満足するところのMIS集積回路装置の
入力保護装置が得られる。
上記の構成により、ロコス法により形成された厚
いフイールド酸化膜の欠陥部に集中して流れるサ
ージ電流を防止できるので、高い耐サージ電圧規
格を十分に満足するところのMIS集積回路装置の
入力保護装置が得られる。
第1図は従来の入力保護装置の一例の回路図、
第2図はその構成を示す平面図、第3図は本発明
の一実施例の回路図、第4図はその構成を示す平
面図である。 1……入力端子、2,2′……保護トランジス
タ、3……入力トランジスタ、4,4′……保護
抵抗、5……ゲート挿入抵抗、11,11′……
ソース拡散領域、12,12′……ドレイン拡散
領域、13,13′……ゲート電極、14,1
4′……接地配線、15,15′……入力ゲートへ
の配線、16,16′,17,17′,18,1
8′……開口部、19,19′……フイールド酸化
膜、20……フイールド酸化膜欠陥部、21……
反対導電型の不純物拡散領域。
第2図はその構成を示す平面図、第3図は本発明
の一実施例の回路図、第4図はその構成を示す平
面図である。 1……入力端子、2,2′……保護トランジス
タ、3……入力トランジスタ、4,4′……保護
抵抗、5……ゲート挿入抵抗、11,11′……
ソース拡散領域、12,12′……ドレイン拡散
領域、13,13′……ゲート電極、14,1
4′……接地配線、15,15′……入力ゲートへ
の配線、16,16′,17,17′,18,1
8′……開口部、19,19′……フイールド酸化
膜、20……フイールド酸化膜欠陥部、21……
反対導電型の不純物拡散領域。
Claims (1)
- 1 入力端子と入力MISトランジスタのゲート間
に接続された第1の抵抗と、ドレイン(又はソー
ス)が前記第1の抵抗の1部分にソース(又はド
レイン)が接地端にゲートが第2の抵抗を介して
接地端にそれぞれ接続された保護MISトランジス
タからなる入力保護装置において、前記保護MIS
トランジスタのゲート電極のうち前記開口部に近
い中央部はチヤネル長を短く形成されたことを特
徴とする入力保護装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59102865A JPS60246665A (ja) | 1984-05-22 | 1984-05-22 | 入力保護装置 |
DE8585106300T DE3583886D1 (de) | 1984-05-22 | 1985-05-22 | Integrierte schaltung mit einer eingangsschutzanordnung. |
EP85106300A EP0162460B1 (en) | 1984-05-22 | 1985-05-22 | Integrated circuit with an input protective device |
US06/736,728 US4739438A (en) | 1984-05-22 | 1985-05-22 | Integrated circuit with an improved input protective device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59102865A JPS60246665A (ja) | 1984-05-22 | 1984-05-22 | 入力保護装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60246665A JPS60246665A (ja) | 1985-12-06 |
JPH0244150B2 true JPH0244150B2 (ja) | 1990-10-02 |
Family
ID=14338801
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59102865A Granted JPS60246665A (ja) | 1984-05-22 | 1984-05-22 | 入力保護装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4739438A (ja) |
EP (1) | EP0162460B1 (ja) |
JP (1) | JPS60246665A (ja) |
DE (1) | DE3583886D1 (ja) |
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---|---|---|---|---|
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JPS62200767A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | Mos型半導体装置 |
KR900008746B1 (ko) * | 1986-11-19 | 1990-11-29 | 삼성전자 주식회사 | 접합 파괴장치 반도체장치 |
IT1215131B (it) * | 1986-12-03 | 1990-01-31 | Sgs Microelettronica Spa | Protezione dei circuiti integrati contro scariche elettrostatiche |
JPH0616558B2 (ja) * | 1987-01-28 | 1994-03-02 | 三菱電機株式会社 | 半導体装置の入力保護装置 |
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JP2965264B2 (ja) * | 1989-05-17 | 1999-10-18 | デイビッド サーノフ リサーチ センター,インコーポレイテッド | 低電圧でトリガされるスナップバック装置 |
US5043782A (en) * | 1990-05-08 | 1991-08-27 | David Sarnoff Research Center, Inc. | Low voltage triggered snap-back device |
GB2257685A (en) * | 1991-06-01 | 1993-01-20 | James Thomas Engineering Limit | Tower support systems |
KR930005184A (ko) * | 1991-08-21 | 1993-03-23 | 김광호 | 정전기 전압 방지용 반도체 장치 |
JPH05298889A (ja) * | 1992-04-15 | 1993-11-12 | Nec Corp | 保護回路 |
US5907462A (en) * | 1994-09-07 | 1999-05-25 | Texas Instruments Incorporated | Gate coupled SCR for ESD protection circuits |
US5729419A (en) * | 1995-11-20 | 1998-03-17 | Integrated Device Technology, Inc. | Changed device model electrostatic discharge protection circuit for output drivers and method of implementing same |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US3819952A (en) * | 1973-01-29 | 1974-06-25 | Mitsubishi Electric Corp | Semiconductor device |
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JPS6048106B2 (ja) * | 1979-12-24 | 1985-10-25 | 富士通株式会社 | 半導体集積回路 |
JPS56118349A (en) * | 1980-02-22 | 1981-09-17 | Fujitsu Ltd | Semiconductor device |
JPS58138074A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 入力保護回路 |
DE3378807D1 (en) * | 1982-10-20 | 1989-02-02 | Philips Nv | Integrated circuit comprising an input protection device |
-
1984
- 1984-05-22 JP JP59102865A patent/JPS60246665A/ja active Granted
-
1985
- 1985-05-22 DE DE8585106300T patent/DE3583886D1/de not_active Expired - Fee Related
- 1985-05-22 US US06/736,728 patent/US4739438A/en not_active Expired - Lifetime
- 1985-05-22 EP EP85106300A patent/EP0162460B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE3583886D1 (de) | 1991-10-02 |
EP0162460B1 (en) | 1991-08-28 |
US4739438A (en) | 1988-04-19 |
EP0162460A3 (en) | 1986-12-10 |
EP0162460A2 (en) | 1985-11-27 |
JPS60246665A (ja) | 1985-12-06 |
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