JPS61128553A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPS61128553A JPS61128553A JP59250739A JP25073984A JPS61128553A JP S61128553 A JPS61128553 A JP S61128553A JP 59250739 A JP59250739 A JP 59250739A JP 25073984 A JP25073984 A JP 25073984A JP S61128553 A JPS61128553 A JP S61128553A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- polysilicon
- fet
- diffusion layer
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の入力保護回路に関するものであ
る。
る。
第３図は従来の入力保護回路のパターンレイアウトの例
を示す図である。第４図はその等価回路図である。なお
、図中の絶縁ゲート電界効果トランジスタ（以下ＦＥＴ
と称す）はＮチャネルエンハンスメント型であるとする
０図において、Ｐ形シリコン基板上に形成された外部端
子１はコンタクト２を介して第１ポリシリコンで形成さ
れた抵抗３に接続され、この抵抗３はコンタクト４を介
してアルミニウム配線５に、またこの配線５はコンタク
ト６を介してＦＥＴ （Ｑ）のドレイン７であるＮ膨拡
散層に接続されている。ＦＥＴ （Ｑ）のソース８であ
るＮ膨拡散層と第２ポリシリコンにより形成されたゲー
ト９とは共に接地電位ＶＳＲに接続されたアルミニウム
配線１０に接続されている。またＦＥＴ（Ｑ）のドレイ
ン７であるＮ膨拡散層から切れ目なく延長されたＮ型拡
散抵抗１１はコンタクト１２を介してアルミニウム配線
１３に接続され、さらにこの配線は図示しない内部回路
に接続されている。
を示す図である。第４図はその等価回路図である。なお
、図中の絶縁ゲート電界効果トランジスタ（以下ＦＥＴ
と称す）はＮチャネルエンハンスメント型であるとする
０図において、Ｐ形シリコン基板上に形成された外部端
子１はコンタクト２を介して第１ポリシリコンで形成さ
れた抵抗３に接続され、この抵抗３はコンタクト４を介
してアルミニウム配線５に、またこの配線５はコンタク
ト６を介してＦＥＴ （Ｑ）のドレイン７であるＮ膨拡
散層に接続されている。ＦＥＴ （Ｑ）のソース８であ
るＮ膨拡散層と第２ポリシリコンにより形成されたゲー
ト９とは共に接地電位ＶＳＲに接続されたアルミニウム
配線１０に接続されている。またＦＥＴ（Ｑ）のドレイ
ン７であるＮ膨拡散層から切れ目なく延長されたＮ型拡
散抵抗１１はコンタクト１２を介してアルミニウム配線
１３に接続され、さらにこの配線は図示しない内部回路
に接続されている。
この従来例の構成において、外部端子１に過大な異常電
圧が印加されると、この電圧は抵抗３及びアルミニウム
配線５を通してＦＥＴ（Ｑ）のドレイン７に到達し、Ｆ
ＥＴ（Ｑ）のバンチスルーにより接地電位Ｖｓｓに接続
されたアルミニウム配線１０に放電される。ＦＥＴ （
Ｑ）のドレイン７に到達した電圧の一部は内部回路に向
うが、これは抵抗１１により減衰されて内部回路には過
大な電圧が印加されないようになっている。
圧が印加されると、この電圧は抵抗３及びアルミニウム
配線５を通してＦＥＴ（Ｑ）のドレイン７に到達し、Ｆ
ＥＴ（Ｑ）のバンチスルーにより接地電位Ｖｓｓに接続
されたアルミニウム配線１０に放電される。ＦＥＴ （
Ｑ）のドレイン７に到達した電圧の一部は内部回路に向
うが、これは抵抗１１により減衰されて内部回路には過
大な電圧が印加されないようになっている。
しかるにこの従来の構成では、一般的に第１ポリシリコ
ンにより形成された抵抗３は外部端子１に印加される過
大な電圧を充分に減衰できる程大きな抵抗値に形成する
ことが困難であるため、アルミニウム配線５とＦＥＴ
（Ｑ）のドレイン７であるＮ膨拡散層とのコンタクト６
にも異常電圧が印加され、このコンタクト６付近でアル
ミニウム配線５とＰ形シリコン基板とが短絡し、入力保
護回路自体が破壊されるという問題点があった。
ンにより形成された抵抗３は外部端子１に印加される過
大な電圧を充分に減衰できる程大きな抵抗値に形成する
ことが困難であるため、アルミニウム配線５とＦＥＴ
（Ｑ）のドレイン７であるＮ膨拡散層とのコンタクト６
にも異常電圧が印加され、このコンタクト６付近でアル
ミニウム配線５とＰ形シリコン基板とが短絡し、入力保
護回路自体が破壊されるという問題点があった。
本発明はこのような問題点を解決するためになされたも
ので、入力保護回路自体が過大な異常電圧の印加に耐え
るようにすることにより、内部回路を充分に保護し得る
信頼性の高い入力保護回路を提供することを目的として
いる。
ので、入力保護回路自体が過大な異常電圧の印加に耐え
るようにすることにより、内部回路を充分に保護し得る
信頼性の高い入力保護回路を提供することを目的として
いる。
この発明に係る入力保護回路は、半導体基板上に設けら
れた半導体素子の外部端子と内部回路との間に設けられ
、前記内部回路への異常電圧印加を防止するようにした
入力保護回路において、過大な異常電圧にさらされる部
分とＮ膨拡散層とを接続する配線にポリシリコンを用い
るとともにこのポリシリコンとＮ膨拡散層とを埋め込み
コンタクトにより直接接続したものである。
れた半導体素子の外部端子と内部回路との間に設けられ
、前記内部回路への異常電圧印加を防止するようにした
入力保護回路において、過大な異常電圧にさらされる部
分とＮ膨拡散層とを接続する配線にポリシリコンを用い
るとともにこのポリシリコンとＮ膨拡散層とを埋め込み
コンタクトにより直接接続したものである。
本発明における入力保護回路においては、過大な異常電
圧にさらされる部分とＮ膨拡散層との接続にアルミニウ
ム配線を用いず、ポリシリコン配線を用いているため、
異常電圧印加時にアルミニウム配線とＰ形シリコン基板
が短絡するおそれがなく、入力保護回路の信頼性が向上
する。
圧にさらされる部分とＮ膨拡散層との接続にアルミニウ
ム配線を用いず、ポリシリコン配線を用いているため、
異常電圧印加時にアルミニウム配線とＰ形シリコン基板
が短絡するおそれがなく、入力保護回路の信頼性が向上
する。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による入力保護回路のパター
ンレイアウト図である。図において、Ｐ形シリコン基板
上に形成された外部端子１はコンタクト２を介して第１
ポリシリコンで形成された第１の抵抗３に接続され、こ
の抵抗３はコンタクト４を介してアルミニウム配線５に
接続されている。アルミニウム配線５はコンタクト１４
を介して第２ポリシリコンにより形成された第２の配線
１５に接続され、この第２の配線１５は埋め込みコンタ
クト１６を介してＦＥＴ （Ｑ）のドレイン７であるＮ
膨拡散層に接続されている。ＦＥＴ （Ｑ）のソース８
であるＮ膨拡散層と第２ポリシリコンにより形成された
ゲート９とは共に接地電位Ｖｓｓに接続されたアルミニ
ウム配線１０に接続されている。また、ＦＥＴ（Ｑ）の
ドレイン７であるＮ膨拡散層から切れ目なく延長された
Ｎ膨拡散層、即ち第２の抵抗１１はコンタクト１２を介
してアルミニウム配線１３に接続され、さらにこの配線
１３は図示しない内部回路に接続されている。
ンレイアウト図である。図において、Ｐ形シリコン基板
上に形成された外部端子１はコンタクト２を介して第１
ポリシリコンで形成された第１の抵抗３に接続され、こ
の抵抗３はコンタクト４を介してアルミニウム配線５に
接続されている。アルミニウム配線５はコンタクト１４
を介して第２ポリシリコンにより形成された第２の配線
１５に接続され、この第２の配線１５は埋め込みコンタ
クト１６を介してＦＥＴ （Ｑ）のドレイン７であるＮ
膨拡散層に接続されている。ＦＥＴ （Ｑ）のソース８
であるＮ膨拡散層と第２ポリシリコンにより形成された
ゲート９とは共に接地電位Ｖｓｓに接続されたアルミニ
ウム配線１０に接続されている。また、ＦＥＴ（Ｑ）の
ドレイン７であるＮ膨拡散層から切れ目なく延長された
Ｎ膨拡散層、即ち第２の抵抗１１はコンタクト１２を介
してアルミニウム配線１３に接続され、さらにこの配線
１３は図示しない内部回路に接続されている。
次に動作について説明する。
外部端子１に過大な異常電圧が印加されると、この電圧
は第１の抵抗３．アルミニウムの第１の配線５及び第２
ポリシリコンによる第２の配線１５を通してＦＥＴ （
Ｑ）のドレイン７に到達し、ＦＥＴ （Ｑ）のパンチス
ルーにより接地電位Ｖｓｓに接続されたアルミニウム配
線１０に放電される。
は第１の抵抗３．アルミニウムの第１の配線５及び第２
ポリシリコンによる第２の配線１５を通してＦＥＴ （
Ｑ）のドレイン７に到達し、ＦＥＴ （Ｑ）のパンチス
ルーにより接地電位Ｖｓｓに接続されたアルミニウム配
線１０に放電される。
ＦＥＴ （Ｑ）のドレイン７に到達した電圧の一部は内
部回路に向うが、第２の抵抗１１により減衰されて内部
回路には過大な電圧が印加されないようになっている。
部回路に向うが、第２の抵抗１１により減衰されて内部
回路には過大な電圧が印加されないようになっている。
この時、前記のように第１ポリシリコンにより形成され
た第１の抵抗３は外部端子１に印加された過大な異常電
圧を充分に減衰できるほど大きな抵抗値に形成すること
が困難であるため、第２ポリシリコンによる配線１５と
ＦＥＴ （Ｑ）のドレイン７であるＮ膨拡散層とを接続
する埋め込みコンタクト１６付近にも異常電圧が印加さ
れるのは従来例と同様であるが、本実施例の構成の場合
には前記のように、ＦＥＴ （Ｑ）のドレイン７である
Ｎ膨拡散層とアルミニウム配線５との接続部分にポリシ
リコン配線１５が介在しているために、従来のようなア
ルミニウム配線とＰ形シリコン基板との短絡による入力
保護回路自体の破壊を防止できる。また、第１ポリシリ
コンによる抵抗３とアルミニウム配線５とを接続するコ
ンタクト４の部分及びアルミニウム配線５と第２ポリシ
リコンによる配線１５とを接続するコンタクト１４の部
分については、共にＰ形シリコン基板上に形成された厚
い絶縁膜上に設けられているため、アルミニウム配線５
とＰ形シリコン基板とが短絡するおそれはない。
た第１の抵抗３は外部端子１に印加された過大な異常電
圧を充分に減衰できるほど大きな抵抗値に形成すること
が困難であるため、第２ポリシリコンによる配線１５と
ＦＥＴ （Ｑ）のドレイン７であるＮ膨拡散層とを接続
する埋め込みコンタクト１６付近にも異常電圧が印加さ
れるのは従来例と同様であるが、本実施例の構成の場合
には前記のように、ＦＥＴ （Ｑ）のドレイン７である
Ｎ膨拡散層とアルミニウム配線５との接続部分にポリシ
リコン配線１５が介在しているために、従来のようなア
ルミニウム配線とＰ形シリコン基板との短絡による入力
保護回路自体の破壊を防止できる。また、第１ポリシリ
コンによる抵抗３とアルミニウム配線５とを接続するコ
ンタクト４の部分及びアルミニウム配線５と第２ポリシ
リコンによる配線１５とを接続するコンタクト１４の部
分については、共にＰ形シリコン基板上に形成された厚
い絶縁膜上に設けられているため、アルミニウム配線５
とＰ形シリコン基板とが短絡するおそれはない。
なお、前記実施例ではＦＥＴ（Ｑ）のドレイン７と内部
回路へ接続されたアルミニウム配線１３との間に設けら
れた抵抗１１がＮ膨拡散層により形成されていたが、第
２図に示すように、この抵抗１１を第２ポリシリコンに
より形成し、さらにこの抵抗１１とドレイン７とを埋め
込みコンタクト１７により接続してもよい。
回路へ接続されたアルミニウム配線１３との間に設けら
れた抵抗１１がＮ膨拡散層により形成されていたが、第
２図に示すように、この抵抗１１を第２ポリシリコンに
より形成し、さらにこの抵抗１１とドレイン７とを埋め
込みコンタクト１７により接続してもよい。
また、前記実施例ではＦＥＴ（Ｑ）のゲート９と配線１
５は共に第２ポリシリコンにより形成された場合につい
て説明したが、これらは各々別のポリシリコンであって
もよい。
５は共に第２ポリシリコンにより形成された場合につい
て説明したが、これらは各々別のポリシリコンであって
もよい。
また、前記実施例では抵抗３が第１ポリシリコンで形成
され、ＦＥＴ （Ｑ）のゲート９が第２ポリシリコンで
形成されている場合について説明しだが、これらは同じ
ポリシリコンで形成されていてもよい。
され、ＦＥＴ （Ｑ）のゲート９が第２ポリシリコンで
形成されている場合について説明しだが、これらは同じ
ポリシリコンで形成されていてもよい。
また、前記実施例では抵抗３．配線１５及びＦＥＴ （
Ｑ）のゲート９が共にポリシリコンで形成されている場
合について説明したが、これらのうちの一部又は全部が
金属珪化物あるいはポリシリコンと金属珪化物との二重
層で形成されていてもよい。
Ｑ）のゲート９が共にポリシリコンで形成されている場
合について説明したが、これらのうちの一部又は全部が
金属珪化物あるいはポリシリコンと金属珪化物との二重
層で形成されていてもよい。
また、前記実施例ではＦＥＴ （Ｑ）はＮチャネルエン
ハンスメント型であるとしたが、Ｐチャネルあるいはコ
ンプリメンタリＭＩＳであってもよい。
ハンスメント型であるとしたが、Ｐチャネルあるいはコ
ンプリメンタリＭＩＳであってもよい。
以上のように、この発明によれば、入力保護回路におい
て、異常電圧にさらされる部分において拡散層と接続さ
れる配線にはポリシリコンを用い、さらにこの配線と拡
散層との接続はアルミニウム配線を介さない埋め込みコ
ンタクトによる直接接続としたため、過大な異常電圧の
印加によって入力保護回路自体が破壊されることがなく
、内部回路を充分に保護し得る信頼性の高い入力保護回
路が得られる効果がある。
て、異常電圧にさらされる部分において拡散層と接続さ
れる配線にはポリシリコンを用い、さらにこの配線と拡
散層との接続はアルミニウム配線を介さない埋め込みコ
ンタクトによる直接接続としたため、過大な異常電圧の
印加によって入力保護回路自体が破壊されることがなく
、内部回路を充分に保護し得る信頼性の高い入力保護回
路が得られる効果がある。
第１図は本発明の一実施例による入力保護回路のパター
ンレイアウト図、第２図は本発明の他の実施例による入
力保護回路のパターンレイアウト図、第３図は従来例に
よる入力保護回路のパターンレイアウト図、第４図は第
３図の等価回路図である。 ｌ・・・外部端子、３・・・第１の抵抗、５・・・第１
の配線、１５・・・第２ポリシリコン配線、１６・・・
埋め込みコンタクト。 なお図中、同一符号は同−又は相当部分を示す。
ンレイアウト図、第２図は本発明の他の実施例による入
力保護回路のパターンレイアウト図、第３図は従来例に
よる入力保護回路のパターンレイアウト図、第４図は第
３図の等価回路図である。 ｌ・・・外部端子、３・・・第１の抵抗、５・・・第１
の配線、１５・・・第２ポリシリコン配線、１６・・・
埋め込みコンタクト。 なお図中、同一符号は同−又は相当部分を示す。
Claims (3)
- （１）第１の導電型の半導体基板上に設けられた半導体
素子の外部端子と内部回路との間に設けられ、前記内部
回路への異常電圧印加を防止するようにした入力保護回
路において、前記外部端子に接続された第１の抵抗が第
１の配線を介して第２の配線に接続され、前記第２の配
線が絶縁ゲート電界効果トランジスタのソース又はドレ
インを形成する第２の導電型の半導体領域に埋め込みコ
ンタクトにより直接接続されると共に、前記第２の導電
型の半導体領域が第２の抵抗を介して前記内部回路に接
続されていることを特徴とする入力保護回路。 - （２）第１の配線をアルミニウムで、第２の配線をポリ
シリコンで形成したことを特徴とする特許請求の範囲第
１項記載の入力保護回路。 - （３）絶縁ゲート電界効果トランジスタのゲートを接地
電位に接続したことを特徴とする特許請求の範囲第１項
又は第２項記載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250739A JPS61128553A (ja) | 1984-11-27 | 1984-11-27 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250739A JPS61128553A (ja) | 1984-11-27 | 1984-11-27 | 入力保護回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3351704A Division JPH06103740B2 (ja) | 1991-12-11 | 1991-12-11 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128553A true JPS61128553A (ja) | 1986-06-16 |
| JPH0314233B2 JPH0314233B2 (ja) | 1991-02-26 |
Family
ID=17212317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250739A Granted JPS61128553A (ja) | 1984-11-27 | 1984-11-27 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312277A (ja) * | 1989-05-26 | 1990-12-27 | Fujitsu Ltd | 半導体入力保護装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101483271B1 (ko) * | 2008-06-27 | 2015-01-15 | 삼성전자주식회사 | 음원 위치 추정에 있어 대표 점 선정 방법 및 그 방법을이용한 음원 위치 추정 시스템 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121579A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Semiconductor integrated circuit |
| JPS54116887A (en) * | 1978-03-02 | 1979-09-11 | Nec Corp | Mos type semiconductor device |
| JPS5586159A (en) * | 1978-12-22 | 1980-06-28 | Fujitsu Ltd | Protective circuit for mos semiconductor device |
| JPS57180167A (en) * | 1981-04-28 | 1982-11-06 | Siemens Ag | Thyristor |
-
1984
- 1984-11-27 JP JP59250739A patent/JPS61128553A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121579A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Semiconductor integrated circuit |
| JPS54116887A (en) * | 1978-03-02 | 1979-09-11 | Nec Corp | Mos type semiconductor device |
| JPS5586159A (en) * | 1978-12-22 | 1980-06-28 | Fujitsu Ltd | Protective circuit for mos semiconductor device |
| JPS57180167A (en) * | 1981-04-28 | 1982-11-06 | Siemens Ag | Thyristor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312277A (ja) * | 1989-05-26 | 1990-12-27 | Fujitsu Ltd | 半導体入力保護装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0314233B2 (ja) | 1991-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4509067A (en) | Semiconductor integrated circuit devices with protective means against overvoltages | |
| KR100197989B1 (ko) | 정전기 보호회로를 구비한 반도체장치 | |
| US4739438A (en) | Integrated circuit with an improved input protective device | |
| JP2954854B2 (ja) | 集積回路チップ | |
| JPH0653497A (ja) | 入出力保護回路を備えた半導体装置 | |
| JP2676888B2 (ja) | 半導体装置 | |
| JPS61128553A (ja) | 入力保護回路 | |
| JPS63244874A (ja) | 入力保護回路 | |
| JP2737629B2 (ja) | Ｃｍｏｓ構成の出力回路を有する半導体装置 | |
| JP2538312B2 (ja) | 半導体集積回路 | |
| US5160990A (en) | MIS-FET with small chip area and high strength against static electricity | |
| JP2920013B2 (ja) | 半導体静電保護回路 | |
| JP3271435B2 (ja) | 半導体集積回路装置 | |
| JPH0541493A (ja) | 入力保護回路 | |
| JPH0468576A (ja) | 半導体装置 | |
| JPH0532908B2 (ja) | ||
| JPH0468575A (ja) | 半導体集積回路の静電破壊保護素子 | |
| JPH0712060B2 (ja) | 相補型ｍｏｓデバイスの入力保護装置 | |
| JPS627710B2 (ja) | ||
| JPS60120569A (ja) | 入力回路 | |
| JPH04186674A (ja) | 半導体装置 | |
| JPS592363A (ja) | 相補型絶縁ゲート電界効果型装置 | |
| JPS6237822B2 (ja) | ||
| JPH0329361A (ja) | 半導体装置 | |
| JPS62193164A (ja) | トランジスタの保護装置 |