JPH02312277A - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
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- JPH02312277A JPH02312277A JP13390989A JP13390989A JPH02312277A JP H02312277 A JPH02312277 A JP H02312277A JP 13390989 A JP13390989 A JP 13390989A JP 13390989 A JP13390989 A JP 13390989A JP H02312277 A JPH02312277 A JP H02312277A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
士、導体集積回路の入力保護装置に関するものであり、
特にＭ Ｉ Ｓ Ｆ Ｅ Ｔ （ＭｃＬａｌ−１ｎｓｕ
ｌａｔｏｒ−３ｅａｉｃａｎｄｕｅｔｏｒ Ｆｉｅｌｄ
−ＥｒｒｅｃＬ ＴｒａｎｓｌｓＬｏｒ）を含む゛１′
−導体集積回路の入力保護装置に関し、過電圧に対する
破壊強度が充分であり、占１￥面積が小さく、かつ、信
号の高速伝播が可能な入力保護装置を提供することを［
■的とし、ドレインが入力パッド電極に、ソースが基準
電位にそれぞれ接続されたＭＩＳＦＥＴを含む半導体入
力保護装置であっｚ１前記ＭＩＳＦＥＴのドレインと被
保護半導体素子との間に、当該ドレインを延在させて当
該ドレインと一体に形成された拡散抵抗が介挿されるよ
う構成する。
特にＭ Ｉ Ｓ Ｆ Ｅ Ｔ （ＭｃＬａｌ−１ｎｓｕ
ｌａｔｏｒ−３ｅａｉｃａｎｄｕｅｔｏｒ Ｆｉｅｌｄ
−ＥｒｒｅｃＬ ＴｒａｎｓｌｓＬｏｒ）を含む゛１′
−導体集積回路の入力保護装置に関し、過電圧に対する
破壊強度が充分であり、占１￥面積が小さく、かつ、信
号の高速伝播が可能な入力保護装置を提供することを［
■的とし、ドレインが入力パッド電極に、ソースが基準
電位にそれぞれ接続されたＭＩＳＦＥＴを含む半導体入
力保護装置であっｚ１前記ＭＩＳＦＥＴのドレインと被
保護半導体素子との間に、当該ドレインを延在させて当
該ドレインと一体に形成された拡散抵抗が介挿されるよ
う構成する。
本発明は、半導体集積回路の入力保護装置に関するもの
であり、特にＭ Ｉ Ｓ Ｆ Ｅ Ｔ （ＭｅｔａｌＩ
ｎｓｕｌａｔｏｒ−３ｅｎｌｃａｎｄｕｃｔｏｒ Ｆｉ
ｅｌｄ−ＩＥ「「ｅｅｔ Ｔｒａｎ−ｓｌｓＬｏｒ）を
含む半導体集積回路の入力保護装置に関するものである
。
であり、特にＭ Ｉ Ｓ Ｆ Ｅ Ｔ （ＭｅｔａｌＩ
ｎｓｕｌａｔｏｒ−３ｅｎｌｃａｎｄｕｃｔｏｒ Ｆｉ
ｅｌｄ−ＩＥ「「ｅｅｔ Ｔｒａｎ−ｓｌｓＬｏｒ）を
含む半導体集積回路の入力保護装置に関するものである
。
半導体集積回路の取り扱いにあたって静電気に注意する
必要があることは周知の事実である。特にＭＩＳＦＥＴ
を含むものの場合、入力端子に印加された静電気による
過電圧が、入力端子に接続されたゲート絶縁膜を破壊す
る等の障害を引き起こすことが多い。このような障害を
防止するために、ｌｉ導体集積回路の入力端子には入力
保護装置が付加されているのが普通である。
必要があることは周知の事実である。特にＭＩＳＦＥＴ
を含むものの場合、入力端子に印加された静電気による
過電圧が、入力端子に接続されたゲート絶縁膜を破壊す
る等の障害を引き起こすことが多い。このような障害を
防止するために、ｌｉ導体集積回路の入力端子には入力
保護装置が付加されているのが普通である。
ｉ） 第一の従来例
第３図に従来の入力保護装置１のレイアラ！・例を示し
、その等節回略図を第４図に示す。
、その等節回略図を第４図に示す。
第４図において、２０はＭＩＳＦＥＴ、３０は抵抗素子
、４０は拡散抵抗、５０はダイオード素子であり、これ
らにより入力保護装置１が構成される。入力保護装置１
の入力端子７０は入力パッド電極１０に接続され、その
出力端子８０は図示されない被保護半導体素子に接続さ
れる。ノード９０は集積回路の基準電位Ｖ に接続され
る。
、４０は拡散抵抗、５０はダイオード素子であり、これ
らにより入力保護装置１が構成される。入力保護装置１
の入力端子７０は入力パッド電極１０に接続され、その
出力端子８０は図示されない被保護半導体素子に接続さ
れる。ノード９０は集積回路の基準電位Ｖ に接続され
る。
Ｓ
この入力保護装置１において、入力端子７０に頁の過電
圧が印加されると、ダイオード５０が導通し、チャージ
を基準電位に放電する。また逆に入力端子７０に正の過
電圧が印加されると、その過電圧がＭＩＳＦＥＴ２０の
ゲートに作用し、ＭＩＳＦＥＴ２０をオンにさせてチャ
ージを基準電位■ に放電する。このようにして、入力
端子Ｓ ７０に静電気による過電圧が印加されても、その過電圧
が被保護素子に印加されないように対策が施されている
。なお、抵抗３０は過電圧が印加された時に、ＭＩＳＦ
ＥＴ２０のゲートＧ〜ドレインＤ間のカップリングによ
りＭ Ｉ Ｓ Ｆ Ｅ Ｔ ２０を一時的にオンさせる
一方、通常の使用状態ではＭＩ ５ＦＥＴ２０のゲート
Ｇを基準電位Ｖｓｓレベルに保持してＭ Ｉ Ｓ Ｆ
Ｅ Ｔ ２０をオフに保持し、入力リーク電流を生じな
いように作用する。
圧が印加されると、ダイオード５０が導通し、チャージ
を基準電位に放電する。また逆に入力端子７０に正の過
電圧が印加されると、その過電圧がＭＩＳＦＥＴ２０の
ゲートに作用し、ＭＩＳＦＥＴ２０をオンにさせてチャ
ージを基準電位■ に放電する。このようにして、入力
端子Ｓ ７０に静電気による過電圧が印加されても、その過電圧
が被保護素子に印加されないように対策が施されている
。なお、抵抗３０は過電圧が印加された時に、ＭＩＳＦ
ＥＴ２０のゲートＧ〜ドレインＤ間のカップリングによ
りＭ Ｉ Ｓ Ｆ Ｅ Ｔ ２０を一時的にオンさせる
一方、通常の使用状態ではＭＩ ５ＦＥＴ２０のゲート
Ｇを基準電位Ｖｓｓレベルに保持してＭ Ｉ Ｓ Ｆ
Ｅ Ｔ ２０をオフに保持し、入力リーク電流を生じな
いように作用する。
また、抵抗４０は入力保護装置１を構成するＭ Ｉ Ｓ
Ｆ Ｅ Ｔ ２０自体が過電圧で破壊されないように
するものである。
Ｆ Ｅ Ｔ ２０自体が過電圧で破壊されないように
するものである。
このような入力保護装置１は、例えば第３図に示すよう
にレイアウトされる。第３図において、破線はメタル配
線パターン、実線は拡散層及び多結晶シリコンの形状を
規定するパターン、矩形はメタル配線と拡散層及び多結
晶シリコンとのコンタクト用の窓を示す。その他の第４
図と対応する部分には同一の符号を付しである。
にレイアウトされる。第３図において、破線はメタル配
線パターン、実線は拡散層及び多結晶シリコンの形状を
規定するパターン、矩形はメタル配線と拡散層及び多結
晶シリコンとのコンタクト用の窓を示す。その他の第４
図と対応する部分には同一の符号を付しである。
（ＩＩ） 第二の従来例
第５図に第二の従来例における入力保護装置２のレイア
ウト例を示し、その等節回略図を第６図に示す。
ウト例を示し、その等節回略図を第６図に示す。
第二の従来例では、第一の従来例において拡散層で形成
されていた抵抗４０が多結晶シリコンによる抵抗６０に
置き換えられている。その他の構成は、第一の従来例と
同一であるので対応部分には同一の符号を付して説明を
省略する。
されていた抵抗４０が多結晶シリコンによる抵抗６０に
置き換えられている。その他の構成は、第一の従来例と
同一であるので対応部分には同一の符号を付して説明を
省略する。
上記第一の従来例においては、正の過電圧に対して入力
パッド電極１０からのメタル配線が拡散層とコンタクト
するコンタクト窓（第３図の４１）の部分で該メタル配
線と基板とがショート不良を起こしやすいという欠点を
有していた。この入力保護装置１の場合、正の過電圧を
放電するのは主としてＭＩＳＦＥＴ２０であるが、コン
タクト窓４１とＭＩＳＦＥＴ２０との間には抵抗４０が
介挿されているため、コンタクト窓４１の過電圧が放電
されるのに時間がかかるためである。
パッド電極１０からのメタル配線が拡散層とコンタクト
するコンタクト窓（第３図の４１）の部分で該メタル配
線と基板とがショート不良を起こしやすいという欠点を
有していた。この入力保護装置１の場合、正の過電圧を
放電するのは主としてＭＩＳＦＥＴ２０であるが、コン
タクト窓４１とＭＩＳＦＥＴ２０との間には抵抗４０が
介挿されているため、コンタクト窓４１の過電圧が放電
されるのに時間がかかるためである。
また、この従来例においては、通常動作時入力バッド電
極１０に印加された信号波形は、抵抗４０及びＭＩＳＦ
ＥＴ２０のドレイン１０に存在浮遊容量によるＲＣ時定
数により鈍った波形となってその出力端子８０に出力さ
れる。その結果、当該半導体集積回路の高速動作に対し
ても悪影響を及ぼすという別の欠点も併せ持っている。
極１０に印加された信号波形は、抵抗４０及びＭＩＳＦ
ＥＴ２０のドレイン１０に存在浮遊容量によるＲＣ時定
数により鈍った波形となってその出力端子８０に出力さ
れる。その結果、当該半導体集積回路の高速動作に対し
ても悪影響を及ぼすという別の欠点も併せ持っている。
かかる第一の従来例の欠点、すなわちコンタクト窓４１
におけるメタルと基板とのショート不良は第二の従来例
によって回避される。しかし、この第二従来例の場合、
１Ｅ又は負の過電圧が印加された時に多結晶シリコン抵
抗６０に大電流が流れるため、多結晶シリコン抵抗６０
が溶断しやすいという問題を有している。これを避ける
ためには、多結晶シリコン抵抗６０の幅を広げて電流密
度を下げなければならない。ところが、多結晶シリコン
抵抗６０の幅を広げると、必要な抵抗呟を確保するため
に抵抗の長さを大幅に増加する必要が生じ、その結果、
多結晶シリコン抵抗の占有面積が大幅に増加するという
新たな欠点をもたらす。加えて、多結晶シリコン抵抗６
０が存在することに伴うＲＣ時定数により、高速動作が
妨げられるという第一の従来例に見られた欠点は数件さ
れずに残る。
におけるメタルと基板とのショート不良は第二の従来例
によって回避される。しかし、この第二従来例の場合、
１Ｅ又は負の過電圧が印加された時に多結晶シリコン抵
抗６０に大電流が流れるため、多結晶シリコン抵抗６０
が溶断しやすいという問題を有している。これを避ける
ためには、多結晶シリコン抵抗６０の幅を広げて電流密
度を下げなければならない。ところが、多結晶シリコン
抵抗６０の幅を広げると、必要な抵抗呟を確保するため
に抵抗の長さを大幅に増加する必要が生じ、その結果、
多結晶シリコン抵抗の占有面積が大幅に増加するという
新たな欠点をもたらす。加えて、多結晶シリコン抵抗６
０が存在することに伴うＲＣ時定数により、高速動作が
妨げられるという第一の従来例に見られた欠点は数件さ
れずに残る。
本発明は、上記の従来例にみられた欠点を解消するため
のもので、過電圧に対する破壊強度が充分であり、占有
面積が小さく、かつ、信号の高速伝播が可能な入力保護
装置を提供することを目的とする。
のもので、過電圧に対する破壊強度が充分であり、占有
面積が小さく、かつ、信号の高速伝播が可能な入力保護
装置を提供することを目的とする。
上記課題を解決するために、本発明は、ドレインが入力
パッド電極に、ソースが基準電位にそれぞれ接続された
ＭＩＳＦＥＴを含む′１ツ導体入力保護装置であって、
前記ＭＩＳＦＥＴ （２０）のドレイン（Ｄ）と被保護
半導体素子との間に、当該ドレイン（Ｄ）を延在させて
当２亥ドレイン（Ｄ）と一体に形成された拡散抵抗（４
０）が介挿されるよう構成する。
パッド電極に、ソースが基準電位にそれぞれ接続された
ＭＩＳＦＥＴを含む′１ツ導体入力保護装置であって、
前記ＭＩＳＦＥＴ （２０）のドレイン（Ｄ）と被保護
半導体素子との間に、当該ドレイン（Ｄ）を延在させて
当２亥ドレイン（Ｄ）と一体に形成された拡散抵抗（４
０）が介挿されるよう構成する。
本発明によれば、ＭＩＳＦＥＴ （２０）のドレイン（
Ｄ）が抵抗を介することなく直接入力パッド電極（１０
）に接続され、かつ、前記ドレイン（Ｄ）と被保護半導
体素子の間に拡散抵抗（４０）を介挿し、その拡散抵抗
（４０）を前記ドレイン（Ｄ）の延在配置とともに一体
に形成したことにより、入力保護装置の占有面積の低減
、信号の高速伝搬が可能となる。
Ｄ）が抵抗を介することなく直接入力パッド電極（１０
）に接続され、かつ、前記ドレイン（Ｄ）と被保護半導
体素子の間に拡散抵抗（４０）を介挿し、その拡散抵抗
（４０）を前記ドレイン（Ｄ）の延在配置とともに一体
に形成したことにより、入力保護装置の占有面積の低減
、信号の高速伝搬が可能となる。
次に、本発明の実施例を図面に基づいて説明する。
第１図に本発明の入力保護装置３のレイアウト例を示し
、第２図にその等両回略図を示す。
、第２図にその等両回略図を示す。
第２図に示すように、本発明の回路上の特徴は、保護用
のＭＩＳＦＥＴ２０のドレインを入力パッド電極１０に
抵抗を介さず直接接続したこと、およびＭＩＳＦＥＴ２
０のドレインＤと被保護素子、すなわち入力保護装置３
の出力８０との間に拡散層による抵抗４０を介挿したこ
とにある。
のＭＩＳＦＥＴ２０のドレインを入力パッド電極１０に
抵抗を介さず直接接続したこと、およびＭＩＳＦＥＴ２
０のドレインＤと被保護素子、すなわち入力保護装置３
の出力８０との間に拡散層による抵抗４０を介挿したこ
とにある。
第１図は、第２図に示した入力保護装置３のレイアウト
例である。このレイアウトの第一の特徴は、保護素子で
あるＭＩＳＦＥＴ２０のドレインＤとなる拡散層と抵抗
４０を構成する拡散層が一体形成されている点にある。
例である。このレイアウトの第一の特徴は、保護素子で
あるＭＩＳＦＥＴ２０のドレインＤとなる拡散層と抵抗
４０を構成する拡散層が一体形成されている点にある。
このようにレイアウトすることによって、この入力保護
装置３の出力端子８０には、必ず該保護装置３によって
減衰された過電圧が現れることが保証され、出力端子８
０に接続されている被保護素子が静電気によりて破壊さ
れることはなくなる。このことは、仮に、抵抗４０がＭ
ＩＳＦＥＴ２０のドレインＤと一体形成されていないと
した場合に、入力端子７０の過電圧はＭＩＳＦＥＴ２０
と同時に抵抗４０にも印加されることになり、抵抗４０
の入力側が静電破壊することがあり得ることからも理解
されよう。
装置３の出力端子８０には、必ず該保護装置３によって
減衰された過電圧が現れることが保証され、出力端子８
０に接続されている被保護素子が静電気によりて破壊さ
れることはなくなる。このことは、仮に、抵抗４０がＭ
ＩＳＦＥＴ２０のドレインＤと一体形成されていないと
した場合に、入力端子７０の過電圧はＭＩＳＦＥＴ２０
と同時に抵抗４０にも印加されることになり、抵抗４０
の入力側が静電破壊することがあり得ることからも理解
されよう。
第二の特徴は、ＭＩＳＦＥＴ２０のドレインＤ及びソー
スＳ ＳＳ２に対して開口された電極窓とゲート６１Ｇ
２との距離関係にある。すなわち、ドレインＤに対する
電極窓とＦＥＴのゲート電極Ｇ 、Ｇ との各距離
９１ソースｓ１．１２ Ｄ Ｓ２に対する電極窓とＦＥＴのゲート電極Ｇ１、Ｇ と
の各距離をｇ とした時、ｇ 〉Ω８を満２
Ｓ
０足するようにレイアウトされている。これは、ｇ
＋ｇ を一定とした時にはｇＤ＞ｇｓの場合Ｓ の方が静電気に対する耐圧が高いことを利用したもので
ある。なお、Ｉｓは１〜３μｍ程度、ｇ、は３〜１０μ
ｍ程度に設定するのが望ましい。
スＳ ＳＳ２に対して開口された電極窓とゲート６１Ｇ
２との距離関係にある。すなわち、ドレインＤに対する
電極窓とＦＥＴのゲート電極Ｇ 、Ｇ との各距離
９１ソースｓ１．１２ Ｄ Ｓ２に対する電極窓とＦＥＴのゲート電極Ｇ１、Ｇ と
の各距離をｇ とした時、ｇ 〉Ω８を満２
Ｓ
０足するようにレイアウトされている。これは、ｇ
＋ｇ を一定とした時にはｇＤ＞ｇｓの場合Ｓ の方が静電気に対する耐圧が高いことを利用したもので
ある。なお、Ｉｓは１〜３μｍ程度、ｇ、は３〜１０μ
ｍ程度に設定するのが望ましい。
第三の特徴は、ＰｖＩ Ｉ Ｓ Ｆ Ｅ Ｔ ２０のド
レイン領域りの両側にゲートｆｌｉｔｉＧ、（、が配置
されていることである。この型の入力保護装置３におい
て正の過電圧を放電するのは、既に述べたようにＭ Ｉ
Ｓ Ｆ Ｅ Ｔ ２０である。従ってドレイン面積を
同一キするならば、両側にゲート電極Ｇ ＳＧ２を配置
したほうが過電圧の放電が高速に行われることになる。
レイン領域りの両側にゲートｆｌｉｔｉＧ、（、が配置
されていることである。この型の入力保護装置３におい
て正の過電圧を放電するのは、既に述べたようにＭ Ｉ
Ｓ Ｆ Ｅ Ｔ ２０である。従ってドレイン面積を
同一キするならば、両側にゲート電極Ｇ ＳＧ２を配置
したほうが過電圧の放電が高速に行われることになる。
第四の特徴は、入力パッド電極１０と
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ ２０のドレインＤとを接続す
る配線が、ドレインＤ及び基板以外のノードと交差しな
いように配置されていることである。このようにするき
入力部の配線か他のノードと交差した場合に、過電圧が
印加された時に該配線と他ノードとの間に印加される過
電圧によって生じる絶縁膜破壊を防１１−できる。
る配線が、ドレインＤ及び基板以外のノードと交差しな
いように配置されていることである。このようにするき
入力部の配線か他のノードと交差した場合に、過電圧が
印加された時に該配線と他ノードとの間に印加される過
電圧によって生じる絶縁膜破壊を防１１−できる。
以」−述べた通り、本発明によれば、過電圧を放電する
ための保訛用ＦＥＴのドレインが抵抗を介することなく
入力パッド電極に直接接続されており、かつ、拡散抵抗
が延在されたドレインと、一体に形成されてドレインと
被保護素子との間に介挿されて構成されるので、入力保
護装置の占有面積の低減がｌ′ｒＩ能となると同時に、
信号の、音速伝播も可能となる。
ための保訛用ＦＥＴのドレインが抵抗を介することなく
入力パッド電極に直接接続されており、かつ、拡散抵抗
が延在されたドレインと、一体に形成されてドレインと
被保護素子との間に介挿されて構成されるので、入力保
護装置の占有面積の低減がｌ′ｒＩ能となると同時に、
信号の、音速伝播も可能となる。
第１図は本発明の入力保護装置のレイアウト例を示す図
、 第２図は第１図の入力保護装置の等両回略図、第３図は
従来の入力保護装置のレイアウト例を示す図、 第４図は第３図の入力保護装置の等両回略図、第５図は
従来の入力保護装置の他のレイアウト例を示す図、 第６図は第５図の入力保護装置の等両回略図である。 ３・・・入力保護装置 １０・・・入力パッド電極 ２〔〕・・・ＭＩＳＦＥＴ ３０・・・抵抗素子 ４０・・・拡散抵抗 ５０・・ダイオード ７０・・入力端子 ８０・・・出力端子 ９０・・・ノード ■ ・・・バ準電位 Ｓ Ｄ・・・ドレイン Ｇ ＳＧ ・・・ゲート Ｓｌ・Ｓ２゛°゛ソース 本発明の入力保護装置のレイアウト例を示す図第１図 第１図の入力保護装置の等価回路図 第２図 第３図 第５図
、 第２図は第１図の入力保護装置の等両回略図、第３図は
従来の入力保護装置のレイアウト例を示す図、 第４図は第３図の入力保護装置の等両回略図、第５図は
従来の入力保護装置の他のレイアウト例を示す図、 第６図は第５図の入力保護装置の等両回略図である。 ３・・・入力保護装置 １０・・・入力パッド電極 ２〔〕・・・ＭＩＳＦＥＴ ３０・・・抵抗素子 ４０・・・拡散抵抗 ５０・・ダイオード ７０・・入力端子 ８０・・・出力端子 ９０・・・ノード ■ ・・・バ準電位 Ｓ Ｄ・・・ドレイン Ｇ ＳＧ ・・・ゲート Ｓｌ・Ｓ２゛°゛ソース 本発明の入力保護装置のレイアウト例を示す図第１図 第１図の入力保護装置の等価回路図 第２図 第３図 第５図
Claims (1)
- 【特許請求の範囲】 １、ドレインが入力パッド電極に、ソースが基準電位に
それぞれ接続されたＭＩＳＦＥＴを含む半導体入力保護
装置であって、 前記ＭＩＳＦＥＴ（２０）のドレイン（Ｄ）と被保護半
導体素子との間に、当該ドレイン（Ｄ）を延在させて当
該ドレイン（Ｄ）と一体に形成された拡散抵抗（４０）
が介挿されていることを特徴とする半導体入力保護装置
。 ２、請求項１記載の半導体入力保護装置において、前記
ＭＩＳＦＥＴ（２０）のドレイン（Ｄ）およびソース（
Ｓ）に対する電極コンタクト用の窓が開口され、前記ド
レイン（Ｄ）に対する電極窓と前記ＭＩＳＦＥＴ（２０
）のゲート電極（Ｇ＿１、Ｇ＿２）との間の距離（ｌ＿
Ｄ）が前記ソース（Ｓ＿１、Ｓ＿２）に対する電極窓と
前記ＭＩＳＦＥＴ（２０）のゲート（Ｇ＿１、Ｇ＿２）
との問の距離（ｌ＿Ｓ）よりも大きく設定されているこ
とを特徴とする半導体入力保護装置。 ３、請求項１または２記載の半導体入力保護装置におい
て、前記ＭＩＳＦＥＴ（２０）のドレイン領域（Ｄ）の
両側にゲート電極（Ｇ＿１、Ｇ＿２）が配置されている
ことを特徴とする半導体入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133909A JP2557980B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133909A JP2557980B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02312277A true JPH02312277A (ja) | 1990-12-27 |
| JP2557980B2 JP2557980B2 (ja) | 1996-11-27 |
Family
ID=15115933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133909A Expired - Fee Related JP2557980B2 (ja) | 1989-05-26 | 1989-05-26 | 半導体入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557980B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144471A (ja) * | 1984-06-06 | 1986-03-04 | テキサス インスツルメンツ インコーポレイテッド | 半導体ディバイス用保護装置 |
| JPS6195567A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61128553A (ja) * | 1984-11-27 | 1986-06-16 | Mitsubishi Electric Corp | 入力保護回路 |
| JPS61203680A (ja) * | 1985-03-06 | 1986-09-09 | Nec Corp | Ｍｉｓ型半導体装置 |
-
1989
- 1989-05-26 JP JP1133909A patent/JP2557980B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144471A (ja) * | 1984-06-06 | 1986-03-04 | テキサス インスツルメンツ インコーポレイテッド | 半導体ディバイス用保護装置 |
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| JPS61203680A (ja) * | 1985-03-06 | 1986-09-09 | Nec Corp | Ｍｉｓ型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557980B2 (ja) | 1996-11-27 |
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