JP2780972B2 - 入力保護回路 - Google Patents
入力保護回路Info
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- JP2780972B2 JP2780972B2 JP61135202A JP13520286A JP2780972B2 JP 2780972 B2 JP2780972 B2 JP 2780972B2 JP 61135202 A JP61135202 A JP 61135202A JP 13520286 A JP13520286 A JP 13520286A JP 2780972 B2 JP2780972 B2 JP 2780972B2
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- resistor
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- protection circuit
- electrically connected
- polycrystalline silicon
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の入力保護回路に関し、特に
電界効果形トランジスタ回路から成るものに関するもの
である。 〔従来の技術〕 第３図は従来の入力保護回路を示す回路図である。図
において、３はサージ電圧放出用の電界効果形トランジ
スタを示し、破線で囲まれた部分Ａには多結晶シリコン
５が配線として一層構造で用いられていた。 次に、動作について説明する。図における電界効果形
トランジスタ３は、非常に高いしきい値電位を有すた
め、入力パッドより入力される通常の入力信号Iinに対
してはトランジスタ３はONする事なく、内部回路Ｂにそ
のまま入力信号が伝達される。ところが、外部から非常
に大きなサージ電圧が印加された場合、トランジスタが
ON状態となり、電流を基板へ流出することによって、サ
ージ電圧が内部回路Ｂまで伝達されることを防ぐ。 〔発明が解決しようとする問題点〕 従来の入力保護回路は以上のように多結晶シリコンの
配線が一層のみ使用されているため、非常に高いサージ
電圧が印加された場合、多結晶シリコン配線５の抵抗が
高いと、サージ電圧印加時の過電流により多結晶シリコ
ン配線５が発熱し溶断するといる問題がある。この問題
を回避するには配線の、電流の流れる方向に対して直角
方向の幅を大きくすれば良いが、配線部分の占有面積が
大きくなり集積化に不利となるという問題点があった。 この発明は上記のような問題点を解消するためになさ
れたもので、配線部分の占める面積を増大することな
く、配線の溶断を防ぐことのできる入力保護回路を得る
ことを目的とする。 〔問題点を解決するための手段〕 この発明に係る入力保護回路は、入力信号が入力され
る入力パッドと、上記入力信号を受ける入力ノードを有
し、入力された入力信号に応じた処理を行なう内部回路
と、一方の主電極が上記内部回路の入力ノードに電気的
に接続されるとともに他方の主電極が所定電位点に電気
的に接続され、上記入力パッドに印加されるサージ電圧
を放出するための電界効果型トランジスタと、上記入力
パッドと上記内部回路の入力ノードとの間に電気的に接
続された抵抗体とを備え、上記抵抗体は、第１の抵抗
と、この第１の抵抗に絶縁膜を介して対向配置されると
ともに、上記第１の抵抗に並列接続される第２の抵抗と
からなる二層構造を有し、かつ、上記第１の抵抗の表面
積を上記第２の抵抗の表面積よりも大きくしたことを特
徴とするものである。 〔作用〕 この発明における入力保護回路は、入力パッドと内部
回路の入力ノードとの間に電気的に接続され、第１の抵
抗と、この第１の抵抗に絶縁膜を介して対向配置される
とともに、上記第１の抵抗に並列接続される第２の抵抗
からなる二層構造を有した抵抗体を備えた構成としたも
ので、占有面積を増加することなく抵抗を低くすること
ができ、配線の発熱による溶断を防ぐことができる。 しかも、上記第１の抵抗の表面積を上記第２の抵抗の
表面積よりも大きくしてなるので、抵抗体に流れる電流
は主として表面積の大きい第１の抵抗を介して流れ、こ
れにより、この第１の抵抗で発生する熱を効果的に放出
することができ、かつ第１の抵抗と第２の抵抗との接続
部及び第２の抵抗を介して流れる電流は比較的小さくな
り、上記接続部での電流によるストレスを小さくするこ
とができる。 〔実施例〕 以下、この発明の一実施例を図について説明する。第
１図は本発明の一実施例による入力保護回路を示し、本
実施例では図示破線部分Ａは第２図に示すように、二層
構造の多結晶シリコン配線とし、その二層構造を形成す
る第一層１と第二層２間にコンタクト４を設ける。 次に動作について説明する。第１図において電界効果
形トランジスタ３は非常に高いしきい値電位を有するの
で、通常の入力信号Iinが印加された場合、トランジス
タ３はOFFの状態で、入力信号Iinはそのまま内部回路Ｂ
へ伝達される。ところが、非常に大きなサージ電圧が印
加された場合、トランジスタ３はON状態となりサージ電
流を基板に流出させることにより内部回路Ｂまで伝達す
ることを防ぐ。このとき従来の回路のように、破線部分
Ａが第３図のように多結晶シリコン配線５の一層構造の
みから成る場合、抵抗が大きいことによる非常に大きな
発熱から多結晶シリコン配線５が溶断するという可能性
がある。しかし、この回路のように多結晶シリコン配線
を二層構造にし、さらにその第一層１と第二層２をコン
タクトすることにより抵抗を小さくすることが可能とな
り、発熱を少なくし配線の溶断を防ぐことが可能とな
る。 抵抗を二層構造とすると、下側の抵抗で発生する熱の
放出が上側の抵抗で妨げられることが考えられるが、本
実施例では、第２図に示すように、二層構造な抵抗のう
ち上側に配置される第２層多結晶シリコン２の幅及び長
さを下側に配置される第１層多結晶シリコン１の幅及び
長さよりも短くし、下側に配置される抵抗の表面積を上
側に配置される抵抗の表面積よりも大きくしてしてお
り、これにより、下側の抵抗で発生する熱を効果的に放
出することができる。 ところで、入力パッドにサージ電圧が印加された際
に、そのサージ電圧により電界効果型トランジスタがオ
ン状態となり、サージ電圧を放出するが、この時、電界
効果型トランジスタには大電流が流れる。従って、一般
的にこのサージ電圧放出用の電界効果形トランジスタ
は、そのオン抵抗が、小さくなるようゲート長を長く設
定しているが、それでもサージ電圧により過電流がトラ
ンジスタに流れ、このトランジスタが破壊される可能性
がある。本実施例では、単に入力パッドと内部回路の入
力ノードとの間の抵抗を小さくするのではなく、入力パ
ッドとサージ電圧放出用電界効果型トランジスタの間の
配線を多結晶シリコンからなる抵抗体を並列接続した構
成としているので、入力パッドに印加されるサージ電圧
を放出する電界効果型トランジスタに流れる電流を制御
することができ、上述のようなトランジスタの破壊を抑
制できる。 なお、第１層多結晶シリコン１と第２層多結晶シリコ
ン２を接続するコンタクト４の部分は、一般に他の配線
及び第１層多結晶シリコン1,第２層多結晶シリコン２か
らなる抵抗よりも抵抗値が大きく、また電流の流れる面
積も小さいため、過電流によるストレスに対して弱い
が、電流は主として幅の広い第１層多結晶シリコン１か
らなる配線を介して流れ、コンタクト４及び第２層多結
晶シリコン２を介して流れる電流は比較的少ないので、
コンタクト４にかかるストレスは小さいものである。 〔発明の効果〕 以上のように、この発明によれば、入力パッドと内部
回路の入力ノードとの間に電気的に接続され、第１の抵
抗と、この第１の抵抗に絶縁膜を介して対向配置される
とともに、上記第１の抵抗に並列接続される第２の抵抗
からなる二層構造を有した抵抗体を備えた構成としたの
で、占有面積を増加することなく抵抗を低くすることが
でき、配線の発熱による溶断を防ぐことができる効果が
ある。 しかも、上記第１の抵抗の表面積を上記第２の抵抗の
表面積よりも大きくしてなるので、抵抗体に流れる電流
は主としては表面積の大きい第１の抵抗を介して流れ、
これにより、この第１の抵抗で発生する熱を効果的に放
出することができ、かつ第１の抵抗と第２の抵抗との接
続部及び第２の抵抗を介して流れる電流は比較的小さく
なって上記接続部での電流によるストレスを小さくする
ことができるという効果がある。
電界効果形トランジスタ回路から成るものに関するもの
である。 〔従来の技術〕 第３図は従来の入力保護回路を示す回路図である。図
において、３はサージ電圧放出用の電界効果形トランジ
スタを示し、破線で囲まれた部分Ａには多結晶シリコン
５が配線として一層構造で用いられていた。 次に、動作について説明する。図における電界効果形
トランジスタ３は、非常に高いしきい値電位を有すた
め、入力パッドより入力される通常の入力信号Iinに対
してはトランジスタ３はONする事なく、内部回路Ｂにそ
のまま入力信号が伝達される。ところが、外部から非常
に大きなサージ電圧が印加された場合、トランジスタが
ON状態となり、電流を基板へ流出することによって、サ
ージ電圧が内部回路Ｂまで伝達されることを防ぐ。 〔発明が解決しようとする問題点〕 従来の入力保護回路は以上のように多結晶シリコンの
配線が一層のみ使用されているため、非常に高いサージ
電圧が印加された場合、多結晶シリコン配線５の抵抗が
高いと、サージ電圧印加時の過電流により多結晶シリコ
ン配線５が発熱し溶断するといる問題がある。この問題
を回避するには配線の、電流の流れる方向に対して直角
方向の幅を大きくすれば良いが、配線部分の占有面積が
大きくなり集積化に不利となるという問題点があった。 この発明は上記のような問題点を解消するためになさ
れたもので、配線部分の占める面積を増大することな
く、配線の溶断を防ぐことのできる入力保護回路を得る
ことを目的とする。 〔問題点を解決するための手段〕 この発明に係る入力保護回路は、入力信号が入力され
る入力パッドと、上記入力信号を受ける入力ノードを有
し、入力された入力信号に応じた処理を行なう内部回路
と、一方の主電極が上記内部回路の入力ノードに電気的
に接続されるとともに他方の主電極が所定電位点に電気
的に接続され、上記入力パッドに印加されるサージ電圧
を放出するための電界効果型トランジスタと、上記入力
パッドと上記内部回路の入力ノードとの間に電気的に接
続された抵抗体とを備え、上記抵抗体は、第１の抵抗
と、この第１の抵抗に絶縁膜を介して対向配置されると
ともに、上記第１の抵抗に並列接続される第２の抵抗と
からなる二層構造を有し、かつ、上記第１の抵抗の表面
積を上記第２の抵抗の表面積よりも大きくしたことを特
徴とするものである。 〔作用〕 この発明における入力保護回路は、入力パッドと内部
回路の入力ノードとの間に電気的に接続され、第１の抵
抗と、この第１の抵抗に絶縁膜を介して対向配置される
とともに、上記第１の抵抗に並列接続される第２の抵抗
からなる二層構造を有した抵抗体を備えた構成としたも
ので、占有面積を増加することなく抵抗を低くすること
ができ、配線の発熱による溶断を防ぐことができる。 しかも、上記第１の抵抗の表面積を上記第２の抵抗の
表面積よりも大きくしてなるので、抵抗体に流れる電流
は主として表面積の大きい第１の抵抗を介して流れ、こ
れにより、この第１の抵抗で発生する熱を効果的に放出
することができ、かつ第１の抵抗と第２の抵抗との接続
部及び第２の抵抗を介して流れる電流は比較的小さくな
り、上記接続部での電流によるストレスを小さくするこ
とができる。 〔実施例〕 以下、この発明の一実施例を図について説明する。第
１図は本発明の一実施例による入力保護回路を示し、本
実施例では図示破線部分Ａは第２図に示すように、二層
構造の多結晶シリコン配線とし、その二層構造を形成す
る第一層１と第二層２間にコンタクト４を設ける。 次に動作について説明する。第１図において電界効果
形トランジスタ３は非常に高いしきい値電位を有するの
で、通常の入力信号Iinが印加された場合、トランジス
タ３はOFFの状態で、入力信号Iinはそのまま内部回路Ｂ
へ伝達される。ところが、非常に大きなサージ電圧が印
加された場合、トランジスタ３はON状態となりサージ電
流を基板に流出させることにより内部回路Ｂまで伝達す
ることを防ぐ。このとき従来の回路のように、破線部分
Ａが第３図のように多結晶シリコン配線５の一層構造の
みから成る場合、抵抗が大きいことによる非常に大きな
発熱から多結晶シリコン配線５が溶断するという可能性
がある。しかし、この回路のように多結晶シリコン配線
を二層構造にし、さらにその第一層１と第二層２をコン
タクトすることにより抵抗を小さくすることが可能とな
り、発熱を少なくし配線の溶断を防ぐことが可能とな
る。 抵抗を二層構造とすると、下側の抵抗で発生する熱の
放出が上側の抵抗で妨げられることが考えられるが、本
実施例では、第２図に示すように、二層構造な抵抗のう
ち上側に配置される第２層多結晶シリコン２の幅及び長
さを下側に配置される第１層多結晶シリコン１の幅及び
長さよりも短くし、下側に配置される抵抗の表面積を上
側に配置される抵抗の表面積よりも大きくしてしてお
り、これにより、下側の抵抗で発生する熱を効果的に放
出することができる。 ところで、入力パッドにサージ電圧が印加された際
に、そのサージ電圧により電界効果型トランジスタがオ
ン状態となり、サージ電圧を放出するが、この時、電界
効果型トランジスタには大電流が流れる。従って、一般
的にこのサージ電圧放出用の電界効果形トランジスタ
は、そのオン抵抗が、小さくなるようゲート長を長く設
定しているが、それでもサージ電圧により過電流がトラ
ンジスタに流れ、このトランジスタが破壊される可能性
がある。本実施例では、単に入力パッドと内部回路の入
力ノードとの間の抵抗を小さくするのではなく、入力パ
ッドとサージ電圧放出用電界効果型トランジスタの間の
配線を多結晶シリコンからなる抵抗体を並列接続した構
成としているので、入力パッドに印加されるサージ電圧
を放出する電界効果型トランジスタに流れる電流を制御
することができ、上述のようなトランジスタの破壊を抑
制できる。 なお、第１層多結晶シリコン１と第２層多結晶シリコ
ン２を接続するコンタクト４の部分は、一般に他の配線
及び第１層多結晶シリコン1,第２層多結晶シリコン２か
らなる抵抗よりも抵抗値が大きく、また電流の流れる面
積も小さいため、過電流によるストレスに対して弱い
が、電流は主として幅の広い第１層多結晶シリコン１か
らなる配線を介して流れ、コンタクト４及び第２層多結
晶シリコン２を介して流れる電流は比較的少ないので、
コンタクト４にかかるストレスは小さいものである。 〔発明の効果〕 以上のように、この発明によれば、入力パッドと内部
回路の入力ノードとの間に電気的に接続され、第１の抵
抗と、この第１の抵抗に絶縁膜を介して対向配置される
とともに、上記第１の抵抗に並列接続される第２の抵抗
からなる二層構造を有した抵抗体を備えた構成としたの
で、占有面積を増加することなく抵抗を低くすることが
でき、配線の発熱による溶断を防ぐことができる効果が
ある。 しかも、上記第１の抵抗の表面積を上記第２の抵抗の
表面積よりも大きくしてなるので、抵抗体に流れる電流
は主としては表面積の大きい第１の抵抗を介して流れ、
これにより、この第１の抵抗で発生する熱を効果的に放
出することができ、かつ第１の抵抗と第２の抵抗との接
続部及び第２の抵抗を介して流れる電流は比較的小さく
なって上記接続部での電流によるストレスを小さくする
ことができるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例による入力保護回路を示す回
路図、第２図はこの発明の入力保護回路の構造を示す
図、第３図は入力保護回路を示す回路図である。 １……第一層多結晶シリコン、２……第二層多結晶シリ
コン、３……電界効果型トランジスタ、４……コンタク
ト、５……多結晶シリコン。
路図、第２図はこの発明の入力保護回路の構造を示す
図、第３図は入力保護回路を示す回路図である。 １……第一層多結晶シリコン、２……第二層多結晶シリ
コン、３……電界効果型トランジスタ、４……コンタク
ト、５……多結晶シリコン。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭58−123768（ＪＰ，Ａ)
特開 昭58−173867（ＪＰ，Ａ)
特開 昭58−219825（ＪＰ，Ａ)
特開 昭60−189242（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．入力信号が入力される入力パッドと、 上記入力信号を受ける入力ノードを有し、入力された入
力信号に応じた処理を行なう内部回路と、 一方の主電極が上記内部回路の入力ノードに電気的に接
続されるとともに他方の主電極が所定電位点に電気的に
接続され、上記入力パッドに印加されるサージ電圧を放
出するための電界効果型トランジスタと、 上記入力パッドと上記内部回路の入力ノードとの間に電
気的に接続された抵抗体とを備え、 上記抵抗体は、第１の抵抗と、この第１の抵抗に絶縁膜
を介して対向配置されるとともに、上記第１の抵抗に並
列接続される第２の抵抗とからなる二層構造を有し、 かつ、上記第１の抵抗の表面積を上記第２の抵抗の表面
積よりも大きくしたことを特徴とする入力保護回路。 ２．抵抗体は、入力パッドと電界効果型トランジスタの
一方の主電極との間に接続されていることを特徴とする
特許請求の範囲第１項記載の入力保護回路。 ３．抵抗体の第１及び第２の抵抗は、多結晶シリコンに
よって形成されていることを特徴とする特許請求の範囲
第１項または第２項記載の入力保護回路。 ４．抵抗体の第２の抵抗は、抵抗体の第１の抵抗の上部
に位置し、第２の抵抗の幅及び長さが第１の抵抗の幅及
び長さより短いことを特徴とする特許請求の範囲第１項
ないし第３項のいずれかに記載の入力保護回路。 ５．抵抗体の第１の抵抗の一端が入力パッドに、他端が
内部回路の入力ノードにそれぞれ電気的に接続されてい
ることを特徴とする特許請求の範囲第１項ないし第４項
のいずれかに記載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135202A JP2780972B2 (ja) | 1986-06-10 | 1986-06-10 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135202A JP2780972B2 (ja) | 1986-06-10 | 1986-06-10 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293933A JPS62293933A (ja) | 1987-12-21 |
| JP2780972B2 true JP2780972B2 (ja) | 1998-07-30 |
Family
ID=15146238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61135202A Expired - Fee Related JP2780972B2 (ja) | 1986-06-10 | 1986-06-10 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780972B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044812A (ja) * | 2009-08-19 | 2011-03-03 | Toshiba Corp | 高周波電力増幅器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123768A (ja) * | 1982-01-18 | 1983-07-23 | Toshiba Corp | 入力保護装置 |
| JPS58173867A (ja) * | 1982-04-07 | 1983-10-12 | Toshiba Corp | Ｍｏｓ型半導体装置の入力保護回路 |
| JPS58219825A (ja) * | 1982-06-14 | 1983-12-21 | Toshiba Corp | 入力保護回路 |
-
1986
- 1986-06-10 JP JP61135202A patent/JP2780972B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62293933A (ja) | 1987-12-21 |
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| JPH0329361A (ja) | 半導体装置 | |
| JPH05304296A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |