JPH04335560A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置、特にパワー
型のＭＯＳＦＥＴ（金属酸化膜半導体）に関し、たとえ
ば、パワーＭＯＳＦＥＴの過電流破壊防止技術に適用し
て有効な技術に関する。

【０００２】

【従来の技術】各種機器の駆動制御回路に組み込まれる
パワーＭＯＳＦＥＴにあっては、パワーＭＯＳＦＥＴを
過電流破壊から守るため、従来一般的には図９に示すよ
うな過電流保護回路が使用されている。すなわち、図９
は各種機器を駆動制御する制御回路であるが、この回路
は電源電圧（ＶＤＤ）１，負荷２，パワーＭＯＳＦＥＴ
３によって構成される駆動回路と、電源（ＶＧＧ）４，
スイッチ（ＳＷ）５，ゲート入力抵抗（Ｒｇ）６，パワ
ーＭＯＳＦＥＴ３で構造されるスイッチング回路と、前
記パワーＭＯＳＦＥＴ３のゲートとソース間に設けられ
た抵抗７，コンパレータ（ＱＳ　）９，検出抵抗（ＲＳ
　：センシング抵抗）１０とによって構成される過電流
保護回路とからなっている。この制御回路では、過電流
が流れた場合、パワーＭＯＳＦＥＴ３のゲート電圧を、
コンパレータ９の作用によってＶＧＳ（ｏｆｆ）　以下
にすることにより、パワーＭＯＳＦＥＴ３を強制的にタ
ーンオフさせて過電流から保護する方法を採用している
。従来技術の公知例としては、Ｕ．Ｓ．Ｐａｔｅｎｔ（
Ｎｏ４，５５３，０８４）の電流検出回路（カレント　
　センシング　　サーキット）の図１，図２において、
論じられている。 また、総合電子出版社発行「マイコンエイジのサーボ・
パワーエレクトロニクス」１９８９年２月２５日発行、
Ｐ１６４およびＰ１６５において論じられている。この
文献には、ステッピングモータのチョッパ駆動（電流検
出抵抗とコンパレータで構成した負荷に流す電流を制御
する技術）について記載され、図６・１２には、基本回
路と波形が開示されている。

【０００３】

【発明が解決しようとする課題】従来の制御回路系は、
設定検出電流を越えた過電流を検出すると、パワーＭＯ
ＳＦＥＴ３の動作を停止させるが、過電流以下になると
自動的に前記パワーＭＯＳＦＥＴ３が動作する。したが
って、設定検出電流の上下をふらつくような電流が流れ
続けると、前記パワーＭＯＳＦＥＴ３は、オン，オフを
繰り返すことになり、かつまた設定検出電流に近い電流
が断続的に流れ続けるため、発熱が続きパワーＭＯＳＦ
ＥＴ３の寿命が短くなるおそれがある。

【０００４】一方、従来の制御回路は、コンパレータ（
ＱＳ　）９や検出抵抗１０を始めとし、抵抗７，ゲート
入力抵抗（Ｒｇ　）６がパワーＭＯＳＦＥＴ３に外付け
した構造となっているため、部品点数が多くなる。また
、コンパレータ９は専用のＤＣ電源が必要となる。した
がって、従来の制御回路は装置としても大型になるとと
もに、製造コストも高くなる。

【０００５】本発明の目的は、パワーＭＯＳＦＥＴの寿
命を長くできる過電流保護機能内蔵半導体装置を提供す
ることにある。

【０００６】本発明の他の目的は、過電流保護回路用の
専用電源が不要となる過電流保護機能内蔵半導体装置を
提供することにある。

【０００７】本発明の他の目的は、小型でかつ安価とな
る過電流保護機能内蔵半導体装置を提供することにある
。

【０００８】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。本発明の過電流保護機能内蔵半導体
装置は、パワーＭＯＳＦＥＴと、過電流を検出する過電
流検出用パワーＭＯＳＦＥＴを並列に接続するとともに
、前記過電流検出用パワーＭＯＳＦＥＴのゲート・ソー
ス間にサイリスタを接続し、かつ過電流を検出する検出
抵抗を前記過電流検出用パワーＭＯＳＦＥＴとサイリス
タに有機的に接続した構成となっているとともに、これ
ら各部は同一の半導体基体に形成されてモノリシックな
構造となっている。

【００１０】本発明の他の構成としては、前記構成にお
いて過電流検出用パワーＭＯＳＦＥＴを特に設けず、パ
ワーＭＯＳＦＥＴにサイリスタや検出抵抗をモノリシッ
クに組み込んだ構造となっている。

【００１１】

【作用】本発明の過電流保護機能内蔵の半導体装置にあ
っては、パワーＭＯＳＦＥＴがオン状態にある時に、過
電流がパワーＭＯＳＦＥＴに流れた場合、過電流検出用
パワーＭＯＳＦＥＴにも比例した微少電流が流れる。こ
の微少電流は検出抵抗に流れて両端に電位差Ｖｓを生じ
させる。検出抵抗Ｒｓは、あらかじめ検出させたい電流
値に合わせて決められていることから、過電流が過電流
検出用パワーＭＯＳＦＥＴに流れた場合、検出抵抗の両
端に発生した電圧によって、サイリスタのトリガーが行
われ、サイリスタがオンする。この結果、過電流検出用
パワーＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴのゲート
電圧がＶＧＳ（ｏｆｆ）以下となり、これによって過電
流検出用パワーＭＯＳＦＥＴおよびパワーＭＯＳＦＥＴ
はターンオフ動作に移り、パワーＭＯＳＦＥＴが過電流
破壊から守られる。この過電流保護機能では、一度過電
流が流れると過電流検出用パワーＭＯＳＦＥＴおよびパ
ワーＭＯＳＦＥＴはオフとなり、その後は電流が流れな
いことから、過電流の上下をふらつく電流が機器の制御
回路に加わっても、パワーＭＯＳＦＥＴが熱によって損
傷することはなく、パワーＭＯＳＦＥＴの長寿命化が達
成できる。

【００１２】本発明の過電流保護機能内蔵半導体装置は
、スイッチング回路を構成する抵抗およびパワーＭＯＳ
ＦＥＴ、過電流保護回路を構成する過電流検出用パワー
ＭＯＳＦＥＴおよびサイリスタならびに検出抵抗が、モ
ノリシックに形成されていることから、小型化できると
ともに多数の部品の組み合わせによる回路構成に比較し
て生産コストの低減が図れる。

【００１３】本発明の過電流保護機能内蔵半導体装置は
、コンパレータを使用しないことから専用のＤＣ電源を
必要としなくなり、この点でも小型化，コストの低減が
達成できる。

【００１４】

【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図１は本発明の一実施例による過電流保護
機能を有するＭＯＳＦＥＴの模式的断面図、図２は同じ
く等価回路図である。本発明の過電流保護機能内蔵半導
体装置は、図２で示すような等価回路となり、半導体素
子は図１のような構造となる。この過電流保護機能内蔵
半導体装置２０は、図２に示すように、負荷２，電源電
圧（ＶＤＤ）１等からなる駆動回路や、電源（ＶＤＤ）
４，スイッチ５等からなるスイッチング回路の一部を構
成し、外部端子はゲート（Ｇ），ソース（Ｓ），ドレイ
ン（Ｄ）となる。過電流保護機能内蔵半導体装置２０は
、図２の一点鎖線で取り囲まれるように、パワーＭＯＳ
ＦＥＴ３と、このパワーＭＯＳＦＥＴ３に並列に接続さ
れる過電流検出用パワーＭＯＳＦＥＴ２１と、前記過電
流検出用パワーＭＯＳＦＥＴ２１のゲート・ソース間に
接続されるサイリスタ２２と、ゲート入力抵抗６と、抵
抗１０とを有し、図１に示すようなモノリシックな構造
となっている。

【００１５】このような過電流保護機能内蔵半導体装置
２０はつぎのような動作をする。すなわち、スイッチン
グ回路のスイッチ５がオンされると、ゲート入力抵抗６
を通して電圧ＶＧＳが印加され、パワーＭＯＳＦＥＴ３
と過電流検出用パワーＭＯＳＦＥＴ２１に負荷２を通し
て電流が流れる。ここで、過電流検出用パワーＭＯＳＦ
ＥＴ２１と、パワーＭＯＳＦＥＴ３に流れる電流比は１
対１０００〜２０００位になるように小さく設定する。 これは、検出抵抗（ＲＳ　）１０に流れる電流を少なく
し、この検出抵抗１０による電力損失および発熱を極力
抑えるためである。また、通常、正常な電流が負荷２と
、パワーＭＯＳＦＥＴ３に流れている時は、サイリスタ
２２が動作することはない。

【００１６】検出抵抗（センシング抵抗）１０の抵抗値
ＲＳ　は、過電流時にサイリスタ２２が動作するように
設定する。前記負荷２の異常（たとえば負荷短絡）が生
じると、過電流がパワーＭＯＳＦＥＴ３に流れる。この
パワーＭＯＳＦＥＴ３に流れる電流に比例した電流が、
前記過電流検出用パワーＭＯＳＦＥＴ２１と検出抵抗１
０を通して流れる。これによりサイリスタ２２の両端に
は電流値に比例した電圧（電位差）が発生する。この電
圧が前記検出抵抗１０のベースをターンオンさせるだけ
の電圧になれば、サイリスタ２２はオンする。サイリス
タ２２のアノードとカソードは、パワーＭＯＳＦＥＴ３
および過電流検出用パワーＭＯＳＦＥＴ２１のゲートと
ソースにつながれており、サイリスタ２２がターンオン
することによりゲートに印加される電圧が、ＶＧＳ（ｏ
ｆｆ）　以下になり、パワーＭＯＳＦＥＴ３および過電
流検出用パワーＭＯＳＦＥＴ２１をターンオフさせる。 ターンオフ後は、負荷側の電圧値、負荷の状態に無関係
に、ターンオフ状態を維持する。したがって、この実施
例によれば、任意に設定した電圧値以上にパワーＭＯＳ
ＦＥＴ３に電流が流れた場合、（過電流）に内部で自動
的にゲート電圧をＶＧＳ（ｏｆｆ）　以下にしてパワー
ＭＯＳＦＥＴ３（過電流検出用パワーＭＯＳＦＥＴ２１
）をターンオフさせる。このため過電流破壊からパワー
ＭＯＳＦＥＴ３を保護することになる。

【００１７】このような過電流保護機能内蔵半導体装置
２０におけるモノリシックな半導体素子は、図１に示す
ような構造となる。半導体素子３０は、シリコンからな
るｎ＋　形の半導体基体３１の主面に形成される。半導
体基体３１の主面には、ｎ−　形のエピタキシャル層３
２を有するとともに、このエピタキシャル層３２の表層
部にそれぞれ所望の不純物を拡散させて所望の導電型領
域を形成し、前記パワーＭＯＳＦＥＴ３，過電流検出用
パワーＭＯＳＦＥＴ２１，サイリスタ２２が形成される
。同図では左から右にｎｐｎｐ構造のサイリスタ２２，
過電流検出用パワーＭＯＳＦＥＴ２１，パワーＭＯＳＦ
ＥＴ３が配列されている。前記サイリスタ２２は、パワ
ーＭＯＳＦＥＴ３の発熱による影響を極力少なくするた
め、パワーＭＯＳＦＥＴ３から離した所にレイアウトす
る必要がある。

【００１８】サイリスタ２２は、前記半導体基体３１と
エピタキシャル層３２間に部分的に埋め込まれたｐ形の
埋込層３３と、前記エピタキシャル層３２の表層部から
前記埋込層３３に達するように形成されたｐ＋＋形のア
イソレーション領域３４とによって囲まれる領域に形成
される。すなわちサイリスタ２２は、エピタキシャル層
３２の表層部に順次形成したｐ形層３７，ｎ形層３８，
ｐ形層３９，ｎ形層４０によって形成されている。この
サイリスタ２２の表面は絶縁膜４１で被われているが、
この絶縁膜４１はサイリスタ２２において、前記ｐ形層
３７，ｐ形層３９，ｎ形層４０上で選択的に除去されて
、それぞれコンタクト孔４２が設けられている。これら
コンタクト孔４２では、この部分および前記絶縁膜４１
等上を延在する電極が延在し、前記ｐ形層３７にあって
はゲート系電極４５が、前記ｐ形層３９およびｎ形層４
０にあってはソース系電極４６が延在している。また、
前記ｐ形層３９とｎ形層４０を接続するソース系電極４
６は、前記絶縁膜４１上で切れ、この絶縁膜４１の上面
に設けられたポリシリコンで形成された検出抵抗１０を
介して電気的に接続されている。また、前記ｐ形層３７
に電気的に繋がるゲート系電極４５は、絶縁膜４１の上
面を延在するとともに、前記絶縁膜４１の上面に設けら
れたポリシリコンで形成されたゲート入力抵抗６の一端
に繋がる。ゲート入力抵抗６の他端は、半導体素子のゲ
ート端子に繋がるゲート系電極４５に電気的に接続され
ている。

【００１９】パワーＭＯＳＦＥＴ３および過電流検出用
パワーＭＯＳＦＥＴ２１は、いずれも構造は同一となっ
ている。したがって、ここでは両者を区別せず、一緒に
説明する。パワーＭＯＳＦＥＴは、前記エピタキシャル
層３２の表層部に二重拡散によってｐ形のチャネル形成
領域５０およびこのチャネル形成領域５０の表層部に設
けられるｎ＋　形のソース領域５１が設けられている構
造となっている。前記二重拡散時の拡散長の差によって
形成されたチャネル形成領域５０の表層部が、ゲート電
極への所望電圧の印加によってチャネルとなる。また、
前記半導体基体３１およびエピタキシャル層３２はドレ
イン領域となるとともに、チャネル上にゲート酸化膜５
２が設けられている。このゲート酸化膜５２上にはゲー
ト電極５３が設けられている。このゲート電極５３は前
記ゲート系電極４５に繋がる。また、このゲート電極５
３およびゲート系電極４５は層間絶縁膜５４で被われて
いる。また、前記層間絶縁膜５４は、ソース領域５１の
内側部分をも被っている。また、半導体基体３１の裏面
（下面）には、ドレイン電極５５が設けられている。こ
のようなパワーＭＯＳＦＥＴは、ゲート（Ｇ）に所定の
電圧が印加された状態下で、電流は下部のドレイン（Ｄ
）から上方に向かい、チャネルを通りソース（Ｓ）に抜
ける。

【００２０】このような実施例によれば、つぎのような
効果が得られる。 （１）本発明の過電流保護機能内蔵半導体装置は、過電
流からパワーＭＯＳＦＥＴを保護する過電流保護回路を
、過電流検出用パワーＭＯＳＦＥＴとサイリスタならび
に検出抵抗によって構成していることから、過電流が流
れた際、前記検出抵抗によってサイリスタが作動して過
電流検出用パワーＭＯＳＦＥＴおよびパワーＭＯＳＦＥ
Ｔがオフする構造となっていることから、以後は過電流
の流れ如何に係わらず、パワーＭＯＳＦＥＴは動作しな
いため、過電流の上下をふらつく電流が機器の制御回路
に加わっても、パワーＭＯＳＦＥＴが熱によって損傷す
ることはなく、パワーＭＯＳＦＥＴの長寿命化が達成で
きるという効果が得られる。

【００２１】（２）本発明の過電流保護機能内蔵半導体
装置は、パワーＭＯＳＦＥＴ，過電流検出用パワーＭＯ
ＳＦＥＴ，検出抵抗，ゲート入力抵抗がモノリシックに
形成されていることから、小型化が図れるという効果が
得られる。

【００２２】（３）上記（２）により、本発明の過電流
保護機能内蔵半導体装置は、パワーＭＯＳＦＥＴ，過電
流検出用パワーＭＯＳＦＥＴ，検出抵抗，ゲート入力抵
抗がモノリシックに形成されていることから、多数の部
品を組み立てる構造に比較して生産コストの低減を図る
ことができるという効果が得られる。

【００２３】（４）本発明の過電流保護機能内蔵半導体
装置は、コンパレータを使用しないことから専用のＤＣ
電源を必要としなくなり、この点でも小型化，コストの
低減が達成できるという効果が得られる。

【００２４】（５）上記（１）〜（４）により、本発明
によれば、パワーＭＯＳＦＥＴの長寿命化が図れる小型
で安価な過電流保護機能内蔵半導体装置を提供すること
ができるという相乗効果が得られる。

【００２５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
前記ゲート入力抵抗６は必ずしも設けなくともよい。

【００２６】図３はサイリスタ２２を絶縁膜４１上に形
成した例である。この例では絶縁膜４１上にポリシリコ
ン膜５６を形成するとともに、このポリシリコン膜５６
に選択的にドナー，アクセプタの不純物を領域を別けて
交互に拡散してｐ形領域５７，ｎ形領域５８を形成し、
これによってｐｎｐｎなるサイリスタ２２を形成したも
のである。この例でも、前記実施例と同様にパワーＭＯ
ＳＦＥＴの長寿命化が図れるとともに、パワーＭＯＳＦ
ＥＴを有する半導体装置の小型化，コスト低減化が図れ
る。

【００２７】図４および図５は前記実施例の構造におい
て、過電流検出用パワーＭＯＳＦＥＴを省略した半導体
装置の構造に関し、図４は等価回路、図５は断面構造を
示すものである。この実施例の半導体装置においても、
前記パワーＭＯＳＦＥＴ３のゲート・ソース間に設けた
サイリスタ２２と検出抵抗１０とによって、過電流検出
が行われ、前記実施例の場合と同様にパワーＭＯＳＦＥ
Ｔの保護がなされる。また、図６はサイリスタ２２を絶
縁膜４１上に形成した例であり、前記実施例同様にパワ
ーＭＯＳＦＥＴの保護、半導体装置の小型化，低価格化
が図れる。

【００２８】図７は本発明の他の実施例によるＴＯ−２
２０型構造の半導体装置を示す模式的平面図である。こ
の構造の半導体装置６０は、ドレインリード６１の内端
の幅広のヘッダ６２の主面に過電流検出用ＭＯＳＦＥＴ
とパワーＭＯＳＦＥＴをモノリシックに組み込んだ半導
体素子６３を固定するとともに、ゲートリード６４の内
端主面にサイリスタと検出抵抗をモノリシックに形成し
たサイリスタ素子６５を固定し、かつそれぞれの素子６
３，６５とリード６６とを導電性のワイヤ６７で接続し
た半導体装置の例である。また、各リード６６の内端側
はレジンからなるパッケージ６８によって被われている
。この半導体装置６０は、前記ヘッダ６２の下面は露出
して、熱の放散性を高めるようになっている。また、前
記ヘッダ６２の一端側はパッケージ６８から突出すると
ともに、ヘッダ６２には、半導体装置６０を所定の支持
板に固定する際使用される取付孔６９が設けられている
。この構造でも、過電流検出用パワーＭＯＳＦＥＴとパ
ワーＭＯＳＦＥＴの一体（モノリシック）化、サイリス
タと検出抵抗の一体（モノリシック）化によって、外付
け部品数の低減が図れ、製造原価低減が達成できる。

【００２９】図８は本発明の他の実施例を示す模式的断
面図である。この実施例の半導体装置８５は、前記実施
例と同様にＴＯ−２２０型構造となっていて、ドレイン
リード６１の先端の幅広のヘッダ６２の主面に、過電流
検出用パワーＭＯＳＦＥＴとパワーＭＯＳＦＥＴをモノ
リシックに構成した半導体素子６３をソルダ８６を介し
て固定するとともに、この半導体素子６３上に、サイリ
スタと検出抵抗をモノリシックに組み込んだＣＣＢ（ｃ
ｏｎｔｒｏｌｌｅｄ　　ｃｏｌｌａｐｓｅ　　ｂｏｎｄ
ｉｎｇ）構造の半導体素子８７を電気的かつ機械的に接
続してなるものである。この構造でも、過電流検出用パ
ワーＭＯＳＦＥＴとパワーＭＯＳＦＥＴの一体（モノリ
シック）化、サイリスタと検出抵抗の一体（モノリシッ
ク）化によって、外付け部品数の低減が図れ、製造原価
低減が達成できる。

【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である機器の
駆動制御回路に適用した場合について説明したが、それ
に限定されるものではない。たとえば、本発明はＤＣ入
力を１ショットパルス出力に変える変換器、あるいは長
いパルス列を周期が同一となる短いパルス列に変換する
変換器にも同様に適用できる。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明の自己過電流保護機能内蔵半
導体装置は、過電流を検出抵抗によって検出するととも
に、この検出抵抗の電位差によってサイリスタをオンさ
せてパワーＭＯＳＦＥＴをオフさせる構造となっている
ことから、過電流がその後断続的に流れてもパワーＭＯ
ＳＦＥＴは動作せず、断続動作に起因するパワーＭＯＳ
ＦＥＴの熱的損傷が防止できる。また、本発明の半導体
装置はモノリシックに形成されていることから、小型化
および生産コストの低減が達成できる。

【図面の簡単な説明】

【図１】本発明の一実施例による過電流保護機能を有す
るＭＯＳＦＥＴの模式的断面図である。

【図２】本発明の過電流保護機能付ＭＯＳＦＥＴの等価
回路図である。

【図３】本発明の他の実施例による過電流保護機能を有
するＭＯＳＦＥＴの模式的断面図である。

【図４】本発明の他の実施例による過電流保護機能を有
するＭＯＳＦＥＴの等価回路図である。

【図５】図４に示す実施例による過電流保護機能を有す
るＭＯＳＦＥＴの模式的断面図である。

【図６】本発明の他の実施例による過電流保護機能を有
するＭＯＳＦＥＴの模式的断面図である。

【図７】本発明の他の実施例による過電流保護機能を有
するＭＯＳＦＥＴの模式的平面図である。

【図８】本発明の他の実施例による過電流保護機能を有
するＭＯＳＦＥＴの模式的断面図である。

【図９】従来の一般的な過電流保護機能付電子装置の等
価回路図である。

【符号の説明】

１…電源電圧、２…負荷、３…パワーＭＯＳＦＥＴ、４
…電源、５…スイッチ、６…ゲート入力抵抗、７…抵抗
、９…コンパレータ、１０…検出抵抗、２０…過電流保
護機能内蔵半導体装置、２１…過電流検出用パワーＭＯ
ＳＦＥＴ、２２…サイリスタ、３０…半導体素子、３１
…半導体基体、３２…エピタキシャル層、３３…埋込層
、３４…アイソレーション領域、３７…ｐ形層、３８…
ｎ形層、３９…ｐ形層、４０…ｎ形層、４１…絶縁膜、
４２…コンタクト孔、４５…ゲート系電極、４６…ソー
ス系電極、５０…チャネル形成領域、５１…ソース領域
、５２…ゲート酸化膜、５３…ゲート電極、５４…層間
絶縁膜、５５…ドレイン電極、５６…ポリシリコン膜、
５７…ｐ形領域、５８…ｎ形領域、６０…半導体装置、
６１…ドレインリード、６２…ヘッダ、６３…半導体素
子、６４…ゲートリード、６５…サイリスタ素子、６６
…リード、６７…ワイヤ、６８…パッケージ、６９…取
付孔、８５…半導体装置、８６…ソルダ、８７…半導体
素子。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　パワーＭＯＳＦＥＴと、このパワーＭ
   ＯＳＦＥＴのゲート・ソース間に接続されたサイリスタ
   と、前記パワーＭＯＳＦＥＴのソース側に接続された検
   出抵抗とを有するとともに、前記各部はモノリシックに
   構成されていることを特徴とする半導体装置。
2. 【請求項２】　　パワーＭＯＳＦＥＴと、このパワーＭ
   ＯＳＦＥＴと並列に接続された過電流検出用パワーＭＯ
   ＳＦＥＴと、前記過電流検出用パワーＭＯＳＦＥＴのゲ
   ート・ソース間に接続されたサイリスタと、前記過電流
   検出用パワーＭＯＳＦＥＴのソース側に接続された検出
   抵抗とを有するとともに、前記各部はモノリシックに構
   成されていることを特徴とする半導体装置。