JP2960108B2 - 過電圧保護機能付半導体素子 - Google Patents
過電圧保護機能付半導体素子Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、過電圧保護機能付半導体素子に関する。
（従来の技術） 第８図は従来の一般的なサイリスタ構造を示す。この
サイリスタは、高抵抗のｎ型ベース層１の一方の面にｐ
型ベース層２が形成され、他方の面にｐ型エミッタ層が
形成され、ｐ型ベース層２には選択的にｎ型エミッタ層
が形成されたpnpn構造を有する。ｐ型ベース層２にはゲ
ート電極５が形成され、ｎ型エミッタ層７にはカソード
電極７が、ｐ型エミッタ層３にはアノード電極６がそれ
ぞれ設けられている。
サイリスタは、高抵抗のｎ型ベース層１の一方の面にｐ
型ベース層２が形成され、他方の面にｐ型エミッタ層が
形成され、ｐ型ベース層２には選択的にｎ型エミッタ層
が形成されたpnpn構造を有する。ｐ型ベース層２にはゲ
ート電極５が形成され、ｎ型エミッタ層７にはカソード
電極７が、ｐ型エミッタ層３にはアノード電極６がそれ
ぞれ設けられている。
この様なサイリスタにおいて、アノード電極６に、カ
ソード電極７に対して正の電圧を印加しても、ゲート電
極５に電圧を印加しないと、ｐ型ベース層２とｎ型ベー
ス層１の間のpn接合（主接合）が逆バイアスとなり、阻
止状態を示す。しかしながらこの主接合に降伏電圧以上
の過電圧が印加されると、このサイリスタは永久破壊に
いたる。これは主接合の降伏電圧が素子内部でばらつき
を持っており、降伏電圧の最も小さい領域に降伏電流が
集中するためである。そこで従来よりこの様な過電圧か
ら素子を保護するため、各種保護回路が用いられてい
る。
ソード電極７に対して正の電圧を印加しても、ゲート電
極５に電圧を印加しないと、ｐ型ベース層２とｎ型ベー
ス層１の間のpn接合（主接合）が逆バイアスとなり、阻
止状態を示す。しかしながらこの主接合に降伏電圧以上
の過電圧が印加されると、このサイリスタは永久破壊に
いたる。これは主接合の降伏電圧が素子内部でばらつき
を持っており、降伏電圧の最も小さい領域に降伏電流が
集中するためである。そこで従来よりこの様な過電圧か
ら素子を保護するため、各種保護回路が用いられてい
る。
例えば第９図は、アノード・カソード間に分圧抵抗を
接続し、この抵抗で電圧を検出してそれがある値に達し
たら、ツェナーダイオードによってゲート電流が流れる
ようにしてサイリスタを強制的にターンオンさせるもの
である。また第10図は、アノード・カソード間に定電圧
バリスタ等の電圧吸収素子を接続してサイリスタを保護
する例である。
接続し、この抵抗で電圧を検出してそれがある値に達し
たら、ツェナーダイオードによってゲート電流が流れる
ようにしてサイリスタを強制的にターンオンさせるもの
である。また第10図は、アノード・カソード間に定電圧
バリスタ等の電圧吸収素子を接続してサイリスタを保護
する例である。
（発明が解決しようとする課題） 以上の様な従来の過電圧保護方式では、サイリスタ装
置の部品点数が多くなり、装置が大型化するばかりでな
く、コストが高くなるという問題があった。
置の部品点数が多くなり、装置が大型化するばかりでな
く、コストが高くなるという問題があった。
本発明はこの様な問題を解決した過電圧保護機能付半
導体素子を提供することを目的とする。
導体素子を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、サイリスタ等の素子表面に通常設けられる
接合終端処理用の高抵抗体膜を過電圧検出用の分圧抵抗
として利用する。そしてこれにより検出した電圧を利用
して素子を強制的にターンオンさせるためのMOSゲート
或いはツェナーダイオードを素子内部に作りつける。
接合終端処理用の高抵抗体膜を過電圧検出用の分圧抵抗
として利用する。そしてこれにより検出した電圧を利用
して素子を強制的にターンオンさせるためのMOSゲート
或いはツェナーダイオードを素子内部に作りつける。
（作用） 本発明によれば、素子内部に過電圧保護機能が内蔵さ
れ、過電圧保護のための外部部品が要らなくなる。しか
も過電圧検出のための分圧抵抗は、素子の接合終端処理
用の高抵抗体膜を用いるから、素子自体が大型になるこ
ともない。また外部部品が不要になることから、サイリ
スタ等を用いた装置の低コスト化が図られる。
れ、過電圧保護のための外部部品が要らなくなる。しか
も過電圧検出のための分圧抵抗は、素子の接合終端処理
用の高抵抗体膜を用いるから、素子自体が大型になるこ
ともない。また外部部品が不要になることから、サイリ
スタ等を用いた装置の低コスト化が図られる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例のサイリスタの要部構造を示す。高
抵抗のｎ型シリコンからなるｎ型ベース層１の一方の表
面にｐ型ベース層２が選択的に形成され、他方の面にｎ
型バッファ層１を介してｐ型エミッタ層12が形成された
pnpnウェハが素子の基本構造である。ｐ型ベース層２の
表面にはｎ型エミッタ層が形成され、このｎ型エミッタ
層４の表面にはカソード電極５が形成されている。ｎ型
エミッタ層12にはアノード電極13が形成されている。ま
た図では省略しているが、ｐ型ベース層２には素子のタ
ーンオン，ターンオフを制御するゲート部が形成されて
いる。このゲート部は例えばｐ型ベース層２にコンタク
トするゲート電極でもよいし、ｐ型ベース層２のｎ型エ
ミッタ層４とｎ型ベース層１により挟まれた領域に形成
されたMOSゲート電極でもよい。ターンオン用ゲート部
は光トリガゲート構造であってもよい。
抵抗のｎ型シリコンからなるｎ型ベース層１の一方の表
面にｐ型ベース層２が選択的に形成され、他方の面にｎ
型バッファ層１を介してｐ型エミッタ層12が形成された
pnpnウェハが素子の基本構造である。ｐ型ベース層２の
表面にはｎ型エミッタ層が形成され、このｎ型エミッタ
層４の表面にはカソード電極５が形成されている。ｎ型
エミッタ層12にはアノード電極13が形成されている。ま
た図では省略しているが、ｐ型ベース層２には素子のタ
ーンオン，ターンオフを制御するゲート部が形成されて
いる。このゲート部は例えばｐ型ベース層２にコンタク
トするゲート電極でもよいし、ｐ型ベース層２のｎ型エ
ミッタ層４とｎ型ベース層１により挟まれた領域に形成
されたMOSゲート電極でもよい。ターンオン用ゲート部
は光トリガゲート構造であってもよい。
ｐ型ベース層２の一部には、ｎ型ベース層１を露出さ
せた露出部３が形成されている。このｎ型ベース層の露
出部３とｎ型エミッタ層４に挟まれた領域のｐ型ベース
層２上にゲート絶縁膜６を介して形成されたMOSゲート
７が設けられている。ｐ型ベース層２の外側のｎ型ベー
ス層１には所定距離をおいて高濃度ｎ型拡散層８が形成
されており、このｎ型拡散層８とｐ型ベース層２に挟ま
れたｎ型ベース層１の表面に絶縁膜９を介して半絶縁性
多結晶シリコン膜等の高抵抗体膜10が配設されている。
高抵抗体膜10の一端はｐ型ベース層２にコンタクトし、
他端はｎ型拡散層８にコンタクトして、接合終端処理構
造すなわちフィールドプレート構造となっている。そし
て高抵抗体膜10の所定の中間点位置とMOSゲート電極７
の間が、例えばMOSゲート電極７と同時に形成された多
結晶シリコン膜或いは金属膜などの適当な配線14により
接続されている。
せた露出部３が形成されている。このｎ型ベース層の露
出部３とｎ型エミッタ層４に挟まれた領域のｐ型ベース
層２上にゲート絶縁膜６を介して形成されたMOSゲート
７が設けられている。ｐ型ベース層２の外側のｎ型ベー
ス層１には所定距離をおいて高濃度ｎ型拡散層８が形成
されており、このｎ型拡散層８とｐ型ベース層２に挟ま
れたｎ型ベース層１の表面に絶縁膜９を介して半絶縁性
多結晶シリコン膜等の高抵抗体膜10が配設されている。
高抵抗体膜10の一端はｐ型ベース層２にコンタクトし、
他端はｎ型拡散層８にコンタクトして、接合終端処理構
造すなわちフィールドプレート構造となっている。そし
て高抵抗体膜10の所定の中間点位置とMOSゲート電極７
の間が、例えばMOSゲート電極７と同時に形成された多
結晶シリコン膜或いは金属膜などの適当な配線14により
接続されている。
このように構成された素子のアノード電極13にカソー
ド電極５に対して正の電圧が印加された時、高濃度ｎ型
拡散層８の電位はほぼアノード電極13と等しくなり、高
抵抗体膜10には印加された電圧に比例した電流IRが流れ
る。高抵抗体膜10のMOSゲート電極７に接続した中間点
を、抵抗値がR1とR2に分割される点に設定したとする
と、電流IRが流れることになりMOSゲート電極７にはVG
＝IR×R2なる電圧が印加される。この電圧がMOSゲート
部のしきい値電圧Vthを越えると、MOSゲート電極７下の
ｐ型ベース層２の表面チャネルが反転して、ｎ型エミッ
タ層４からｎ型ベース層１に電子が注入され、注入され
た電子はｎ型バッファ層１を介してｐ型エミッタ層12に
入る。これに伴ってｐ型エミッタ層12から正孔がｎ型ベ
ース層１に注入され、これがｐ型ベース層２を通ってｎ
型エミッタ層４に入る。この正帰還動作によって素子は
ラッチアップしてオン状態となる。すなわち素子に印加
される電圧は数Ｖまで低下して素子は過電圧から保護さ
れる。
ド電極５に対して正の電圧が印加された時、高濃度ｎ型
拡散層８の電位はほぼアノード電極13と等しくなり、高
抵抗体膜10には印加された電圧に比例した電流IRが流れ
る。高抵抗体膜10のMOSゲート電極７に接続した中間点
を、抵抗値がR1とR2に分割される点に設定したとする
と、電流IRが流れることになりMOSゲート電極７にはVG
＝IR×R2なる電圧が印加される。この電圧がMOSゲート
部のしきい値電圧Vthを越えると、MOSゲート電極７下の
ｐ型ベース層２の表面チャネルが反転して、ｎ型エミッ
タ層４からｎ型ベース層１に電子が注入され、注入され
た電子はｎ型バッファ層１を介してｐ型エミッタ層12に
入る。これに伴ってｐ型エミッタ層12から正孔がｎ型ベ
ース層１に注入され、これがｐ型ベース層２を通ってｎ
型エミッタ層４に入る。この正帰還動作によって素子は
ラッチアップしてオン状態となる。すなわち素子に印加
される電圧は数Ｖまで低下して素子は過電圧から保護さ
れる。
ここで保護すべき過電圧は素子の降伏電圧より低く設
定しておくことが必要である。例えば降伏電圧が100Vで
あるとした場合、1000V程度で素子がラッチアップする
ように設定する。具体的に例えば半絶縁性ポリシリコン
膜10の抵抗装置が1MΩ、MOSゲート電極７部のしきい値
が5Vとすると、高抵抗体膜10のMOSゲート電極７への接
続点は、分割される抵抗値R1,R2が次式で表される値に
なるように設定する。
定しておくことが必要である。例えば降伏電圧が100Vで
あるとした場合、1000V程度で素子がラッチアップする
ように設定する。具体的に例えば半絶縁性ポリシリコン
膜10の抵抗装置が1MΩ、MOSゲート電極７部のしきい値
が5Vとすると、高抵抗体膜10のMOSゲート電極７への接
続点は、分割される抵抗値R1,R2が次式で表される値に
なるように設定する。
R2＝Vth/IR＝5/1×10-3（Ω） ＝５（ｋΩ） R1＝１（ＭΩ）−５（ｋΩ） ＝995（ｋΩ） 以上の関係を一般式で表すと、保護電圧をVP、半絶縁
性ポリシリコン膜10の抵抗値をＲ、MOSゲート部のしき
い値をVthとして、 R2＝Vth・R/VP R1＝Ｒ−R2 となる。
性ポリシリコン膜10の抵抗値をＲ、MOSゲート部のしき
い値をVthとして、 R2＝Vth・R/VP R1＝Ｒ−R2 となる。
こうしてこの実施例によれば、接合終端処理用の半絶
縁性ポリシリコン膜を分圧回路として過電圧保護回路を
内臓させたサイリスタが得られる。
縁性ポリシリコン膜を分圧回路として過電圧保護回路を
内臓させたサイリスタが得られる。
第２図は、第１図の実施例を僅かに変形した実施例で
ある。この実施例では、ｎ型エミッタ層を主エミッタ層
４と補助エミッタ層４′に分割して設け、補助エミッタ
層４′とｐ型ベース層２に同時にコンタクトする補助電
極５′を設けて、増幅ゲート構造としている。そして補
助エミッタ層４′に対して先の実施例と同様の過電圧保
護機能を設けている。
ある。この実施例では、ｎ型エミッタ層を主エミッタ層
４と補助エミッタ層４′に分割して設け、補助エミッタ
層４′とｐ型ベース層２に同時にコンタクトする補助電
極５′を設けて、増幅ゲート構造としている。そして補
助エミッタ層４′に対して先の実施例と同様の過電圧保
護機能を設けている。
この実施例のサイリスタでは、過電圧が印加されると
まず、補助エミッタ層４′−ｐ型ベース層２−ｎ型ベー
ス層２−ｐ型エミッタ層12からなる補助サイリスタがオ
ンし、そのオン電流により主サイリスタがオンする。し
たがってこの実施例によれば、過電圧によるターンオン
時の突入電流が緩和され、di/dtによる破壊が防止され
る。この実施例では補助エミッタが一つであるが、補助
エミッタを複数個設けた多段増幅ゲート構造とした素子
にも同様に本発明を適用する事ができる。
まず、補助エミッタ層４′−ｐ型ベース層２−ｎ型ベー
ス層２−ｐ型エミッタ層12からなる補助サイリスタがオ
ンし、そのオン電流により主サイリスタがオンする。し
たがってこの実施例によれば、過電圧によるターンオン
時の突入電流が緩和され、di/dtによる破壊が防止され
る。この実施例では補助エミッタが一つであるが、補助
エミッタを複数個設けた多段増幅ゲート構造とした素子
にも同様に本発明を適用する事ができる。
第３図は他の実施例のサイリスタであり、この実施例
ではｐ型ベース層２中に二つのｎ型ベース層露出部３を
設けて、それぞれに過電圧保護用のMOSゲート電極７を
形成している。これは増幅ゲート構造ではなく、第１図
の実施例の過電圧保護のMOSゲート部を並列に設けたも
のである。
ではｐ型ベース層２中に二つのｎ型ベース層露出部３を
設けて、それぞれに過電圧保護用のMOSゲート電極７を
形成している。これは増幅ゲート構造ではなく、第１図
の実施例の過電圧保護のMOSゲート部を並列に設けたも
のである。
この実施例によっても、di/dt耐量の大きい素子が得
られる。ｎ型ベース層露出部及びMOSゲート部を３個以
上設けることも可能である。
られる。ｎ型ベース層露出部及びMOSゲート部を３個以
上設けることも可能である。
第４図は本発明をIGBTに適用した実施例である。図の
Ａ−Ａ′より左側がIGBT構造であり、ｐ型ベース層２に
ｎ型ベース層１の露出部３が設けられ、この露出部３と
ｐ型ベース層２内に形成されたｎ型の主エミッタ層（ソ
ース層）４に挟まれた領域にゲート絶縁膜15を介して形
成されたオン，オフ制御用のMOSゲート電極16が形成さ
れている。ｐ型エミッタ層12はIGBTにおいてはドレイン
層となる。ソース電極５は、主エミッタ層４とｐ型ベー
ス層２に同時にコンタクトさせている。Ａ−Ａ′の右側
は、第１図と同様の過電圧保護機能付サイリスタ構造で
あって、主エミッタ層とは分割されたｎ型の補助エミッ
タ層４′が形成され、ソース電極５はこの補助エミッタ
層４′にも接続されている。そいてウェハのIGBTと過電
圧保護用サイリスタの境界には、低キャリアライフタイ
ム領域17が形成されている。この低キャリアライフタイ
ム領域17は、IGBTが通常の動作を行っているときに、キ
ャリアが補助エミッタ層４′−ｐ型ベース層２−ｎ型ベ
ース層１−ｐ型エミッタ層12により構成される電圧保護
用サイリスタ領域に拡散してこのサイリスタがラッチア
ップするのを防止するためである。
Ａ−Ａ′より左側がIGBT構造であり、ｐ型ベース層２に
ｎ型ベース層１の露出部３が設けられ、この露出部３と
ｐ型ベース層２内に形成されたｎ型の主エミッタ層（ソ
ース層）４に挟まれた領域にゲート絶縁膜15を介して形
成されたオン，オフ制御用のMOSゲート電極16が形成さ
れている。ｐ型エミッタ層12はIGBTにおいてはドレイン
層となる。ソース電極５は、主エミッタ層４とｐ型ベー
ス層２に同時にコンタクトさせている。Ａ−Ａ′の右側
は、第１図と同様の過電圧保護機能付サイリスタ構造で
あって、主エミッタ層とは分割されたｎ型の補助エミッ
タ層４′が形成され、ソース電極５はこの補助エミッタ
層４′にも接続されている。そいてウェハのIGBTと過電
圧保護用サイリスタの境界には、低キャリアライフタイ
ム領域17が形成されている。この低キャリアライフタイ
ム領域17は、IGBTが通常の動作を行っているときに、キ
ャリアが補助エミッタ層４′−ｐ型ベース層２−ｎ型ベ
ース層１−ｐ型エミッタ層12により構成される電圧保護
用サイリスタ領域に拡散してこのサイリスタがラッチア
ップするのを防止するためである。
第４図の実施例において、ｐ型エミッタ層（ドレイン
層）12の部分をｎ型ドレイン層としてもよい。これは、
IGBTではなく、導電変調効果のないMOSFETに過電圧保護
機能をつけた実施例となる。
層）12の部分をｎ型ドレイン層としてもよい。これは、
IGBTではなく、導電変調効果のないMOSFETに過電圧保護
機能をつけた実施例となる。
第５図は、本発明を横型サイリスタに適用した実施例
である。すなわちｎ型ベース層１のｐ型ベース層２が形
成された面と同じ面に所定距離離れたｎバッファ層およ
びｐ型エミッタ層12が形成されている。このとき高抵抗
体膜10は、一端が先の各実施例と同様にｐ型ベース層２
に接続され、他端は先の各実施例での高濃度ｎ型拡散層
８に代ってｐ型エミッタ層12に接続される。それ以外の
過電圧保護構造は第１図の実施例と同様である。
である。すなわちｎ型ベース層１のｐ型ベース層２が形
成された面と同じ面に所定距離離れたｎバッファ層およ
びｐ型エミッタ層12が形成されている。このとき高抵抗
体膜10は、一端が先の各実施例と同様にｐ型ベース層２
に接続され、他端は先の各実施例での高濃度ｎ型拡散層
８に代ってｐ型エミッタ層12に接続される。それ以外の
過電圧保護構造は第１図の実施例と同様である。
同様にして、第４図のIGBTの実施例についても、ドレ
インをソースと同じ面に形成する横型構造とした場合に
本発明を適用することができる。
インをソースと同じ面に形成する横型構造とした場合に
本発明を適用することができる。
第６図は本発明をバイポーラトランジスタに適用した
実施例である。この実施例でも先の実施例と対応する部
分には同一符号を付しているが、ｎ型層１はこの実施例
ではコレクタ層である。その表面には選択的にｐ型ベー
ス層２が形成され、このｐ型ベース層２の表面にｎ型エ
ミッタ層４が形成されている。ｐ型ベース層２にはベー
ス電極21が形成され、裏面にはコレクタ電極22が形成さ
れている。ｐ型ベース層２の一部には先の各実施例と同
様にｎ型層の露出部３が形成されている。この露出部３
に近いｐ型ベース層２内にエミッタ層４とは別に補助エ
ミッタ層４′が形成されており、この補助エミッタ層
４′と主エミッタ層４の間のウェハ内に低キャリアライ
フタイム領域17が形成されている。そしてこの低キャリ
アライフタイム領域17の外側のコレクタ層裏面にはｐ型
エミッタ層23が形成され、補助エミッタ層４′−ｐ型ベ
ース層２−ｎ型コレクタ層１−ｐ型エミッタ層23にによ
りサイリスタが構成されている。このサイリスタ部分に
対して第１図の実施例と同様の過電圧保護用回路が構成
されている。
実施例である。この実施例でも先の実施例と対応する部
分には同一符号を付しているが、ｎ型層１はこの実施例
ではコレクタ層である。その表面には選択的にｐ型ベー
ス層２が形成され、このｐ型ベース層２の表面にｎ型エ
ミッタ層４が形成されている。ｐ型ベース層２にはベー
ス電極21が形成され、裏面にはコレクタ電極22が形成さ
れている。ｐ型ベース層２の一部には先の各実施例と同
様にｎ型層の露出部３が形成されている。この露出部３
に近いｐ型ベース層２内にエミッタ層４とは別に補助エ
ミッタ層４′が形成されており、この補助エミッタ層
４′と主エミッタ層４の間のウェハ内に低キャリアライ
フタイム領域17が形成されている。そしてこの低キャリ
アライフタイム領域17の外側のコレクタ層裏面にはｐ型
エミッタ層23が形成され、補助エミッタ層４′−ｐ型ベ
ース層２−ｎ型コレクタ層１−ｐ型エミッタ層23にによ
りサイリスタが構成されている。このサイリスタ部分に
対して第１図の実施例と同様の過電圧保護用回路が構成
されている。
この実施例によっても先の各実施例と同様の効果が得
られる。
られる。
以上の実施例では、過電圧保護回路を、接合終端処理
用の半絶縁性ポリシリコン膜を用いた分圧抵抗と、これ
により制御されるMOSゲートにより構成したが、MOSゲー
トに代ってツェナーダイオードを用いることもできる。
用の半絶縁性ポリシリコン膜を用いた分圧抵抗と、これ
により制御されるMOSゲートにより構成したが、MOSゲー
トに代ってツェナーダイオードを用いることもできる。
第７図は第１図の実施例に対してそのMOSゲート部を
ツェナーダイオードに置換した実施例である。この場合
ｐ型ベース層２にｎ型ベース層の露出部は必要なく、ｐ
型ベース層２内にｎ型カソード層４′を設けてツェナー
ダイオードを構成している。そしてこのカソードに対し
て高抵抗体膜10の中間点から引き出した配線14を接続し
ている。
ツェナーダイオードに置換した実施例である。この場合
ｐ型ベース層２にｎ型ベース層の露出部は必要なく、ｐ
型ベース層２内にｎ型カソード層４′を設けてツェナー
ダイオードを構成している。そしてこのカソードに対し
て高抵抗体膜10の中間点から引き出した配線14を接続し
ている。
この実施例の場合、所定の過電圧が印加されるとツェ
ナーダイオードがオンし、ここで発生したキャリアによ
って主サイリスタがターンオンすることで、過電圧から
保護される。この様なツェナーダイオードを用いる構成
は、第２図，第３図，第５図等の実施例に対しても同様
に適用することが可能である。
ナーダイオードがオンし、ここで発生したキャリアによ
って主サイリスタがターンオンすることで、過電圧から
保護される。この様なツェナーダイオードを用いる構成
は、第２図，第３図，第５図等の実施例に対しても同様
に適用することが可能である。
以上の実施例では、高抵抗体膜として半絶縁性ポリシ
リコン（SIPOS）膜を用いたが、アンドープ或いは低濃
度ドープのポリシリコン膜等を用いる事もできる。
リコン（SIPOS）膜を用いたが、アンドープ或いは低濃
度ドープのポリシリコン膜等を用いる事もできる。
［発明の効果］ 以上述べたように本発明によれば、接合終端処理用の
高抵抗体膜を分圧抵抗として用いた過電圧保護回路を内
蔵することによって装置の小型化と低コスト化を図った
半導体素子を提供することができる。
高抵抗体膜を分圧抵抗として用いた過電圧保護回路を内
蔵することによって装置の小型化と低コスト化を図った
半導体素子を提供することができる。
第１図は本発明の一実施例のサイリスタを示す図、 第２図は増幅ゲート構造のサイリスタに本発明を適用し
た実施例を示す図、 第３図はMOSゲート部を複数個設けた実施例のサイリス
タを示す図、 第４図は本発明をIGBTに適用した実施例を示す図、 第５図は本発明を横型サイリスタに適用した実施例を示
す図、 第６図は本発明をバイポーラトランジスタに適用した実
施例を示す図、 第７図はMOSゲートに代ってツェナーダイオードを用い
た実施例のサイリスタを示す図、 第８図は従来のサイリスタ構造を示す頭、 第９図および第10図は従来の過電圧保護回路の構成例を
示す図である。 １……ｎ型ベース層、２……ｐ型ベース層、３……ｎ型
ベース層露出部、４……ｎ型エミッタ層、５……カソー
ド電極、６……ゲート絶縁膜、７……MOSゲート電極、
８……高濃度ｎ型拡散層、９……絶縁膜、10……高抵抗
体膜、11……ｎ型バッファ層、12……ｐ型エミッタ層、
13……アノード電極、14……配線、17……低キャリアラ
イフタイム領域。
た実施例を示す図、 第３図はMOSゲート部を複数個設けた実施例のサイリス
タを示す図、 第４図は本発明をIGBTに適用した実施例を示す図、 第５図は本発明を横型サイリスタに適用した実施例を示
す図、 第６図は本発明をバイポーラトランジスタに適用した実
施例を示す図、 第７図はMOSゲートに代ってツェナーダイオードを用い
た実施例のサイリスタを示す図、 第８図は従来のサイリスタ構造を示す頭、 第９図および第10図は従来の過電圧保護回路の構成例を
示す図である。 １……ｎ型ベース層、２……ｐ型ベース層、３……ｎ型
ベース層露出部、４……ｎ型エミッタ層、５……カソー
ド電極、６……ゲート絶縁膜、７……MOSゲート電極、
８……高濃度ｎ型拡散層、９……絶縁膜、10……高抵抗
体膜、11……ｎ型バッファ層、12……ｐ型エミッタ層、
13……アノード電極、14……配線、17……低キャリアラ
イフタイム領域。
Claims (6)
- 【請求項１】第１導電型エミッタ層に直接またはバッフ
ァ層を介して接する第２導電型ベース層、この第２導電
型ベース層表面に選択的に形成された第１導電型ベース
層、およびこの第１導電型ベース層表面に形成された第
２導電型エミッタ層を有するpnpnウェハと、 このpnpnウェハに形成されたターンオフおよびターンオ
フを制御するゲート部と、 前記第１導電型ベース層の一部の表面に前記第２導電型
ベース層を露出させた露出部と、 前記第２導電型ベース層の露出部と前記第２導電型エミ
ッタ層により挟まれた第１導電型ベース層領域に形成さ
れたMOSゲート電極と、 前記第１導電型ベース層の周囲の前記第２導電型ベース
層上に絶縁膜を介して形成され、一端が前記第１導電型
ベース層に接続され他端が前記第１導電型エミッタ層電
位に設定される高抵抗体膜と、 この高抵抗体膜の所定の中間点と前記MOSゲート電極と
の間を接続する配線と、 前記第１導電型エミッタ層に形成された第１の主電極
と、 前記第２導電型エミッタ層に形成された第２の主電極
と、 を有することを特徴とする過電圧保護機能付半導体素
子。 - 【請求項２】前記第１導電型エミッタ層は前記第２導電
型ベース層の前記第１導電型ベース層が形成された面と
反対側の面に形成され、前記第１導電型ベース層の外側
に所定距離をおいて第２導電型高濃度拡散層が形成さ
れ、前記高抵抗体膜の他端がこの第２導電型高濃度拡散
層に接続されている請求項１記載の過電圧保護機能付半
導体素子。 - 【請求項３】前記第１導電型エミッタ層は前記第２導電
型ベース層の前記第１導電型ベース層が形成された面と
同じ側の面に前記第１導電型ベース層に所定距離におい
て形成され、前記高抵抗体膜の他端がこの第１導電型エ
ミッタ層に接続されている請求項１記載の過電圧保護機
能付半導体素子。 - 【請求項４】前記第２導電型エミッタ層が、主エミッタ
と補助エミッタ層に分割されて形成され、補助エミッタ
層と第１導電型ベース層に共通にコンタクトする補助電
極が形成され、前記MOSゲート電極が前記補助エミッタ
層と第２導電型ベース層の露出部の間の第１導電型ベー
ス層上に形成されている請求項１記載の過電圧保護機能
付半導体素子。 - 【請求項５】前記第２導電型エミッタ層が、主エミッタ
層と補助エミッタ層に分割されて形成され、前記MOSゲ
ート電極が前記補助エミッタ層と第２導電型ベース層の
露出部の間に形成され、前記第２の主電極は主エミッタ
層と補助エミッタ層に共通にコンタクトして配設され、
かつ前記主エミッタ層と補助エミッタ層の間のpnpnウェ
ハ内部に低キャリアライフタイム領域が形成されている
請求項１記載の過電圧保護機能付半導体素子。 - 【請求項６】第１導電型コレクタ層と、 このコレクタ層の表面に選択的に形成された第２導電型
のベース層と、 このベース層表面に選択的に形成された第１導電型主エ
ミッタ層と、 前記ベース層の一部の表面に前記コレクタ層を露出され
た露出部と、 前記コレクタ層の露出部に隣接して前記ベース層内に前
記主エミッタ層とは分離して形成された第１導電型補助
エミッタ層と、 前記コレクタ層の露出部の反対側の表面に形成された第
２導電型エミッタ層と、 前記コレクタ層の露出部と前記補助エミッタ層により挟
まれた前記ベース層領域に形成されたMOSゲート電極
と、 前記ベース層の周囲に所定距離をおいて形成された第１
導電型高濃度拡散層と、 この第１導電型高濃度拡散層と前記ベース層により挟ま
れた領域のコレクタ層上に絶縁膜を介して形成され、両
端がそれぞれ第１導電型高濃度拡散層とベース層に接続
された高抵抗体膜と、 この高抵抗体膜の所定の中間点と前記MOSゲート電極と
の間を接続する配線と、 前記主エミッタ層と補助エミッタ層の間の基板内部に形
成された低キャリアライフタイム領域と、 前記主エミッタ層と補助エミッタ層に共通に配設された
エミッタ電極と、 前記コレクタ層と第２導電型エミッタ層に共通に配設さ
れたコレクタ電極と、 前記ベース層に形成されたベース電極と、 を有することを特徴とする過電圧保護機能付半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11673590A JP2960108B2 (ja) | 1990-05-08 | 1990-05-08 | 過電圧保護機能付半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11673590A JP2960108B2 (ja) | 1990-05-08 | 1990-05-08 | 過電圧保護機能付半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414259A JPH0414259A (ja) | 1992-01-20 |
| JP2960108B2 true JP2960108B2 (ja) | 1999-10-06 |
Family
ID=14694493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11673590A Expired - Fee Related JP2960108B2 (ja) | 1990-05-08 | 1990-05-08 | 過電圧保護機能付半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960108B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424563A (en) * | 1993-12-27 | 1995-06-13 | Harris Corporation | Apparatus and method for increasing breakdown voltage ruggedness in semiconductor devices |
| JP2000113974A (ja) * | 1998-10-06 | 2000-04-21 | Matsushita Electric Ind Co Ltd | 誘導加熱装置 |
| JP2016219715A (ja) * | 2015-05-26 | 2016-12-22 | 住友ベークライト株式会社 | 絶縁ゲートバイポーラトランジスタ素子、樹脂組成物およびサージ対策部材 |
-
1990
- 1990-05-08 JP JP11673590A patent/JP2960108B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414259A (ja) | 1992-01-20 |
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