JPH0414259A - 過電圧保護機能付半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、過電圧保護機能付半導体素子に関する。

（従来の技術） 第８図は従来の一般的なサイリスタ構造を示す。このサ
イリスタは、高抵抗のｎ型ベース層１の一方の面にｎ型
ベース層２が形成され、他方の面にｐ型エミッタ層が形
成され、ｎ型ベース層２には選択的にｎ型エミッタ層が
形成されたｐｎｐｎ構造を有する。ｎ型ベース層２には
ゲート電極５が形成され、ｎ型エミッタ層７にはカソー
ド電極７が、ｎ型エミッタ層３にはアノード電極６がそ
れぞれ設けられている。

この様なサイリスタにおいて、アノード電極６に、カソ
ード電極７に対して正の電圧を印加しても、ゲート電極
５に電圧を印加しないと、ｎ型ベース層２とｎ型ベース
層１の間のｐｎ接合（主接合）が逆バイアスとなり、阻
止状態を示す。しかしながらこの主接合に降伏電圧以上
の過電圧が印加されると、このサイリスタは永久破壊に
いたる。

これは主接合の降伏電圧が素子内部でばらつきを持って
おり、降伏電圧の最も小さい領域に降伏電流が集中する
ためである。そこで従来よりこの様な過電圧から素子を
保護するため、各種保護回路が用いられている。

例えば第９図は、アノード・カソード間に分圧抵抗を接
続し、この抵抗で電圧を検出してそれがある値に達した
ら、ツェナーダイオードによってゲート電流が流れるよ
うにしてサイリスタを強制的にターンオンさせるもので
ある。また第１０図は、アノード・カソード間に定電圧
バリスタ等の電圧吸収素子を接続してサイリスクを保護
する例である。

（発明が解決しようとする課題） 以上の様な従来の過電圧保護方式では、サイリスタ装置
の部品点数が多くなり、装置が大型化するばかりでなく
、コストが高くなるという問題があった。

本発明はこの様な問題を解決した過電圧保護機能付半導
体素子を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、サイリスタ等の素子表面に通常設けられる接
合終端処理用の高抵抗体膜を過電圧検出用の分圧抵抗と
して利用する。そしてこれにより検出した電圧を利用し
て素子を強制的にターンオンさせるためのＭＯＳゲート
或いはツェナーダイオードを素子内部に作りつける。

（作用） 本発明によれば、素子内部に過電圧保護機能が内蔵され
、過電圧保護のための外部部品が要らなくなる。しかも
過電圧検出のための分圧抵抗は、素子の接合終端処理用
の高抵抗体膜を用いるから、素子自体が大型になること
もない。また外部部品が不要になることから、サイリス
タ等を用いた装置の低コスト化が図られる。

（実施例） 以下、本発明の詳細な説明する。

第１図は一実施例のサイリスクの要部構造を示す。高抵
抗のｎ型シリコンからなるｎ型ベース層１の一方の表面
にｎ型ベース層２が選択的に形成され、他方の面にｎ型
バッファ層１を介してｎ型エミッタ層１２が形成された
ｐｎｐｎウェハが素子の基本構造である。ｎ型ベース層
２の表面にはｎ型エミッタ層４が形成され、このｎ型エ
ミッタ層４の表面にはカソード電極５が形成されている
。ｎ型エミッタ層１２にはアノード電極１３が形成され
ている。また図では省略しているか、ｎ型ベース層２に
は素子のターンオン、ターンオフを制御するゲート部が
形成されている。このゲート部は例えばｎ型ベース層２
にコンタクトするゲート電極でもよいし、ｎ型ベース層
２のｎ型エミッタ層４とｎ型ベース層１により挟まれた
領域に形成されたＭＯＳゲート電極でもよい。ターンオ
ン用ゲート部は光トリガゲート構造であってもよい。

ｎ型ベース層２の一部には、ｎ型ベース層１を露出させ
た露出部３が形成されている。このｎ型ベース層の露出
部３とｎ型エミッタ層４に挟まれた領域のｐ型ベース層
２上にゲート絶縁膜６を介して形成されたＭＯＳゲート
７が設けられている。

ｎ型ベース層２の外側のｎ型ベース層１には所定距離を
おいて高濃度ｎ型拡散層８が形成されており、このｎ型
拡散層８とｎ型ベース層２に挟まれたｎ型ベース層１０
表面に絶縁膜９を介して半絶縁性多結晶シリコン膜等の
高抵抗体膜１ｏが配設されている。高抵抗体膜１０の一
端はｎ型ベース層２にコンタクトし、他端はｎ型拡散層
８にコンタクトして、接合終端処理構造すなわちフィー
ルドプレート構造となっている。そして高抵抗体膜１０
の所定の中間点位置とＭＯＳゲート電極７の間が、例え
ばＭＯＳゲート電極７と同時に形成された多結晶シリコ
ン膜或いは金属膜などの適当な配線１４により接続され
ている。

このように構成された素子のアノード電極］３にカソー
ド電極５に対して正の電圧が印加された時、高濃度ｎ型
拡散層８の電位はほぼアノード電極１３と等しくなり、
高抵抗体膜１ｏには印加された電圧に比例した電流ＩＲ
が流れる。高抵抗体膜１０のＭＯＳゲート電極７に接続
した中間点を、抵抗値がＲ１とＲ２に分割される点に設
定したとすると、電流■Ｒが流れることによりＭＯＳゲ
ート電極７にはＶＧ””ＩＲＸＲ２なる電圧が印加され
る。この電圧がＭＯＳゲート部のしきい値電圧ｖｔｈを
越えると、ＭＯＳゲート電極７下のｎ型ベース層２の表
面チャネルが反転して、ｎ型エミッタ層４からｎ型ベー
ス層１に電子が注入され、注入された電子はｎ型バ・ソ
ファ層１を介してｐ型エミッタ層１２に入る。これに伴
ってｐ型エミッタ層１２から正孔がｎ型ベース層１に注
入され、これがｐ型ベース層２を通ってｎ型エミッタ層
４１こ入る。この正帰還動作によって素子はう・ソチア
・ツブしてオン状態となる。すなわち素子に印加される
電圧は数Ｖまで低下して素子は過電圧から保護される。

ここで保護すべき過電圧は素子の降伏電圧より低く設定
しておくことが必要である。例えば降伏電圧がｌ１００
Ｖであるとした場合、１００ＯＶ程度で素子がラッチア
ップするように設定する。

具体的に例えば半絶縁性ポリシリコン膜１０の抵抗値が
ＩＭΩ、ＭＯＳゲート電極７部のしき０値が５ｖとする
と、高抵抗体膜１０のＭＯＳゲート電極７への接続点は
、分割される抵抗値Ｒ１゜Ｒ２が次式で表される値にな
るように設定する。

Ｒ２−Ｖｔｈ／　ＩＲ−５／１　ｘｌＯ−３（Ω）＝　
５　（ｋ　Ω） Ｒ１−１（ＭΩ）　　−５（ｋ　Ω） −９９５（ｋ　　Ω） 以上の関係を一般式で表すと、保護電圧を■２、半絶縁
性ポリシリコン膜１０の抵抗値をＲ１ＭＯＳゲート部の
しきい値をｖｔｈとして、Ｒ２−Ｖｔｈ−Ｒ／Ｖ。

Ｒ１−Ｒ−Ｒ２ となる。

こうしてこの実施例によれば、接合終端処理用の半絶縁
性ポリシリコン膜を分圧回路として過電圧保護回路を内
臓させたサイリスタが得られる。

第２図は、第１図の実施例を僅かに変形した実施例であ
る。この実施例では、ｎ型エミッタ層を主エミッタ層４
と補助エミッタ層４′に分割して設け、補助エミッタ層
４′とｐ型ベース層２に同時にコンタクトする補助電極
５′を設けて、増幅ゲート構造としている。そして補助
エミッタ層４′に対して先の実施例と同様の過電圧保護
機能を設けている。

この実施例のサイリスクでは、過電圧が印加されるとま
ず、補助エミッタ層４′　−ｐ型ベース層２−ｎ型ベー
ス層２−ｐ型エミッタ層１２からなる補助サイリスクか
オンし、そのオン電流により主サイリスタかオンする。

したがってこの実施例によれば、過電圧によるターンオ
ン時の突入電流が緩和され、ｄ　ｉ／ｄ　ｔによる破壊
か防止される。

この実施例では補助エミッタが−っであるが、補助エミ
ッタを複数個設けた多段増幅ゲート構造とした素子にも
同様に本発明を適用する事ができる。

第３図は他の実施例のサイリスタであり、この実施例で
はｐ型ベース層２中に二つのｎ型ベース層露出部３を設
けて、それぞれに過電圧保護用のＭＯＳゲート電極７を
形成している。これは増幅ゲート構造ではなし第１図の
界絶倒の過電圧保護のＭＯＳゲート部を並列に設けたも
のである。

この実施例によっても、ｄ　ｉ　／　ｄ　を耐量の大き
い素子が得られる。ｎ型ベース層露出部及びＭＯＳゲー
ト部を３個以上設けることも可能である。

第４図は本発明をＩ　ＧＢＴに適用した実施例である。

図のＡ−Ａ’より左側がＩＧＢＴ構造であり、ｐ型ベー
ス層２にｎ型ベース層１の露出部３か設けられ、この露
出部３とｐ型ベース層２内に形成されたｎ型の主エミッ
タ層（ソース層）４に挟まれた領域にゲート絶縁膜１５
を介して形成されたオン、オフ制御用のＭＯＳゲート電
極１６か形成されている。ｐ型エミッタ層１２はＩＧＢ
Ｔにおいてはドレイン層となる。ソース電極５は、主エ
ミッタ層４とｐ型ベース層２に同時にコンタクトさせて
いる。Ａ−Ａ’の右側は、第１図と同様の過電圧保護機
能付サイリスタ構造であって、主エミッタ層とは分割さ
れたｎ型の補助エミッタ層４′が形成され、ソース電極
５はこの補助エミッタ層、４′にも接続されている。そ
してウニ／ＸのＩＧＢＴと過電圧保護用サイリスタの境
界には、低キャリアライフタイム領域１７が形成されて
いる。この低キャリアライフタイム領域１７は、ＩＧＢ
Ｔが通常の動作を行っているときに、キャリアが補助エ
ミッタ層４′−ｐ型ベース層２−ｎ型ベース層１−ｐ型
エミッタ層１２により構成される電圧保護用サイリスタ
領域に拡散してこのサイリスタがラッチアップするのを
防止するためである。

第４図の実施例において、ｐ型エミッタ層（ドレイン層
）１２の部分をｎ型ドレイン層としてもよい。これは、
ＩＧＢＴではなく、導電変調効果のないＭＯＳＦＥＴに
過電圧保護機能をつけた実施例となる。

第５図は、本発明を横型サイリスタに適用した実施例で
ある。すなわちｎ型ベース層１のｎ型ベース層２が形成
された面と同じ面に所定距離離れたｎバッファ層および
ｎ型エミッタ層１２が形成されている。このとき高抵抗
体膜１０は、一端が先の各実施例と同様にｎ型ベース層
２に接続され、他端は先の各実施例での高濃度ｎ型拡散
層８に代ってｎ型エミッタ層１２に接続される。それ以
外の過電圧保護構造は第１図の実施例と同様である。

同様にして、第４図のＩ　ＧＥＴの実施例についても、
ドレインをソースと同じ面に形成する横型構造とした場
合に本発明を適用することができる。

第６図は本発明をバイポーラトランジスタに適用した実
施例である。この実施例でも先の実施例と対応する部分
には同一符号を付しているが、ｎ型層１はこの実施例で
はコレクタ層である。その表面には選択的にｎ型ベース
層２が形成され、このｎ型ベース層２の表面にｎ型エミ
ッタ層４が形成されている。ｎ型ベース層２にはベース
電極２１が形成され、裏面にはコレクタ電極２２が形成
されている。ｎ型ベース層２の一部には先の各実施例と
同様にｎ型層の露出部３が形成されている。この露出部
３に近いｐ型ベース層２内にエミッタ層４とは別に補助
エミッタ層４′が形成されており、この補助エミッタ層
４′　と主エミッタ層４の間のウェハ内に低キャリアラ
イフタイム領域１７が形成されている。そしてこの低キ
ャリアライフタイム領域１７の外側のコレクタ層裏面に
はｎ型エミッタ層２３が形成され、補助エミッタ層４′
　−ｎ型ベース層２−ｎ型コレクタ層１−１）型エミッ
タ層２３にによりサイリスタが構成されている。このサ
イリスタ部分に対して第１図の実施例と同様の過電圧保
護用回路か構成されている。

この実施例によっても先の各実施例と同様の効果が得ら
れる。

以上の実施例では、過電圧保護回路を、接合終端処理用
の半絶縁性ポリシリコン膜を用いた分圧抵抗と、これに
より制御されるＭＯＳゲートにより構成したが、ＭＯＳ
ゲートに代ってツェナーダイオードを用いることもでき
る。

第７図は第１図の実施例に対してそのＭＯＳゲート部を
ツェナーダイオードに置換した実施例である。この場合
ｐ型ベース層２にｎ型ベース層の露出部は必要なく、ｐ
型ベース層２内にｎ型カソード層４′を設けてツェナー
ダイオードを構成している。そしてこのカソードに対し
て高抵抗体膜］０の中間点から引き出した配線１４を接
続している。

この実施例の場合、所定の過電圧が印加されるとツェナ
ーダイオードがオンし、ここで発生したキャリアによっ
て主サイリスタがターンオンすることで、過電圧から保
護される。この様なツェナーダイオードを用いる構成は
、第２図、第３図第５図等の実施例に対しても同様に適
用することか可能である。

以上の実施例では、高抵抗体膜として半絶縁性ポリシリ
コン（Ｓ　Ｉ　ＰＯＳ）膜を用いたか、アンドープ或い
は低濃度ドープのポリシリコン膜等を用いる事もできる
。

［発明の効果コ 以上述べたように本発明によれば、接合終端処理用の高
抵抗体膜を分圧抵抗として用いた過電圧保護回路を内蔵
することによって装置の小型化と低コスト化を図った半
導体素子を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のサイリスタを示す図、 第２図は増幅ゲート構造のサイリスタに本発明を適用し
た実施例を示す図、 第３図はＭＯＳゲート部を複数個設けた実施例のサイリ
スタを示す図、 第４図は本発明をＩ　ＧＢＴに適用した実施例を示す図
、 第５図は本発明を横型サイリスタに適用した実施例を示
す因、 第６図は本発明をバイポーラトランジスタに適用した実
施例を示す図、 第７図はＭＯＳゲートに代ってツェナーダイオードを用
いた実施例のサイリスタを示す図、第８図は従来のサイ
リスク構造を示す頭、第９図および第１０図は従来の過
電圧保護回路の構成例を示す図である。 １・・・ｎ型ベース層、２・・・ｐ型ベース層、３・・
・ｎ型ベース層露出部、４・・・ｎ型エミッタ層、５・
・・カソード電極、６・・・ゲート絶縁膜、７・・・Ｍ
ＯＳゲート電極、８・・・高濃度ｎ型拡散層、９・・・
絶縁膜、１０・・・高抵抗体膜、１１・・・ｎ型バッフ
ァ層、１２・・・ｐ型エミッタ層、１３・・・アノード
電極、１４・・・配線、１７・・・低キャリアライフタ
イム領域。 出願人代理人　弁理士　鈴江武彦 に Ａ 第 藤 鯨 図 第 図

Claims (6)

【特許請求の範囲】
1. （１）第１導電型エミッタ層に直接またはバッファ層を
   介して接する第２導電型ベース層、この第２導電型ベー
   ス層表面に選択的に形成された第１導電型ベース層、お
   よびこの第１導電型ベース層表面に形成された第２導電
   型エミッタ層を有するｐｎｐｎウェハと、 このｐｎｐｎウェハに形成されたターンオンおよびター
   ンオフを制御するゲート部と、 前記第１導電型ベース層の一部の表面に前記第２導電型
   ベース層を露出させた露出部と、 前記第２導電型ベース層の露出部と前記第２導電型エミ
   ッタ層により挟まれた第１導電型ベース層領域に形成さ
   れたＭＯＳゲート電極と、 前記第１導電型ベース層の周囲の前記第２導電型ベース
   層上に絶縁膜を介して形成され、一端が前記第１導電型
   ベース層に接続され他端が前記第１導電型エミッタ層電
   位に設定される高抵抗体膜と、 この高抵抗体膜の所定の中間点と前記ＭＯＳゲート電極
   との間を接続する配線と、 前記第１導電型エミッタ層に形成された第１の主電極と
   、 前記第２導電型エミッタ層に形成された第２の主電極と
   、 を有することを特徴とする過電圧保護機能付半導体素子
   。
2. （２）前記第１導電型エミッタ層は前記第２導電型ベー
   ス層の前記第１導電型ベース層が形成された面と反対側
   の面に形成され、前記第１導電型ベース層の外側に所定
   距離をおいて第２導電型高濃度拡散層が形成され、前記
   高抵抗体膜の他端がこの第２導電型高濃度拡散層に接続
   されている請求項１記載の過電圧保護機能付半導体素子
   。
3. （３）前記第１導電型エミッタ層は前記第２導電型ベー
   ス層の前記第１導電型ベース層が形成された面と同じ側
   の面に前記第１導電型ベース層に所定距離をおいてが形
   成され、前記高抵抗体膜の他端がこの第１導電型エミッ
   タ層に接続されている請求項１記載の過電圧保護機能付
   半導体素子。
4. （４）前記第２導電型エミッタ層が、主エミッタ層と補
   助エミッタ層に分割されて形成され、補助エミッタ層と
   第１導電型ベース層に共通にコンタクトする補助電極が
   形成され、前記ＭＯＳゲート電極が前記補助エミッタ層
   と第２導電型ベース層の露出部の間の第１導電型ベース
   層上に形成されている請求項１記載の過電圧保護機能付
   半導体素子。
5. （５）前記第２導電型エミッタ層が、主エミッタ層と補
   助エミッタ層に分割されて形成され、前記ＭＯＳゲート
   電極が前記補助エミッタ層と第２導電型ベース層の露出
   部の間に形成され、前記第１の主電極は主エミッタ層と
   補助エミッタ層に共通にコンタタクトして配設され、か
   つ前記主エミッタ層と補助エミッタ層の間のｐｎｐｎウ
   ェハ内部に低キャリアライフタイム領域が形成されてい
   る請求項１記載の過電圧保護機能付半導体素子。
6. （６）第１導電型コレクタ層と、 このコレクタ層の表面に選択的に形成された第２導電型
   のベース層と、 このベース層表面に選択的に形成された第１導電型主エ
   ミッタ層と、 前記ベース層の一部の表面に前記コレクタ層を露出させ
   た露出部と、 前記コレクタ層の露出部に隣接して前記ベース層内に前
   記主エミッタ層とは分離して形成された第２導電型補助
   エミッタ層と、 前記コレクタ層の露出部の反対側の表面に形成された第
   １導電型エミッタ層と、 前記コレクタ層の露出部と前記補助エミッタ層により挟
   まれた前記ベース層領域に形成されたＭＯＳゲート電極
   と、 前記ベース層の周囲に一定距離をおいて形成された第１
   導電型高濃度拡散層と、 この第１導電型高濃度拡散層と前記ベース層により挟ま
   れた領域のコレクタ層上に絶縁膜を介して形成され、両
   端がそれぞれ第１導電型高濃度拡散層とベース層に接続
   された高抵抗体膜と、この高抵抗体膜の所定の中間点と
   前記ＭＯＳゲート電極との間を接続する配線と、 前記主エミッタ層と補助エミッタ層の間の基板内部に形
   成された低キャリアライフタイム領域と、前記主エミッ
   タ層と補助エミッタに共通に配設されたエミッタ電極と
   、 前記コレクタ層と第１導電型エミッタ層に共通に配設さ
   れたコレクタ電極と、 前記ベース層に形成されたベース電極と、 を有することを特徴とする過電圧保護機能付半導体素子
   。