JPH0666421B2 - スイツチング装置 - Google Patents
スイツチング装置Info
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- JPH0666421B2 JPH0666421B2 JP58500991A JP50099183A JPH0666421B2 JP H0666421 B2 JPH0666421 B2 JP H0666421B2 JP 58500991 A JP58500991 A JP 58500991A JP 50099183 A JP50099183 A JP 50099183A JP H0666421 B2 JPH0666421 B2 JP H0666421B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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Description
【発明の詳細な説明】 この発明は、一導電型の比較的高い抵抗率を有するバル
ク部分を含む半導体本体と、各々がシールド領域と共通
ドレイン領域とによつて囲まれた領域を有する、一対の
併合された共通ドレインDMOSトランジスタと、これら２
個のトランジスタのドレイン間に結合されたサイリスタ
と、第１トランジスタのソース及びシールドに接続され
た第１端子と、第２トランジスタのソース及びシールド
に接続された第２端子と、並びに上記第１トランジスタ
のゲート電極に接続された第３端子とを備えたスイツチ
に関する。
ク部分を含む半導体本体と、各々がシールド領域と共通
ドレイン領域とによつて囲まれた領域を有する、一対の
併合された共通ドレインDMOSトランジスタと、これら２
個のトランジスタのドレイン間に結合されたサイリスタ
と、第１トランジスタのソース及びシールドに接続され
た第１端子と、第２トランジスタのソース及びシールド
に接続された第２端子と、並びに上記第１トランジスタ
のゲート電極に接続された第３端子とを備えたスイツチ
に関する。
通信においては、オフ状態でいずれかの極性の高電圧に
耐えられる安価なスイツチが必要とされるようになつて
きている。もし切換えが感光素子の光起電電圧あるいは
電気論理信号によつて容易に制御できるならば、特に好
都合である。
耐えられる安価なスイツチが必要とされるようになつて
きている。もし切換えが感光素子の光起電電圧あるいは
電気論理信号によつて容易に制御できるならば、特に好
都合である。
この種のスイツチを達成する上で重要となるものは、い
ずれかの方向に流れている電流に対してオン状態で低い
抵抗と、高電圧に対してはいずれかの方向におけるオフ
状態で高い抵抗とを有すると共に、比較的低い制御電圧
を用いてこれらの状態間でスイツチング（切換え）を行
なえるように構成された固体リレーであろう。
ずれかの方向に流れている電流に対してオン状態で低い
抵抗と、高電圧に対してはいずれかの方向におけるオフ
状態で高い抵抗とを有すると共に、比較的低い制御電圧
を用いてこれらの状態間でスイツチング（切換え）を行
なえるように構成された固体リレーであろう。
これらの特徴の幾つかを満たす装置は、1980年４月22日
に発行された、J.D.プラマー（Plummer）への米国特許
第4,199,774号に記載されている。この装置は、本質的
に単一上面における半導体本体内に、DMOSとして知られ
た形態の一対のMOSトランジスタとNPNPNトライアツクと
から成る併合物を含む。この装置は更に、「絶縁ゲート
プレーナサイリスタ（Insulated-Gate Planar Thyristo
rs）」の題目で、IEEE電子装置会報（Transactions on
Electron Devices）第ED27巻、２号、1980年２月、第38
0〜394頁、における一対の論文の中に記載されている。
に発行された、J.D.プラマー（Plummer）への米国特許
第4,199,774号に記載されている。この装置は、本質的
に単一上面における半導体本体内に、DMOSとして知られ
た形態の一対のMOSトランジスタとNPNPNトライアツクと
から成る併合物を含む。この装置は更に、「絶縁ゲート
プレーナサイリスタ（Insulated-Gate Planar Thyristo
rs）」の題目で、IEEE電子装置会報（Transactions on
Electron Devices）第ED27巻、２号、1980年２月、第38
0〜394頁、における一対の論文の中に記載されている。
DMOSトランジスタは、それが最初に２重拡散プロセスに
よつて作られたのでこのように呼称される。そのような
トランジスタの明快な特徴は、ソース領域が反対型の近
接して包囲しているシールド層内に含まれると共に、そ
の一部が表面に隣接して配設され、しかもゲート電極の
下に配設されているということであり、これによりそれ
が反転されてトランジスタのチヤネルとして機能する。
前記ソース及びシールド層は、ソースの導電型であるバ
ルク部分内に順番に収容されて、ドレインとして働く。
よつて作られたのでこのように呼称される。そのような
トランジスタの明快な特徴は、ソース領域が反対型の近
接して包囲しているシールド層内に含まれると共に、そ
の一部が表面に隣接して配設され、しかもゲート電極の
下に配設されているということであり、これによりそれ
が反転されてトランジスタのチヤネルとして機能する。
前記ソース及びシールド層は、ソースの導電型であるバ
ルク部分内に順番に収容されて、ドレインとして働く。
この先行技術の装置においては、トライアツクの５つの
層は順番に、第１トランジスタのソース及びシールド
層、２個のトランジスタの共通ドレイン、並びに第２ト
ランジスタのシールド層及びソースによつて形成され
る。基本的な構造においては、３個の端子が含まれると
共に、それらは順番に、前記２個のトランジスタのゲー
トに共通な接続と、前記第１トランジスタのソース及び
シールド層に共通な接続と、並びに第２トランジスタの
ソース及びシールド層に共通な接続とによつて形成され
る。最後に述べた２つの接続は主端子として働き、それ
らの間の抵抗は最初に述べた接続に印加された電圧によ
つて制御される。
層は順番に、第１トランジスタのソース及びシールド
層、２個のトランジスタの共通ドレイン、並びに第２ト
ランジスタのシールド層及びソースによつて形成され
る。基本的な構造においては、３個の端子が含まれると
共に、それらは順番に、前記２個のトランジスタのゲー
トに共通な接続と、前記第１トランジスタのソース及び
シールド層に共通な接続と、並びに第２トランジスタの
ソース及びシールド層に共通な接続とによつて形成され
る。最後に述べた２つの接続は主端子として働き、それ
らの間の抵抗は最初に述べた接続に印加された電圧によ
つて制御される。
２つのシールド領域の中間の共通ドレイン領域の最上面
に、局部に限定された低抵抗率領域が含まれると共に、
電極接続がこの領域に設けられるものを始めとして、そ
の他さまざまな実施例が特許及び論文に記述されてい
る。そのような実施例においては、局部領域は２つのシ
ールド層の間に延びる表面反転層を形成する傾向を抑制
させるためのチヤネルストツプとして機能する。
に、局部に限定された低抵抗率領域が含まれると共に、
電極接続がこの領域に設けられるものを始めとして、そ
の他さまざまな実施例が特許及び論文に記述されてい
る。そのような実施例においては、局部領域は２つのシ
ールド層の間に延びる表面反転層を形成する傾向を抑制
させるためのチヤネルストツプとして機能する。
この先行技術の装置はその魅力を減らす制限事項を有す
ることが分つた。
ることが分つた。
特に、この装置の特徴は、２個のトランジスタのゲート
が２つの主端子間に印加された最大電圧に本質的に何ら
損傷を受けることなく耐える程十分に堅固であること
が、信頼性の上で大切であるということである。この電
圧が例えば数百ボルト位にまで高くなりがちなところで
適用する場合には、これはゲート特にゲートの絶縁に関
して厳しい要件を課すことになる。
が２つの主端子間に印加された最大電圧に本質的に何ら
損傷を受けることなく耐える程十分に堅固であること
が、信頼性の上で大切であるということである。この電
圧が例えば数百ボルト位にまで高くなりがちなところで
適用する場合には、これはゲート特にゲートの絶縁に関
して厳しい要件を課すことになる。
更にこの構造においては、装置を通過する電流の流れの
大部分は、それが形成されるところの半導体本体の最上
面に隣接した横方向の流れのみとなる。電流の流れに利
用できる分量が制限されているため、そのオン抵抗は、
もし本体の分量を越えるものが装置がオンになる時にそ
の装置を通過する電流の流れに対して使用され得る場合
に生じるオン抵抗よりも大きくなる傾向がある。
大部分は、それが形成されるところの半導体本体の最上
面に隣接した横方向の流れのみとなる。電流の流れに利
用できる分量が制限されているため、そのオン抵抗は、
もし本体の分量を越えるものが装置がオンになる時にそ
の装置を通過する電流の流れに対して使用され得る場合
に生じるオン抵抗よりも大きくなる傾向がある。
本発明によれば、これらの問題はトランジスタのドレイ
ン間に接続されたサイリスタ、並びに一対の併合された
DMOSトランジスタを含むスイツチであつて、第３端子が
第１トランジスタのゲート電極のみに接続され、そして
別の第４端子が第２トランジスタのゲート電極に接続さ
れ、そして制御信号のソースに接続された共通端子を有
する一対の反対極性を持つたダイオードが、それぞれ第
３及び第４端子に接続された他の２つの端子を有するこ
とを特徴とするスイツチにおいて解決される。
ン間に接続されたサイリスタ、並びに一対の併合された
DMOSトランジスタを含むスイツチであつて、第３端子が
第１トランジスタのゲート電極のみに接続され、そして
別の第４端子が第２トランジスタのゲート電極に接続さ
れ、そして制御信号のソースに接続された共通端子を有
する一対の反対極性を持つたダイオードが、それぞれ第
３及び第４端子に接続された他の２つの端子を有するこ
とを特徴とするスイツチにおいて解決される。
図面において、 第１図乃至第６図は、本発明に係わる補助回路及び固体
リレーを用いたスイツチのさまざまな形態を示し、ここ
ではリレーは同等な独立した回路素子の形態で示されて
おり、そして 第2,3,4及び５図は、本発明による固体リレーの例証と
なる実施例の併合した形態における半導体構造の断面図
を示す。ただし、図は一定の比率で描かれていない。
リレーを用いたスイツチのさまざまな形態を示し、ここ
ではリレーは同等な独立した回路素子の形態で示されて
おり、そして 第2,3,4及び５図は、本発明による固体リレーの例証と
なる実施例の併合した形態における半導体構造の断面図
を示す。ただし、図は一定の比率で描かれていない。
我々の発明によるスイツチは、新規な補助回路部分と共
働する新規な固体リレー部分を利用する。
働する新規な固体リレー部分を利用する。
特に、幾つかの実施例において、我々の固体リレー部分
は同様に、２重にゲート化された５層のトライアツク
（我々はこのトライアツクを並列に対になつた反対の極
性を有する４層のサイリスタのその等価構成として扱う
ことを好む）と併合された、一対のDMOSトランジスタを
備えると共に、我々のリレーを好ましく応用する際に
は、本体の共通ドレインバルク部分の全分量に本質的に
接続を行なう１個の端子と、各トランジスタのソース／
シールド層及びゲートに対する個々の端子であつて、電
気的に独立しているものとを含む５個の端子が備えられ
ると共に、前記補助回路部分は通常５個の端子をすべて
使用する。端子をこのように変更することにより、主電
極間に印加された全電圧がゲート電極の下の絶縁誘導体
に現われるのを防止できる。
は同様に、２重にゲート化された５層のトライアツク
（我々はこのトライアツクを並列に対になつた反対の極
性を有する４層のサイリスタのその等価構成として扱う
ことを好む）と併合された、一対のDMOSトランジスタを
備えると共に、我々のリレーを好ましく応用する際に
は、本体の共通ドレインバルク部分の全分量に本質的に
接続を行なう１個の端子と、各トランジスタのソース／
シールド層及びゲートに対する個々の端子であつて、電
気的に独立しているものとを含む５個の端子が備えられ
ると共に、前記補助回路部分は通常５個の端子をすべて
使用する。端子をこのように変更することにより、主電
極間に印加された全電圧がゲート電極の下の絶縁誘導体
に現われるのを防止できる。
更に、本体の反対表面上に横方向に伸びている高伝導性
の層を含めると共に、この層に接続することによつて、
本体の共通ドレインバルクに低抵抗の接続が提供され、
そしてオン状態で本体を介する伝導はかなり増大し、オ
ン抵抗は都合良く低下する。我々の実施例においては、
機能が違うので、共通ドレイン接続が行なわれる高伝導
層はPlummerの特許の中の幾つかの実施例に対して提案
されたように、シールド層の間の中間の表面領域には好
都合なことに含まれず、むしろ最上面の能動部分から分
離した本体の端部にある。
の層を含めると共に、この層に接続することによつて、
本体の共通ドレインバルクに低抵抗の接続が提供され、
そしてオン状態で本体を介する伝導はかなり増大し、オ
ン抵抗は都合良く低下する。我々の実施例においては、
機能が違うので、共通ドレイン接続が行なわれる高伝導
層はPlummerの特許の中の幾つかの実施例に対して提案
されたように、シールド層の間の中間の表面領域には好
都合なことに含まれず、むしろ最上面の能動部分から分
離した本体の端部にある。
追加された垂直伝導を増大させることによつて、基本的
な従来技術の装置においてさまざまな変形が可能とな
る。特にリレーの電流処理容器を増加させるために、ト
ランジスタの並列化が実施される。
な従来技術の装置においてさまざまな変形が可能とな
る。特にリレーの電流処理容器を増加させるために、ト
ランジスタの並列化が実施される。
主端子間に印加された電圧がトランジスタのゲートに決
して伝送されないようにするために、リレーの補足にお
けるこれらの変化は、変化を補助回路に割り当てる。そ
の組合せにより、固体リレーのより高感度な素子に関す
るこれらの高電圧の要件を課すことなく、スイツチが高
電圧に耐えることが可能となる。
して伝送されないようにするために、リレーの補足にお
けるこれらの変化は、変化を補助回路に割り当てる。そ
の組合せにより、固体リレーのより高感度な素子に関す
るこれらの高電圧の要件を課すことなく、スイツチが高
電圧に耐えることが可能となる。
これらにより、スイツチは光学パルスまたは電気パルス
の制御の下で、高電圧、例えば数百ボルトを切換えるこ
とが可能となる。
の制御の下で、高電圧、例えば数百ボルトを切換えるこ
とが可能となる。
更に、幾つかの例においては、単一極性の過剰な電位の
みがスイツチに達するように期待できるため、両方向性
の保護を設ける必要はない。単一のトライアツクという
よりむしろ一対の反対極性を有するサイリスタとしてリ
レーの保護部分を見ることによつて、より良いスイツチ
にするために過電圧及び電流サージの保護に対するこの
軽減された要求の利点を生かすことが容易となる。
みがスイツチに達するように期待できるため、両方向性
の保護を設ける必要はない。単一のトライアツクという
よりむしろ一対の反対極性を有するサイリスタとしてリ
レーの保護部分を見ることによつて、より良いスイツチ
にするために過電圧及び電流サージの保護に対するこの
軽減された要求の利点を生かすことが容易となる。
例証となる一実施例においては、固体リレー部分は、一
対のPNPNサイリスタと併合されるDMOS型の一対のMOSト
ランジスタを最上面に含む多結晶ケイ素チツプ内におけ
る、絶縁隔離された比較的大形の単結晶ケイ素タブを備
える。このタブの反対表面には、低抵抗率材の層または
表皮であつて、そのバルクは高抵抗率材であるところの
ものが設けられる。タブのバルクは２個のトランジスタ
に対する共通ドレインとして、並びに２個のサイリスタ
の各々のゲートとして働く。リレーの２個の主電流処理
端子は、２個のトランジスタのソース及びシールド層に
共通な接続から成る。２個のトランジスタのゲート電極
は電気的に分離されており、しかも別々の端子接続が個
々のゲート電極に対して設けられる。２個のトランジス
タ間の能動表面部分から離れた最上面の端部領域におけ
るバルクに対する低抵抗率接続によつて、第５端子が設
けられる。
対のPNPNサイリスタと併合されるDMOS型の一対のMOSト
ランジスタを最上面に含む多結晶ケイ素チツプ内におけ
る、絶縁隔離された比較的大形の単結晶ケイ素タブを備
える。このタブの反対表面には、低抵抗率材の層または
表皮であつて、そのバルクは高抵抗率材であるところの
ものが設けられる。タブのバルクは２個のトランジスタ
に対する共通ドレインとして、並びに２個のサイリスタ
の各々のゲートとして働く。リレーの２個の主電流処理
端子は、２個のトランジスタのソース及びシールド層に
共通な接続から成る。２個のトランジスタのゲート電極
は電気的に分離されており、しかも別々の端子接続が個
々のゲート電極に対して設けられる。２個のトランジス
タ間の能動表面部分から離れた最上面の端部領域におけ
るバルクに対する低抵抗率接続によつて、第５端子が設
けられる。
このスイツチは更に、リレーのオフ‐オン状態を適切に
切換えるために使用された制御信号が供給されるところ
の制御部分と、切換えられるべき電圧をリレー部分に印
加している付勢部分とを備えた補助回路を含む。この付
勢回路は、各ゲート電極とその付随ソースとの間の電位
差が主端子間の電位差のほんのわずかにすぎないように
しているものである。好ましくは、この補助回路は前述
のタブ構造を有する共通チツプに大きく集積される。幾
つかの例では、この補助回路は制御電圧源、好ましくは
各トランジスタのソース・ゲート間に印加される光電圧
を生成するための別々のLEDによつて照明される光ダイ
オードの配列を含む。更に、制御電圧を別々のゲート電
極に適切に分配すると共に、リレーの各種端子に適切な
電圧を確保するための阻止ダイオード及び抵抗が含まれ
る。
切換えるために使用された制御信号が供給されるところ
の制御部分と、切換えられるべき電圧をリレー部分に印
加している付勢部分とを備えた補助回路を含む。この付
勢回路は、各ゲート電極とその付随ソースとの間の電位
差が主端子間の電位差のほんのわずかにすぎないように
しているものである。好ましくは、この補助回路は前述
のタブ構造を有する共通チツプに大きく集積される。幾
つかの例では、この補助回路は制御電圧源、好ましくは
各トランジスタのソース・ゲート間に印加される光電圧
を生成するための別々のLEDによつて照明される光ダイ
オードの配列を含む。更に、制御電圧を別々のゲート電
極に適切に分配すると共に、リレーの各種端子に適切な
電圧を確保するための阻止ダイオード及び抵抗が含まれ
る。
第１図の概略回路に示したスイツチ10を参照すると、こ
のスイツチは主電流処理すなわち外部端子11及び12を含
み、その間の抵抗は高い値、一般的に少なくともメグオ
ームから低い値、一般的に100オーム未満まで、制御信
号に応じて変化する。
のスイツチは主電流処理すなわち外部端子11及び12を含
み、その間の抵抗は高い値、一般的に少なくともメグオ
ームから低い値、一般的に100オーム未満まで、制御信
号に応じて変化する。
好ましくはDMOS N型のエンハンスメント型トランジスタ
13及び14が、端子11及び12の間に直列のチヤネルを有す
るように接続される。トランジスタ13の「ソース」は端
子11に接続され、トランジスタ14の「ソース」は端子12
に接続され、そしてそれらの「ドレイン」は共に結合さ
れてノード15を形成している。「ドレイン」の用語は、
ここで使用され、しかもDMOSトランジスタ技術において
一般的になつているように、シールド層内に収められる
と共にそのシールド層と共通電極を共有している局部領
域（「ソース」）と対照するように、トランジスタのバ
ルクを形成する領域を説明するために使用されているこ
とに注目すべきである。実際の動作においては、印加電
圧の極性に従つて、このバルク領域はチヤネルを通過し
て流れる大部分のキヤリヤを供給する機能ソース、ある
いはそのような大部分のキヤリヤを集める機能ドレイン
のいずれかとして働く。端子11及び12の間に逆並列関係
にPNPNサイリスタ16及び17が接続され、その各々はノー
ド15に接続されたそのアノード・ゲートを有する。上記
２個のサイリスタの組み合わせは、前に述べた特許にお
いてなされているように、単一のNPNPN2種‐ゲートトラ
イアツクで表わすこともできよう。
13及び14が、端子11及び12の間に直列のチヤネルを有す
るように接続される。トランジスタ13の「ソース」は端
子11に接続され、トランジスタ14の「ソース」は端子12
に接続され、そしてそれらの「ドレイン」は共に結合さ
れてノード15を形成している。「ドレイン」の用語は、
ここで使用され、しかもDMOSトランジスタ技術において
一般的になつているように、シールド層内に収められる
と共にそのシールド層と共通電極を共有している局部領
域（「ソース」）と対照するように、トランジスタのバ
ルクを形成する領域を説明するために使用されているこ
とに注目すべきである。実際の動作においては、印加電
圧の極性に従つて、このバルク領域はチヤネルを通過し
て流れる大部分のキヤリヤを供給する機能ソース、ある
いはそのような大部分のキヤリヤを集める機能ドレイン
のいずれかとして働く。端子11及び12の間に逆並列関係
にPNPNサイリスタ16及び17が接続され、その各々はノー
ド15に接続されたそのアノード・ゲートを有する。上記
２個のサイリスタの組み合わせは、前に述べた特許にお
いてなされているように、単一のNPNPN2種‐ゲートトラ
イアツクで表わすこともできよう。
通常はフオトダイオードの配列である、感光素子18がノ
ード15とノード19との間に接続される。ノード19及び端
子11との間に直列に阻止ダイオード20及び抵抗21が接続
される。同様な阻止ダイオード22及び抵抗23がノード19
と端子12との間に直列に接続される。抵抗21及び23は、
一般的に大きな抵抗値を必要とすると共に、低飽和電流
を有するピンチ抵抗であることが望ましい。トランジス
タ13及び14のゲートはダイオード20と抵抗21との間のノ
ード、並びにダイオード22と抵抗23との間のノードにそ
れぞれ接続される。
ード15とノード19との間に接続される。ノード19及び端
子11との間に直列に阻止ダイオード20及び抵抗21が接続
される。同様な阻止ダイオード22及び抵抗23がノード19
と端子12との間に直列に接続される。抵抗21及び23は、
一般的に大きな抵抗値を必要とすると共に、低飽和電流
を有するピンチ抵抗であることが望ましい。トランジス
タ13及び14のゲートはダイオード20と抵抗21との間のノ
ード、並びにダイオード22と抵抗23との間のノードにそ
れぞれ接続される。
一般的に併合された素子においては、サイリスタのゲー
トとDMOSトランジスタのドレインとの間に抵抗があり、
これは抵抗26及び27によつて示してある。このような寄
生抵抗の大きさは、サイリスタが導通すなわちオン状態
にラツチするところの電流に影響を及ぼす。
トとDMOSトランジスタのドレインとの間に抵抗があり、
これは抵抗26及び27によつて示してある。このような寄
生抵抗の大きさは、サイリスタが導通すなわちオン状態
にラツチするところの電流に影響を及ぼす。
動作時には、外部端子11と12との間に電圧が印加される
が、感光素子18に入射光線が照射されない場合には、端
子11と12との間の各経路が阻止ダイオード20,22、オフ
トランジスタ13,14あるいはオフサイリスタ16,17のいず
れかの形態において、高い抵抗を含むので、わずかな電
流しか流れない。各トランジスタのゲート・ソース電圧
はトランジスタ内に伝導チヤネルを形成するためのしき
い値より低いため、各トランジスタはオフになつてい
る。このゲート・ソース電圧は、抵抗21及び23がそれぞ
れ端子11及び12のゲート電位に非常に近いゲート電位を
保持するので、しきい値より低くなる。各サイリスタ
は、ノード15を流れる大きな電流がないのでそれらのゲ
ートには本質的に電流が流れず、そのためオフとなる。
更に、ダイオード20及び22が逆極性であるので、それら
両者の内の一方は端子11と12との間の電圧のいずれかの
極性に対して逆極性となるか、あるいは高抵抗状態とな
る。
が、感光素子18に入射光線が照射されない場合には、端
子11と12との間の各経路が阻止ダイオード20,22、オフ
トランジスタ13,14あるいはオフサイリスタ16,17のいず
れかの形態において、高い抵抗を含むので、わずかな電
流しか流れない。各トランジスタのゲート・ソース電圧
はトランジスタ内に伝導チヤネルを形成するためのしき
い値より低いため、各トランジスタはオフになつてい
る。このゲート・ソース電圧は、抵抗21及び23がそれぞ
れ端子11及び12のゲート電位に非常に近いゲート電位を
保持するので、しきい値より低くなる。各サイリスタ
は、ノード15を流れる大きな電流がないのでそれらのゲ
ートには本質的に電流が流れず、そのためオフとなる。
更に、ダイオード20及び22が逆極性であるので、それら
両者の内の一方は端子11と12との間の電圧のいずれかの
極性に対して逆極性となるか、あるいは高抵抗状態とな
る。
感光素子18は適当な光源25、通常は発光ダイオードに光
学結合されており、切換信号がそこに供給される。この
感光素子18に十分な光線が入射されると、それはゲート
容量を充電するための電流を発生する光電池、並びに各
トランジスタに対するゲート・ソースバイアス電圧の供
給源として機能する。この目的のために、生成された光
起電電圧に関する各ダイオード20及び22の極性は、流れ
る光起電電流を容易に通過させるものとなると共に、こ
れらはトランジスタを導通させる反転層を形成するため
に、各トランジスタのゲート・ソース容量を適当に充電
させる。図示した実施例においては、光ダイオードアレ
イ18は、トランジスタ13及び14を導通させるために一般
に10ボルト程度の電圧を発生するように設計される。低
抵抗にそれぞれ導通されたトランジスタ13及び14を用い
ることにより、端子11及び12間に保持された電圧によつ
てそれらの間に電流が流れ、その電流レベルは印加電圧
の極性に無関係に、上記保持された電圧のレベルと本質
的に線形な関係となる。
学結合されており、切換信号がそこに供給される。この
感光素子18に十分な光線が入射されると、それはゲート
容量を充電するための電流を発生する光電池、並びに各
トランジスタに対するゲート・ソースバイアス電圧の供
給源として機能する。この目的のために、生成された光
起電電圧に関する各ダイオード20及び22の極性は、流れ
る光起電電流を容易に通過させるものとなると共に、こ
れらはトランジスタを導通させる反転層を形成するため
に、各トランジスタのゲート・ソース容量を適当に充電
させる。図示した実施例においては、光ダイオードアレ
イ18は、トランジスタ13及び14を導通させるために一般
に10ボルト程度の電圧を発生するように設計される。低
抵抗にそれぞれ導通されたトランジスタ13及び14を用い
ることにより、端子11及び12間に保持された電圧によつ
てそれらの間に電流が流れ、その電流レベルは印加電圧
の極性に無関係に、上記保持された電圧のレベルと本質
的に線形な関係となる。
感光素子を照明している光を消すことによつて再びオフ
状態にすることができ、これによりそれを開回路にす
る。この状態でトランジスタのゲートコンデンサに貯え
られた電荷が抵抗21,23を介して端子11,12へ放電され、
ゲート電位は端子電位に近づくと共に、トランジスタは
反転層が消滅する際に導通しなくなる。
状態にすることができ、これによりそれを開回路にす
る。この状態でトランジスタのゲートコンデンサに貯え
られた電荷が抵抗21,23を介して端子11,12へ放電され、
ゲート電位は端子電位に近づくと共に、トランジスタは
反転層が消滅する際に導通しなくなる。
サイリスタ16及び17は、正常な電流が流れている限り、
ノード15の電圧がそれらの内の一方をオン状態へトリガ
ーするには不十分であり、その結果これらが休止状態と
なるように設計される。しかし、これらのサイリスタは
ノード15を通過した電流の流れが設計限界値を越えて上
昇する場合に導通されるように更に設計されている。こ
のような異常な流れによつて、ノード15の電圧は、端子
11,12間の電圧の極性に応じたサイリスタ16,17の内の適
当な一方のサイリスタのゲートの残留電圧が、それを導
通させるのに十分な位になるように十分高く上昇する。
このオン状態において、それはトランジスタからの電流
を分岐させると共に、そこを通る過剰な電流の流れによ
る損傷の可能性を最小限にするよう働く。サイリスタ1
6,17は更に、ノード15を通過した異常電流が消滅して正
常レベルに戻ると、オン状態のサイリスタの陽極で得ら
れる電流がそれをこの状態に維持するのに不十分とな
り、それがオフ状態になるよう設計される。
ノード15の電圧がそれらの内の一方をオン状態へトリガ
ーするには不十分であり、その結果これらが休止状態と
なるように設計される。しかし、これらのサイリスタは
ノード15を通過した電流の流れが設計限界値を越えて上
昇する場合に導通されるように更に設計されている。こ
のような異常な流れによつて、ノード15の電圧は、端子
11,12間の電圧の極性に応じたサイリスタ16,17の内の適
当な一方のサイリスタのゲートの残留電圧が、それを導
通させるのに十分な位になるように十分高く上昇する。
このオン状態において、それはトランジスタからの電流
を分岐させると共に、そこを通る過剰な電流の流れによ
る損傷の可能性を最小限にするよう働く。サイリスタ1
6,17は更に、ノード15を通過した異常電流が消滅して正
常レベルに戻ると、オン状態のサイリスタの陽極で得ら
れる電流がそれをこの状態に維持するのに不十分とな
り、それがオフ状態になるよう設計される。
ここに述べた回路は、２個のトランジスタと２個のサイ
リスタとを備えた破線24で囲まれた素子が、これらのさ
まざまな素子を併合する単一の構成要素により提供され
得る利点を有する。この構成要素を「固体リレー」とし
て、そしてスイツチのこの部分を固体リレー部分として
説明するのが便利であろう。スイツチの残りの部分は補
助回路部分と見なされ、それは光ダイオードアレイ18を
主として含む制御部分と、ダイオード20,22及び抵抗21,
23を含む付勢部分と、並びに固体リレイ部分の５個の電
極に接続を行なうための５個のリード線を備える付随し
た導体とを含む。
リスタとを備えた破線24で囲まれた素子が、これらのさ
まざまな素子を併合する単一の構成要素により提供され
得る利点を有する。この構成要素を「固体リレー」とし
て、そしてスイツチのこの部分を固体リレー部分として
説明するのが便利であろう。スイツチの残りの部分は補
助回路部分と見なされ、それは光ダイオードアレイ18を
主として含む制御部分と、ダイオード20,22及び抵抗21,
23を含む付勢部分と、並びに固体リレイ部分の５個の電
極に接続を行なうための５個のリード線を備える付随し
た導体とを含む。
固体リレー部分は、２個のトランジスタのドレインの２
個のサイリスタのゲートとの共通接続があるので、併合
体が単一構造になるのに特に適合している。これによ
り、半導体の均一導電型の単一部分すなわち領域が、併
合された構造におけるこれらの役動の各々を果す。併合
された固体リレーの例証となる実施例を第２図に示す。
個のサイリスタのゲートとの共通接続があるので、併合
体が単一構造になるのに特に適合している。これによ
り、半導体の均一導電型の単一部分すなわち領域が、併
合された構造におけるこれらの役動の各々を果す。併合
された固体リレーの例証となる実施例を第２図に示す。
第２図はチツプ30内の単結晶ケイ素タブ内に形成された
固体リレー部分24を示し、その主要部分31は多結晶ケイ
素であり、またそれは当業者において公知の方法で各々
が互いに絶縁隔離されたそのような複数のタブを通常収
容する。特に、この図は１つのケイ素タブのみを示して
おり、そのバルク32は一般に１立方センチメートル当り
1015未満のドーピングを有する比較的高い抵抗率のＮ形
（Ｎ−として示される）であり、しかもそれは酸化ケイ
素の層33によつて多結晶バルク31から絶縁隔離されてい
る。比較的低い抵抗率のＮ形表皮層34（Ｎ＋として示さ
れる）が、酸化層33との界面において、タブの底面に含
まれる。破線で示したように、層34を延設してタブの側
壁を含むように構成することが、一般に好ましい。領域
32と34における平均的なドーピング濃度は、少なくとも
10分の１、より好ましくはそれ以上の割合で異なる。
固体リレー部分24を示し、その主要部分31は多結晶ケイ
素であり、またそれは当業者において公知の方法で各々
が互いに絶縁隔離されたそのような複数のタブを通常収
容する。特に、この図は１つのケイ素タブのみを示して
おり、そのバルク32は一般に１立方センチメートル当り
1015未満のドーピングを有する比較的高い抵抗率のＮ形
（Ｎ−として示される）であり、しかもそれは酸化ケイ
素の層33によつて多結晶バルク31から絶縁隔離されてい
る。比較的低い抵抗率のＮ形表皮層34（Ｎ＋として示さ
れる）が、酸化層33との界面において、タブの底面に含
まれる。破線で示したように、層34を延設してタブの側
壁を含むように構成することが、一般に好ましい。領域
32と34における平均的なドーピング濃度は、少なくとも
10分の１、より好ましくはそれ以上の割合で異なる。
タブはその表面において、左右のエンハンスメントモー
ドのＮ形垂直DMOSトランジスタを含む。左側のトランジ
スタは、共通Ｐ形シールド領域36であつてその外側の軽
くドープ（埋込）された表面部分36Aがチヤネルとして
働くものによつて包囲された、環状のＮ形ソース35を備
える。前記表面部分36Aは環状の酸化物絶縁ゲート電極3
7の下に配設され、このゲート電極は適当にバイアスを
かけると、MOSトランジスタの動作において特徴的な方
法でチヤネルを形成するために、表面部分を反転するよ
うに作用する。Ｎ形バルク32は、表皮層34と共にトラン
ジスタのドレインとして機能する。この目的のために、
電極38は一方の縁においてバルクとオーミツク接続され
る。この構造においては、電極38は小電流、本質的には
光ダイオードアレイが発生した光電流のみを伝導する必
要があるので、層34への接続において抵抗を有しても良
く、その主要な役割はトランジスタ間の内部に流れる電
流に対する低抵抗経路を提供することにある。電極39は
ソース電極として作用すると共に、この目的のためにソ
ース35と低抵抗の接続を行なう。それはまた、シールド
領域36のより深く埋込まれた（Ｐ＋）受動中央部分36B
に対し、低抵抗の接続を行なう。好ましくは、前記中央
部分は環状の縁部よりはより深くバルク32内に延びてい
る。シールド層のバルクは従来のMOSトランジスタ内の
基板部分と同じ機能を果たすので、それはMOSトランジ
スタにバイアスをかける通常のやり方に従い、ソースと
同一電位に維持される。電極39によつて接続されたシー
ルド層の中央領域36B内へのドーピングを増加させて、
領域36Aと35との間で分路抵抗を低く保つことが望まし
い。電極39は好ましくはゲート電極37の下に配設されて
電界極板として作用するが、確実に絶縁するためにそれ
から十分離れて設けられる。
ドのＮ形垂直DMOSトランジスタを含む。左側のトランジ
スタは、共通Ｐ形シールド領域36であつてその外側の軽
くドープ（埋込）された表面部分36Aがチヤネルとして
働くものによつて包囲された、環状のＮ形ソース35を備
える。前記表面部分36Aは環状の酸化物絶縁ゲート電極3
7の下に配設され、このゲート電極は適当にバイアスを
かけると、MOSトランジスタの動作において特徴的な方
法でチヤネルを形成するために、表面部分を反転するよ
うに作用する。Ｎ形バルク32は、表皮層34と共にトラン
ジスタのドレインとして機能する。この目的のために、
電極38は一方の縁においてバルクとオーミツク接続され
る。この構造においては、電極38は小電流、本質的には
光ダイオードアレイが発生した光電流のみを伝導する必
要があるので、層34への接続において抵抗を有しても良
く、その主要な役割はトランジスタ間の内部に流れる電
流に対する低抵抗経路を提供することにある。電極39は
ソース電極として作用すると共に、この目的のためにソ
ース35と低抵抗の接続を行なう。それはまた、シールド
領域36のより深く埋込まれた（Ｐ＋）受動中央部分36B
に対し、低抵抗の接続を行なう。好ましくは、前記中央
部分は環状の縁部よりはより深くバルク32内に延びてい
る。シールド層のバルクは従来のMOSトランジスタ内の
基板部分と同じ機能を果たすので、それはMOSトランジ
スタにバイアスをかける通常のやり方に従い、ソースと
同一電位に維持される。電極39によつて接続されたシー
ルド層の中央領域36B内へのドーピングを増加させて、
領域36Aと35との間で分路抵抗を低く保つことが望まし
い。電極39は好ましくはゲート電極37の下に配設されて
電界極板として作用するが、確実に絶縁するためにそれ
から十分離れて設けられる。
同一表面上で離れて配設された右側のトランジスタは、
Ｐ形シールド領域41内に含まれる環状Ｎ形ソース40を備
えており、その外側に軽くドープされた表面部分41Aは3
6Aと同様に、トランジスタのチヤネルとして機能する。
この部分の上には環状の酸化物絶縁ゲート電極42が設け
られる。Ｎ形バルク32及び表皮層34はまた、このトラン
ジスタのドレインとして機能すると共に、他のトランジ
スタと共にドレイン電極38を共有する。電極43は、ソー
ス40並びにシールド領域41の受動的なより深くドープさ
れた中央領域41Bの両方に低抵抗の接続を行なうと共
に、電極39の様式でゲート電極42の上におおい掛かる。
Ｐ形シールド領域41内に含まれる環状Ｎ形ソース40を備
えており、その外側に軽くドープされた表面部分41Aは3
6Aと同様に、トランジスタのチヤネルとして機能する。
この部分の上には環状の酸化物絶縁ゲート電極42が設け
られる。Ｎ形バルク32及び表皮層34はまた、このトラン
ジスタのドレインとして機能すると共に、他のトランジ
スタと共にドレイン電極38を共有する。電極43は、ソー
ス40並びにシールド領域41の受動的なより深くドープさ
れた中央領域41Bの両方に低抵抗の接続を行なうと共
に、電極39の様式でゲート電極42の上におおい掛かる。
ある例においては、ソース35及びソース40の各々を区域
に分割することが望ましく、またゲート電極37及び42も
同様であり、これにより各トランジスタを共通ドレイン
を共有して並列に接続され得る２個以上のトランジスタ
に有効に分割できることが分かるであろう。これについ
ては更に以下で説明する。
に分割することが望ましく、またゲート電極37及び42も
同様であり、これにより各トランジスタを共通ドレイン
を共有して並列に接続され得る２個以上のトランジスタ
に有効に分割できることが分かるであろう。これについ
ては更に以下で説明する。
動作時には、電極39がより正電圧であると仮定すると、
スイツチが入りオン状態になると、バルクの最上面を通
過するだけでなく、重要なことには左のトランジスタか
ら垂直下方へバルクを経由して深く埋込まれた表皮へ、
また横方向に表皮を経由し、次に上方へバルクを経て右
のトランジスタへと２個の電極39及び43の間に主電流が
流れる。
スイツチが入りオン状態になると、バルクの最上面を通
過するだけでなく、重要なことには左のトランジスタか
ら垂直下方へバルクを経由して深く埋込まれた表皮へ、
また横方向に表皮を経由し、次に上方へバルクを経て右
のトランジスタへと２個の電極39及び43の間に主電流が
流れる。
この極性に対して、領域35は機能ソースとして、またバ
ルクは左側トランジスタの機能ドレインとして作用する
一方、バルクは機能ソースとして、また領域40は右側ト
ランジスタの機能ドレインとして作用する。これらの役
割は反対極性に対して逆になる。
ルクは左側トランジスタの機能ドレインとして作用する
一方、バルクは機能ソースとして、また領域40は右側ト
ランジスタの機能ドレインとして作用する。これらの役
割は反対極性に対して逆になる。
タブ内のさまざまな区域の位置は、電極39及び43の間の
一対の反対極性を有するサイリスタを構成するようにな
つている。特に、区域35の最右端部分は、区域36の最右
端部分、バルク32、及び区域41の最左端部分と共にNPNP
サイリスタを形成し、そのＮ形バルク32はゲートとし
て、また電極38は電極として機能する。更に、区域40の
最左端部分と、区域41の最左端部分と、バルク32と、並
びに区域36の最右端部分とは、反対極性を有する第2NPN
Pサイリスタを形成し、そのＮ形バルク32はゲートとし
て、そして電極38はゲート電極として機能する。その代
わりに、区域35と、区域36と、バルク32と、区域41と、
並びに区域40とは、電極39及び43の間の単一の５層トラ
イアツクを形成するものとして描かれており、そのバル
ク32及び表皮層34はゲートになつている。第１図に示し
た抵抗26及び27の値は、バルク32及び表皮層34の特性及
び寸法によつて決定されると共に、サイリスタに対する
所望のラツチ電圧を実現しやすいように選定される。
一対の反対極性を有するサイリスタを構成するようにな
つている。特に、区域35の最右端部分は、区域36の最右
端部分、バルク32、及び区域41の最左端部分と共にNPNP
サイリスタを形成し、そのＮ形バルク32はゲートとし
て、また電極38は電極として機能する。更に、区域40の
最左端部分と、区域41の最左端部分と、バルク32と、並
びに区域36の最右端部分とは、反対極性を有する第2NPN
Pサイリスタを形成し、そのＮ形バルク32はゲートとし
て、そして電極38はゲート電極として機能する。その代
わりに、区域35と、区域36と、バルク32と、区域41と、
並びに区域40とは、電極39及び43の間の単一の５層トラ
イアツクを形成するものとして描かれており、そのバル
ク32及び表皮層34はゲートになつている。第１図に示し
た抵抗26及び27の値は、バルク32及び表皮層34の特性及
び寸法によつて決定されると共に、サイリスタに対する
所望のラツチ電圧を実現しやすいように選定される。
第１図及び第２図を比較すると、第１図の端子11及び12
がそれぞれ電極39及び43に接続された端子44及び45に対
応しているのが分かる。同様に、第１図のノード15への
接続は、第２図の電極38への接続である端子46に対応し
ている。第１図のトランジスタ13及び14へのゲート接続
は、それぞれ第２図のゲート電極37及び42への接続であ
る端子47及び48に対応している。
がそれぞれ電極39及び43に接続された端子44及び45に対
応しているのが分かる。同様に、第１図のノード15への
接続は、第２図の電極38への接続である端子46に対応し
ている。第１図のトランジスタ13及び14へのゲート接続
は、それぞれ第２図のゲート電極37及び42への接続であ
る端子47及び48に対応している。
固体リレーが本質的に５個の端子を含むことが分かるで
あろう。これらの端子の内の２つの端子44,45は間に負
荷電流が流れる主端子であり、かつその間に高電圧が生
じ、それに対してリレーはオフ状態で耐える必要があ
る。他の端子は制御電流のみを処理するが、主端子間に
現われる高電圧に遭遇する。しかし、ゲート電極の各々
は、ゲート誘電体に損傷を与える重要な要素であるゲー
ト・ソース／シールド電圧との差が、端子11及び12の間
に高電圧の差があるにもかかわらず比較的小さく保持さ
れるように、そのソース／シールド電極の電圧に比較的
近い電圧に維持される。従つて、２個のトランジスタの
ゲート誘電体がゲート及びソース／シールド間の高電圧
差に耐えるように設計される必要はないので、当然それ
らの設計上の要件は軽減される。特に、上記誘電体はよ
り薄くすることができ、その結果ゲートしきい値電圧は
低くなる。
あろう。これらの端子の内の２つの端子44,45は間に負
荷電流が流れる主端子であり、かつその間に高電圧が生
じ、それに対してリレーはオフ状態で耐える必要があ
る。他の端子は制御電流のみを処理するが、主端子間に
現われる高電圧に遭遇する。しかし、ゲート電極の各々
は、ゲート誘電体に損傷を与える重要な要素であるゲー
ト・ソース／シールド電圧との差が、端子11及び12の間
に高電圧の差があるにもかかわらず比較的小さく保持さ
れるように、そのソース／シールド電極の電圧に比較的
近い電圧に維持される。従つて、２個のトランジスタの
ゲート誘電体がゲート及びソース／シールド間の高電圧
差に耐えるように設計される必要はないので、当然それ
らの設計上の要件は軽減される。特に、上記誘電体はよ
り薄くすることができ、その結果ゲートしきい値電圧は
低くなる。
好ましくは、難解な問題を最小にするために、サイリス
タの各々はそれがオン状態にされた後に、それをそのよ
うな状態に維持するための保持電流であつて、正常動作
中にそれに対して利用される電流より大きな保持電流を
必要とするように公知の方法で設計される。従つて、異
常電流サージが終了して正常な電流が流れた後で、サイ
リスタはオフ状態に戻る。
タの各々はそれがオン状態にされた後に、それをそのよ
うな状態に維持するための保持電流であつて、正常動作
中にそれに対して利用される電流より大きな保持電流を
必要とするように公知の方法で設計される。従つて、異
常電流サージが終了して正常な電流が流れた後で、サイ
リスタはオフ状態に戻る。
その代わりある応用においては、スイツチの直列抵抗を
最小にするためにトランジスタが導通する限り、適当な
サイリスタをオン状態に継続して保持することが望まし
い。この場合、導通電流及び保持電流の要件は適当に変
更でき、トランジスタをオフにしてスイツチを開成しよ
うとする場合には、サイリスタが確実にオフとなるよう
に対策を講じる必要がある。
最小にするためにトランジスタが導通する限り、適当な
サイリスタをオン状態に継続して保持することが望まし
い。この場合、導通電流及び保持電流の要件は適当に変
更でき、トランジスタをオフにしてスイツチを開成しよ
うとする場合には、サイリスタが確実にオフとなるよう
に対策を講じる必要がある。
各サイリスタの正常な線形伝導モードにおいては、Ｐ形
陽極とＮ形ゲートとの間の分路抵抗は好ましくは、深く
埋込まれたＮ形表皮層34、並びにゲート端子と陽極端子
との間のDMOSトランジスタの伝導チヤネルによつて、低
い値に維持される。同様に、Ｐ形シールド層をＮ形ソー
ス領域に短絡する分路抵抗は、ソース電極によつて接触
されているシールド層内に低抵抗率のＰ形中央部分を含
めることによつて小さくされる。
陽極とＮ形ゲートとの間の分路抵抗は好ましくは、深く
埋込まれたＮ形表皮層34、並びにゲート端子と陽極端子
との間のDMOSトランジスタの伝導チヤネルによつて、低
い値に維持される。同様に、Ｐ形シールド層をＮ形ソー
ス領域に短絡する分路抵抗は、ソース電極によつて接触
されているシールド層内に低抵抗率のＰ形中央部分を含
めることによつて小さくされる。
これらの分路抵抗があるため、寄生サイリスタの始動電
流は好ましくはむしろ高く設計でき、従つてサイリスタ
が任意の電流に分路し始める前の線形動作モードを広い
範囲に確保できる。
流は好ましくはむしろ高く設計でき、従つてサイリスタ
が任意の電流に分路し始める前の線形動作モードを広い
範囲に確保できる。
高い始動電流に近づこうとするこれらの特性はまた、望
み通りに高い保持電流へと向かい、これによりサイリス
タは電流サージが一旦通過して正常な電流が流れる時に
確実にオフにされる。同様に、これらの特性により、固
体リレーは従来のサイリスタをオフ状態からオン状態へ
切り換えるための公知の高電圧、高dv／dt過渡に対して
比較的低感度にされる。
み通りに高い保持電流へと向かい、これによりサイリス
タは電流サージが一旦通過して正常な電流が流れる時に
確実にオフにされる。同様に、これらの特性により、固
体リレーは従来のサイリスタをオフ状態からオン状態へ
切り換えるための公知の高電圧、高dv／dt過渡に対して
比較的低感度にされる。
設計上、リレーがオフ状態でうまく阻止できる最大電圧
が、バルクの抵抗率並びにシールド領域36及び41の間の
間隔によつて主に決定されることもまた望ましい。この
考えはまた、領域36及び41が低い抵抗率の領域34から十
分離れていることが必要である。
が、バルクの抵抗率並びにシールド領域36及び41の間の
間隔によつて主に決定されることもまた望ましい。この
考えはまた、領域36及び41が低い抵抗率の領域34から十
分離れていることが必要である。
オフ状態でリレーに印加された電圧がその最大阻止電圧
を越える場合には、それによつて生じる電子なだれの増
加によりサイリスタはトリガーされてその低抵抗オン状
態になり、これにより過剰な電力が消費されてその結果
デバイスが損傷を受けることが防止される。過電圧サー
ジがなくなると、サイリスタを流れる電流は保持電流以
下に低下すると共に、リレーはそのオフ状態に戻る。
を越える場合には、それによつて生じる電子なだれの増
加によりサイリスタはトリガーされてその低抵抗オン状
態になり、これにより過剰な電力が消費されてその結果
デバイスが損傷を受けることが防止される。過電圧サー
ジがなくなると、サイリスタを流れる電流は保持電流以
下に低下すると共に、リレーはそのオフ状態に戻る。
上述した種類の固体リレーの設計がうまく含めることが
できる幾つかの概念がある。特に、横方向の伝導を最大
にするためには、トランジスタの形状は大電流を運ぶた
めのチヤネル幅を有するべきである。同様に、垂直方向
の伝導を最大にするためには、深くドープされた表皮層
に加うるに、チツプを介しての垂直伝導と両立する広範
囲の線形動作を可能にするような方法でタブ表面をほと
んど完全に覆うものがなければならない。
できる幾つかの概念がある。特に、横方向の伝導を最大
にするためには、トランジスタの形状は大電流を運ぶた
めのチヤネル幅を有するべきである。同様に、垂直方向
の伝導を最大にするためには、深くドープされた表皮層
に加うるに、チツプを介しての垂直伝導と両立する広範
囲の線形動作を可能にするような方法でタブ表面をほと
んど完全に覆うものがなければならない。
第２図に示した固体リレーにおいて、左側トランジスタ
の最右端部分並びに右側トランジスタの最左端部分のみ
が、サイリスタのトリガー動作を行なうことに注目すべ
きである。これは、トランジスタの各々を動作に影響を
及ぼさないで２個の並列部分に分割でき、その左側トラ
ンジスタの左側部分並びに右側トランジスタの右側部分
が、トランジスタモードにおいて最大垂直電流を与える
ように本来設計されることを示唆している。この分割
は、領域35及び40、並びにゲート電流が環状でなく、上
述したように分離した区域とすることによつて、第２図
の実施例において容易に行なうことができる。この種の
実施例について以下に説明する。
の最右端部分並びに右側トランジスタの最左端部分のみ
が、サイリスタのトリガー動作を行なうことに注目すべ
きである。これは、トランジスタの各々を動作に影響を
及ぼさないで２個の並列部分に分割でき、その左側トラ
ンジスタの左側部分並びに右側トランジスタの右側部分
が、トランジスタモードにおいて最大垂直電流を与える
ように本来設計されることを示唆している。この分割
は、領域35及び40、並びにゲート電流が環状でなく、上
述したように分離した区域とすることによつて、第２図
の実施例において容易に行なうことができる。この種の
実施例について以下に説明する。
スイツチにおいては、制御回路と固体リレーを１個の共
通チツプに一体化することが一般的に好ましい。
通チツプに一体化することが一般的に好ましい。
第１図に示した種類のスイツチにおいては、阻止ダイオ
ードの各々並びに光ダイオードアレイに対して、別々に
絶縁隔離されたタブをチツプに備えることによつて、こ
れは好ましく行なうことができる。一方、抵抗21,23
は、イオン注入法によるように適切に埋込まれ、かつチ
ツプから適切に絶縁されて、チツプ表面上に形成された
多結晶ケイ素皮膜として形成できる。次にさまざまな回
路素子が、チツプの表面上に形成された導電相互接続パ
ターンによつて適切に相互連結され得る。
ードの各々並びに光ダイオードアレイに対して、別々に
絶縁隔離されたタブをチツプに備えることによつて、こ
れは好ましく行なうことができる。一方、抵抗21,23
は、イオン注入法によるように適切に埋込まれ、かつチ
ツプから適切に絶縁されて、チツプ表面上に形成された
多結晶ケイ素皮膜として形成できる。次にさまざまな回
路素子が、チツプの表面上に形成された導電相互接続パ
ターンによつて適切に相互連結され得る。
例えば端子11が常により正端子である場合のように、過
電圧及び電流サージに対する保護が単一の極性のみに対
して必要とされるスイツチにおいては、多くの応用例が
あり、そのような場合、サイリスタ17は第１図に示した
スイツチにおいては必要でなくなる。
電圧及び電流サージに対する保護が単一の極性のみに対
して必要とされるスイツチにおいては、多くの応用例が
あり、そのような場合、サイリスタ17は第１図に示した
スイツチにおいては必要でなくなる。
この例では、第２図に示した基本的なリレーは第３図に
示した形に変更できる。この場合、最右端のトランジス
タは第２図における形態と同一の形態に保つことができ
る。しかし、左例のトランジスタは２つの区域に分割し
たゲート電極に対して変形される。すなわち、一方の37
Aはシールド領域36の最右端表面部分の上に配設されて
サイリスタの動作に主に関与し、他方の37Bはシールド
領域36の最左端表面部分の上に配設されてサイリスタの
動作には殆んど関与しない。電極37Aは電極39に接続さ
れて、常にソース領域35と同一電位に維持され、これに
よりシールド領域の下に位置する領域は、決して動作時
に反転されず、またそれ故DMOS導電プロセスに関与する
ためのチヤネルを形成する動作が確実に行なわれないこ
とになる。このチヤネルを除外することにより、デバイ
スのサイリスタ部分の導電が促進されると共に、陰極領
域40に最も接近しているシールド領域36のその部分から
の正孔の注入を可能にして、正孔が必要とする経路を効
果的に最短距離にする。このようにして、再結合の可能
性が減少するので陰極領域に到達する正孔の数が増加す
る。また、サイリスタの陽極から注入されたこれらの正
孔のサイリスタ16の陰極（領域40）への到達をさもなく
ば禁止するであろうシールド領域36の最右端部分の近傍
に、電位バリアが形成されることが防止される。ゲート
電極37Bは、ゲート電極に関して第１図で説明したよう
に動作される。
示した形に変更できる。この場合、最右端のトランジス
タは第２図における形態と同一の形態に保つことができ
る。しかし、左例のトランジスタは２つの区域に分割し
たゲート電極に対して変形される。すなわち、一方の37
Aはシールド領域36の最右端表面部分の上に配設されて
サイリスタの動作に主に関与し、他方の37Bはシールド
領域36の最左端表面部分の上に配設されてサイリスタの
動作には殆んど関与しない。電極37Aは電極39に接続さ
れて、常にソース領域35と同一電位に維持され、これに
よりシールド領域の下に位置する領域は、決して動作時
に反転されず、またそれ故DMOS導電プロセスに関与する
ためのチヤネルを形成する動作が確実に行なわれないこ
とになる。このチヤネルを除外することにより、デバイ
スのサイリスタ部分の導電が促進されると共に、陰極領
域40に最も接近しているシールド領域36のその部分から
の正孔の注入を可能にして、正孔が必要とする経路を効
果的に最短距離にする。このようにして、再結合の可能
性が減少するので陰極領域に到達する正孔の数が増加す
る。また、サイリスタの陽極から注入されたこれらの正
孔のサイリスタ16の陰極（領域40）への到達をさもなく
ば禁止するであろうシールド領域36の最右端部分の近傍
に、電位バリアが形成されることが防止される。ゲート
電極37Bは、ゲート電極に関して第１図で説明したよう
に動作される。
ところが、この右手部分は導電目的のためには働かない
ように構成されているので、その目的のためにはそれは
殆んど役立たないので除外できることが分かる。第４図
にこのような実施例を示す。
ように構成されているので、その目的のためにはそれは
殆んど役立たないので除外できることが分かる。第４図
にこのような実施例を示す。
この実施例において、最左端のトランジスタは先端が切
り取られており、そして最左端に局在した表面部分62A
であつて、軽く埋込まれて反転されてチヤネル領域を形
成するよう構成されたものと、より深く埋込まれた残部
62Bとを含むシールド領域62によつて囲まれた、局部Ｎ
形領域61を備えている。ゲート電極63は表面部分62Aの
上に配設されて、前の実施例におけるゲート電極に関し
て述べたような方法で動作される。電極64は領域61及び
62Bへの低い抵抗の接続を行なう。
り取られており、そして最左端に局在した表面部分62A
であつて、軽く埋込まれて反転されてチヤネル領域を形
成するよう構成されたものと、より深く埋込まれた残部
62Bとを含むシールド領域62によつて囲まれた、局部Ｎ
形領域61を備えている。ゲート電極63は表面部分62Aの
上に配設されて、前の実施例におけるゲート電極に関し
て述べたような方法で動作される。電極64は領域61及び
62Bへの低い抵抗の接続を行なう。
最右端のトランジスタは２つの形態の内のいずれか一方
を取ることができる。第１に、それは第２図及び第３図
において用いた同一の形態を取ることができる。すなわ
ち、ソース／シールド電極から分離されたゲート電極を
それは含み、シールド領域の下側に配設された部分を選
択的に反転するよう機能する形態である。この形態は、
低いレベルでリレーが導通し、正孔電流の大部分がシー
ルド層の反転されたチヤネル部分に引かれるといつた特
徴がある。それは電子と再結合する傾向があり、そして
電流が十分となりその結果としての電圧降下がこの部分
を十分バイアスしてもはや正孔電流を引きつけなくなる
までリレーを通過する電流にほとんど寄与しない。その
後正孔電流は、Ｎ形ソース領域の下に位置するシールド
層の抵抗性部分に望み通り横方向に流れる。これは、Ｎ
＋形領域40に関して最右端のトランジスタのＰ形シール
ド領域68の電位を上昇させ、その結果サイリスタ16の再
生ラツチング‐オンへ導く電子のバツク注入が生じる。
更に、サイリスタのトリガー電流レベルはＰシールド層
の抵抗性部分の長さを変えることによつて整えることが
できる。
を取ることができる。第１に、それは第２図及び第３図
において用いた同一の形態を取ることができる。すなわ
ち、ソース／シールド電極から分離されたゲート電極を
それは含み、シールド領域の下側に配設された部分を選
択的に反転するよう機能する形態である。この形態は、
低いレベルでリレーが導通し、正孔電流の大部分がシー
ルド層の反転されたチヤネル部分に引かれるといつた特
徴がある。それは電子と再結合する傾向があり、そして
電流が十分となりその結果としての電圧降下がこの部分
を十分バイアスしてもはや正孔電流を引きつけなくなる
までリレーを通過する電流にほとんど寄与しない。その
後正孔電流は、Ｎ形ソース領域の下に位置するシールド
層の抵抗性部分に望み通り横方向に流れる。これは、Ｎ
＋形領域40に関して最右端のトランジスタのＰ形シール
ド領域68の電位を上昇させ、その結果サイリスタ16の再
生ラツチング‐オンへ導く電子のバツク注入が生じる。
更に、サイリスタのトリガー電流レベルはＰシールド層
の抵抗性部分の長さを変えることによつて整えることが
できる。
その代わり、Ｎ形ソース領域の下に位置するシールド層
の抵抗性部分へ正孔電流が最初に主に流れることを望む
場合には、第４図に示したように、別々のゲート電極6
6,67がシールド層68の左側及び右側の表面部分の上にそ
れぞれ配設されるように備えられるべきである。ゲート
電極66は次にソース／シールド電極69へ直接接続され、
こうしてシールド層68の下に位置する部分が反転されて
非動作状態になるのが防止される。ゲート電極67は前の
実施例におけるゲート電極のようにして動作される。
の抵抗性部分へ正孔電流が最初に主に流れることを望む
場合には、第４図に示したように、別々のゲート電極6
6,67がシールド層68の左側及び右側の表面部分の上にそ
れぞれ配設されるように備えられるべきである。ゲート
電極66は次にソース／シールド電極69へ直接接続され、
こうしてシールド層68の下に位置する部分が反転されて
非動作状態になるのが防止される。ゲート電極67は前の
実施例におけるゲート電極のようにして動作される。
大電流が切り換えられる応用例に対しては、そのような
電流を効率良く処理するために単一のタブの中に多数の
トランジスタを並列に含めることが好ましい。通常これ
らは、単一の線状よりむしろ殆んど矩形の２次元配列で
構成された場合に最も効果的に結合される。第５図に、
そのような矩形の配列の一本の線路を示す。この線路
は、単一方向にのみ保護が行なうためにただ１個のサイ
リスタを含むよう設計される。もし単一方向の保護のみ
を望む場合は、すべての線路がこの同じ方向性を有する
ことになる。しかし、両方向の保護を希望する場合に
は、図の平面に直角な方向に連続する線路は左‐右の方
向性を逆転させることが望ましい。これは本実施例の説
明が進むにつれてより明白になるであろう。
電流を効率良く処理するために単一のタブの中に多数の
トランジスタを並列に含めることが好ましい。通常これ
らは、単一の線状よりむしろ殆んど矩形の２次元配列で
構成された場合に最も効果的に結合される。第５図に、
そのような矩形の配列の一本の線路を示す。この線路
は、単一方向にのみ保護が行なうためにただ１個のサイ
リスタを含むよう設計される。もし単一方向の保護のみ
を望む場合は、すべての線路がこの同じ方向性を有する
ことになる。しかし、両方向の保護を希望する場合に
は、図の平面に直角な方向に連続する線路は左‐右の方
向性を逆転させることが望ましい。これは本実施例の説
明が進むにつれてより明白になるであろう。
第５図に示したリレー部分70において、左右の組を形成
するものとしてさまざまな要素が考えられる。左側の組
は第２図の実施例に含められた種類の複数の垂直DMOSト
ランジスタ71を並列に備えると共に、それらに隣接して
共通ゲート電極79を有し、そして右端には第４図の実施
例において左に示した種類のトランジスタ72を含む。右
側の組は左側の組における種類の複数の垂直DMOSトラン
ジスタ73を並列に備えると共に、それらに隣接した共通
ゲート電極81を有し、更にその左端には第４図の実施例
における右側トランジスタに示したような種類のトラン
ジスタ74を含む。トランジスタ72及び74は共働して、第
４図について説明したサイリスタを形成する。残りのト
ランジスタは主に左右の端子76及び78の間に制御可能に
切り換えられた経路を提供するように働く。
するものとしてさまざまな要素が考えられる。左側の組
は第２図の実施例に含められた種類の複数の垂直DMOSト
ランジスタ71を並列に備えると共に、それらに隣接して
共通ゲート電極79を有し、そして右端には第４図の実施
例において左に示した種類のトランジスタ72を含む。右
側の組は左側の組における種類の複数の垂直DMOSトラン
ジスタ73を並列に備えると共に、それらに隣接した共通
ゲート電極81を有し、更にその左端には第４図の実施例
における右側トランジスタに示したような種類のトラン
ジスタ74を含む。トランジスタ72及び74は共働して、第
４図について説明したサイリスタを形成する。残りのト
ランジスタは主に左右の端子76及び78の間に制御可能に
切り換えられた経路を提供するように働く。
図において分るように、左側の組のトランジスタの各々
のソース／シールド領域は、第１図に示したスイツチの
端子11に対応した端子76に接続された共通電極75を共有
する。右側の組のトランジスタの各々のソース／シール
ド領域は、第１図に示したスイツチの端子12に対応した
端子78に接続された共通電極77を共有する。
のソース／シールド領域は、第１図に示したスイツチの
端子11に対応した端子76に接続された共通電極75を共有
する。右側の組のトランジスタの各々のソース／シール
ド領域は、第１図に示したスイツチの端子12に対応した
端子78に接続された共通電極77を共有する。
左側の組の各トランジスタのゲート電極79はすべて共通
端子80に相互連結されており、また最左端を除く右側の
組の各トランジスタのゲート電極81はすべて共通端子82
に相互連結されている。最左端のトランジスタのゲート
電極はその代わり第４図に関して述べたように電極77に
接続される。最後に、図示していないが、タブの端部に
おける深く埋込まれたＮ形領域に対して好ましくは接続
が行なわれ、これにより第１図のスイツチにおけるノー
ド15に対応した本体のバルクに対して共通接続が形成さ
れる。
端子80に相互連結されており、また最左端を除く右側の
組の各トランジスタのゲート電極81はすべて共通端子82
に相互連結されている。最左端のトランジスタのゲート
電極はその代わり第４図に関して述べたように電極77に
接続される。最後に、図示していないが、タブの端部に
おける深く埋込まれたＮ形領域に対して好ましくは接続
が行なわれ、これにより第１図のスイツチにおけるノー
ド15に対応した本体のバルクに対して共通接続が形成さ
れる。
第４図に関して述べたように、サイリスタのターンオン
電流はその陰極の下に位置するシールド層の抵抗性部
分、トランジスタ74のＮ形ソースの長さによつて制御で
きる。その結果、その長さは他のトランジスタのソース
よりは長く図示してある。
電流はその陰極の下に位置するシールド層の抵抗性部
分、トランジスタ74のＮ形ソースの長さによつて制御で
きる。その結果、その長さは他のトランジスタのソース
よりは長く図示してある。
上述のように、もし双方向の保護を希望する場合には、
連続した線路が反対極性を有するサイリスタを含むよう
に、２次元配列の隣接した線路において、左右の組が単
に交替されることになる。
連続した線路が反対極性を有するサイリスタを含むよう
に、２次元配列の隣接した線路において、左右の組が単
に交替されることになる。
この実施例は多数の利点を有する。すなわち、トランジ
スタ72及び74によつて形成されたサイリスタは、第２図
の実施例で形成したサイリスタと比べて、重要でない領
域を除去することによつて、それが効果的にサイリスタ
の陰極及び陽極を接近移動させるので、空間を節約す
る。
スタ72及び74によつて形成されたサイリスタは、第２図
の実施例で形成したサイリスタと比べて、重要でない領
域を除去することによつて、それが効果的にサイリスタ
の陰極及び陽極を接近移動させるので、空間を節約す
る。
サイリスタの経路からチヤネル領域を除去することによ
り、そのインピーダンスは減少して電位バリアはなくな
るので、陽極から陰極へより効率良く電流が流れると共
に、前に述べたように正孔電流に対するシンクがなくな
る。
り、そのインピーダンスは減少して電位バリアはなくな
るので、陽極から陰極へより効率良く電流が流れると共
に、前に述べたように正孔電流に対するシンクがなくな
る。
更に、部分的に併合を行なわないことはトランジスタの
大部分が電流を効率的に導電するような設計を可能に
し、またスイツチが耐えるよう意図された高電圧に耐え
るように各組の最深部のトランジスタ間の間隔のみを十
分広く取る必要があるだけなので、このようなトランジ
スタの接近した間隔が可能とする。これによりタブ表面
の単位面積あたりの高電流が実現できると共に、２組の
間の横方向の流れを行なうためにＮ＋形の表皮層を効率
良く利用するので、スイツチに対して低い直列抵抗を達
成できる。
大部分が電流を効率的に導電するような設計を可能に
し、またスイツチが耐えるよう意図された高電圧に耐え
るように各組の最深部のトランジスタ間の間隔のみを十
分広く取る必要があるだけなので、このようなトランジ
スタの接近した間隔が可能とする。これによりタブ表面
の単位面積あたりの高電流が実現できると共に、２組の
間の横方向の流れを行なうためにＮ＋形の表皮層を効率
良く利用するので、スイツチに対して低い直列抵抗を達
成できる。
共通タブ内に多数の要素を並列配置される一方、電流処
理能力を増大させるために共通の補助回路を共有するこ
とに加え、分離したタブにおいて説明した種類の多数の
固体リレーを並列配置させることもまた可能であること
は明白である。
理能力を増大させるために共通の補助回路を共有するこ
とに加え、分離したタブにおいて説明した種類の多数の
固体リレーを並列配置させることもまた可能であること
は明白である。
もちろん、制御部が光起電電圧よりむしろ直接外部電気
信号を利用する補助回路を使用できることは明らかであ
ろう。
信号を利用する補助回路を使用できることは明らかであ
ろう。
第６図は、前述の固体リレーの任意の形態を用いること
ができると共に、光学パルスによると言うよりはむしろ
TTL電気信号によつて切り換えられるよう構成されたス
イツチを示す。切り換え信号は入力制御端子91に供給さ
れ、抵抗92を通過後、エミツタが接地され、かつベース
もまたダイオード94によつて接地されたレベルシフト用
NPNバイポーラトランジスタ93のベースに印加される。
ができると共に、光学パルスによると言うよりはむしろ
TTL電気信号によつて切り換えられるよう構成されたス
イツチを示す。切り換え信号は入力制御端子91に供給さ
れ、抵抗92を通過後、エミツタが接地され、かつベース
もまたダイオード94によつて接地されたレベルシフト用
NPNバイポーラトランジスタ93のベースに印加される。
トランジスタ93のコレクタは、エミツタが回路Ｖ＋＋の
最も正の電位のソースに連結されると共に、ダイオード
96によつてそのベースに接続されたPNPバイポーラトラ
ンジスタ95のベースに接続される。トランジスタ95のコ
レクタはノード97に接続される。トランジスタ95は電流
ミラーとして作用すると共に、電圧レベルに適当にシフ
トされたトランジスタ93の信号電流の像である信号電流
を生成する。ノード97は阻止ダイオード98及び抵抗99を
介して一方の主端子100に、また阻止ダイオード101及び
抵抗102を介して他方の主端子103に接続される。ダイオ
ード98と抵抗99との間のノードは固体リレー90の一方の
ゲート電極に接続され、ダイオード101と抵抗102との間
のノードは他方のゲート電極に接続される。ツエナーダ
イオード104及び105はそれぞれ抵抗99及び102の両端に
接続され、DMOSトランジスタの各々のソース・ゲートバ
イアスを抑制してゲートを過電圧による損傷から保護す
る。
最も正の電位のソースに連結されると共に、ダイオード
96によつてそのベースに接続されたPNPバイポーラトラ
ンジスタ95のベースに接続される。トランジスタ95のコ
レクタはノード97に接続される。トランジスタ95は電流
ミラーとして作用すると共に、電圧レベルに適当にシフ
トされたトランジスタ93の信号電流の像である信号電流
を生成する。ノード97は阻止ダイオード98及び抵抗99を
介して一方の主端子100に、また阻止ダイオード101及び
抵抗102を介して他方の主端子103に接続される。ダイオ
ード98と抵抗99との間のノードは固体リレー90の一方の
ゲート電極に接続され、ダイオード101と抵抗102との間
のノードは他方のゲート電極に接続される。ツエナーダ
イオード104及び105はそれぞれ抵抗99及び102の両端に
接続され、DMOSトランジスタの各々のソース・ゲートバ
イアスを抑制してゲートを過電圧による損傷から保護す
る。
端子91に印加された正の信号は、端子100及び103の間の
抵抗を高状態から低状態へと切り換える際に有効とされ
る。
抵抗を高状態から低状態へと切り換える際に有効とされ
る。
以上のことから、各種の制御回路をスイツチの所望の形
態を達成するために、固体リレーと共にうまく使用でき
ることは明らかである。
態を達成するために、固体リレーと共にうまく使用でき
ることは明らかである。
リレーのさまざまな区域の極性は、ＰチヤネルDMOSトラ
ンジスタを含めると共に、ゲートに印加された負のパル
スによつてリレーが切り換えを行なえるように逆にでき
ることもまた明らかである。
ンジスタを含めると共に、ゲートに印加された負のパル
スによつてリレーが切り換えを行なえるように逆にでき
ることもまた明らかである。
更に、DMOSトランジスタは従来ソース領域及びドレイン
領域を形成するために同時の２重拡散プロセスを伴つた
が、VMOSとして説明したような技術を含む他の構成技術
を、シリコンチツプの表面部分における特徴的な一対の
接近して配置されたＰ−Ｎ接合を形成するために用いる
ことができることが分かる。
領域を形成するために同時の２重拡散プロセスを伴つた
が、VMOSとして説明したような技術を含む他の構成技術
を、シリコンチツプの表面部分における特徴的な一対の
接近して配置されたＰ−Ｎ接合を形成するために用いる
ことができることが分かる。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/78 Ｇ 9383−5Ｊ 9170−4Ｍ Ｈ０１Ｌ 27/06 １０２ Ａ (72)発明者 ウエストン・ハリ−・ト−マス アメリカ合衆国07922ニユ−ジヤ−シイ・ バ−クレイ・ハイツ・ノ−ス・ホリ−・グ レン・レ−ン51 (56)参考文献 特開 昭56−152271（ＪＰ，Ａ)
Claims (3)
- 【請求項１】一導電型のバルク部分（N-）を含み、かつ
バルク部分内に該一導電型の第１および第２の水平方向
に離間した表面ソース領域（61,70）、該第１および第
２のソース領域をそれぞれとり囲む反対の導電型の第１
および第２のシールド領域（62,68）を含む半導体本体
からなる半導体デバイス（第４図）であって、 該第１のソース領域および第１のシールド領域への直接
的電気接続を形成する第１の電極（64）と、 該第２のソース領域および第２のシールド領域への直接
的電気接続を形成する第２の電極（69）と、 該第２のシールド領域から相対的により遠くに位置する
該第１のシールド領域の限定された表面部分（62A）の
みの上にあり、かつ該第１のシールド領域から誘電体離
間され、該第１のシールド領域の該限定された表面部分
を選択的に逆転させそこにチャンネルを形成するための
ゲート電極として機能する第３の電極（63）と、 該第２のシールド領域の表面部分の上にあり、該第２の
シールド領域の該表面部分を選択的に逆転させそこにチ
ャンネルを形成するための第４の電極（67）とを含み、 該第１のソース領域、該第３の電極の下にある該第１の
シールド領域の部分、該バルクおよび該第３の電極は協
同動作して第１の縦型MOSトランジスタを形成し、 該第２のソース領域、該第２のシールド領域、該バルク
および該第４の電極は協同動作して第２の縦型MOSトラ
ンジスタを形成し、そして 該第２のソース領域に相対的に接近した位置にある該第
１のシールド領域の部分、該バルク、該第２のシールド
領域および該第２のソース領域は協同動作して横型サイ
リスタを形成することを特徴とする半導体バイス。 - 【請求項２】請求の範囲第１項に記載の半導体デバイス
において、 該第２のシールド領域の表面部分が、本質的に該第２の
シールド領域の表面部分のすべてからなることを特徴と
する半導体デバイス。 - 【請求項３】請求の範囲第１項に記載のデバイスにおい
て、 該第４の電極が、第１の区画および第２の区画（66,6
7）に分割され、 該第２の区画（67）は該第２のシールド領域の限定され
た表面部分のみの上にあり該第２のシールド領域の該限
定された表面部分を選択的に逆転させるものであること
を特徴とする半導体デバイス。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US34709482A | 1982-02-09 | 1982-02-09 | |
| US347094 | 1982-02-09 | ||
| PCT/US1983/000143 WO1983002852A1 (en) | 1982-02-09 | 1983-02-01 | Field-effect controlled bi-directional lateral thyristor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59500157A JPS59500157A (ja) | 1984-01-26 |
| JPH0666421B2 true JPH0666421B2 (ja) | 1994-08-24 |
Family
ID=23362289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58500991A Expired - Lifetime JPH0666421B2 (ja) | 1982-02-09 | 1983-02-01 | スイツチング装置 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0099926B1 (ja) |
| JP (1) | JPH0666421B2 (ja) |
| CA (1) | CA1191969A (ja) |
| DE (1) | DE3369431D1 (ja) |
| GB (1) | GB2125622B (ja) |
| WO (1) | WO1983002852A1 (ja) |
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| SE430450B (sv) * | 1979-04-03 | 1983-11-14 | Asea Ab | Tvapoligt overstromsskydd for inkoppling i en stromforande ledning |
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| DE3175641D1 (en) * | 1980-08-25 | 1987-01-08 | Itt Ind Gmbh Deutsche | High-voltage semiconductor switch |
-
1983
- 1983-02-01 EP EP83901003A patent/EP0099926B1/en not_active Expired
- 1983-02-01 GB GB08326694A patent/GB2125622B/en not_active Expired
- 1983-02-01 WO PCT/US1983/000143 patent/WO1983002852A1/en active IP Right Grant
- 1983-02-01 JP JP58500991A patent/JPH0666421B2/ja not_active Expired - Lifetime
- 1983-02-01 DE DE8383901003T patent/DE3369431D1/de not_active Expired
- 1983-02-08 CA CA000421155A patent/CA1191969A/en not_active Expired
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| DE3369431D1 (en) | 1987-02-26 |
| WO1983002852A1 (en) | 1983-08-18 |
| GB2125622A (en) | 1984-03-07 |
| EP0099926A1 (en) | 1984-02-08 |
| EP0099926B1 (en) | 1987-01-21 |
| GB2125622B (en) | 1985-10-02 |
| EP0099926A4 (en) | 1984-07-26 |
| CA1191969A (en) | 1985-08-13 |
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