JP2633585B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2633585B2 JP2633585B2 JP62260869A JP26086987A JP2633585B2 JP 2633585 B2 JP2633585 B2 JP 2633585B2 JP 62260869 A JP62260869 A JP 62260869A JP 26086987 A JP26086987 A JP 26086987A JP 2633585 B2 JP2633585 B2 JP 2633585B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- base region
- emitter
- type
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 239000000758 substrate Substances 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000035945 sensitivity Effects 0.000 description 16
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
- H01L29/66371—Thyristors structurally associated with another device, e.g. built-in diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7408—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a capacitor or a resistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/742—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a field effect transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/111—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristors
- H01L31/1113—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristors the device being a photothyristor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、主サイリスタと補助サイリスタ（パイロッ
トサイリスタとも呼ばれる）を１つの半導体基板に搭載
した半導体装置に関するもので、特に耐ノイズ性にすぐ
れた高感度サイリスタに係るものである。
トサイリスタとも呼ばれる）を１つの半導体基板に搭載
した半導体装置に関するもので、特に耐ノイズ性にすぐ
れた高感度サイリスタに係るものである。
（従来の技術） サイリスタは従来より電源コントロール用として多く
使用されてきた。第５図は従来のサイリスタの構成を示
す模式的な断面図である。サイリスタはＮエミッタ領域
４、Ｐベース領域３、Ｎベース領域１及びＰエミッタ領
域２の４層構造を有し、Ｎエミッタ領域４に陰極６、Ｐ
エミッタ領域２に陽極５、Ｐベース領域３にゲート電極
７をそれぞれ設ける。
使用されてきた。第５図は従来のサイリスタの構成を示
す模式的な断面図である。サイリスタはＮエミッタ領域
４、Ｐベース領域３、Ｎベース領域１及びＰエミッタ領
域２の４層構造を有し、Ｎエミッタ領域４に陰極６、Ｐ
エミッタ領域２に陽極５、Ｐベース領域３にゲート電極
７をそれぞれ設ける。
陽極電圧等所定条件で、オフ状態のサイリスタのゲー
ト電流を増加してゆくと、サイリスタはオン状態に移行
するが、このターンオンに必要な最小のゲート電流をゲ
ートターンオン電流IGTであらわし、IGTが小さい程感度
が良い。サイリスタのゲートターンオン電流IGTは種々
の方法で制御されている。例えば、ゲートとＮエミッタ
間に抵抗を入れゲート信号電流の一部を抵抗に分流す
る、などである。
ト電流を増加してゆくと、サイリスタはオン状態に移行
するが、このターンオンに必要な最小のゲート電流をゲ
ートターンオン電流IGTであらわし、IGTが小さい程感度
が良い。サイリスタのゲートターンオン電流IGTは種々
の方法で制御されている。例えば、ゲートとＮエミッタ
間に抵抗を入れゲート信号電流の一部を抵抗に分流す
る、などである。
またオフ状態のサイリスタの陽極と陰極間にノイズ電
圧などのうち、急激な立上りの電圧が印加されると、ゲ
ート信号を与えないのに、サイリスタはオン状態に移行
することがある。これはＰベース領域とＮベース領域の
接合容量が充電されるため、Cdv/dtの変位電流が接合全
面に流れる。ちょうど、この電流がゲート電流を流した
のと同様な効果をもち、サイリスタはターンオンする。
このオン状態に至るぎりぎりの電圧変化率dv/dtを臨界
オフ電圧上昇率と呼び、この値が高い程サイリスタはオ
ンしにくく、好ましい。これらの現象を総称してdv/dt
特性という。
圧などのうち、急激な立上りの電圧が印加されると、ゲ
ート信号を与えないのに、サイリスタはオン状態に移行
することがある。これはＰベース領域とＮベース領域の
接合容量が充電されるため、Cdv/dtの変位電流が接合全
面に流れる。ちょうど、この電流がゲート電流を流した
のと同様な効果をもち、サイリスタはターンオンする。
このオン状態に至るぎりぎりの電圧変化率dv/dtを臨界
オフ電圧上昇率と呼び、この値が高い程サイリスタはオ
ンしにくく、好ましい。これらの現象を総称してdv/dt
特性という。
第６図は従来のいわゆる増幅ゲート型サイリスタの構
成を示す模式的断面図である。同図において第５図と同
一符号は同一部分又は対応部分を表す。主サイリスタは
Ｎエミッタ領域４、Ｐベース領域３、Ｎベース領域１及
びＰエミッタ領域２の４層構造を有し、dv/dt特性を高
めるため陰極側は短絡エミッタ構造となっている。補助
サイリスタはＮエミッタ領域８、Ｐベース領域９、Ｎベ
ース領域１及びＰエミッタ領域２の４層構造を有し、高
感度になるようにつくられる。補助サイリスタのＮエミ
ッタ領域８と主サイリスタのＰベース領域３とは配線10
により接続される。
成を示す模式的断面図である。同図において第５図と同
一符号は同一部分又は対応部分を表す。主サイリスタは
Ｎエミッタ領域４、Ｐベース領域３、Ｎベース領域１及
びＰエミッタ領域２の４層構造を有し、dv/dt特性を高
めるため陰極側は短絡エミッタ構造となっている。補助
サイリスタはＮエミッタ領域８、Ｐベース領域９、Ｎベ
ース領域１及びＰエミッタ領域２の４層構造を有し、高
感度になるようにつくられる。補助サイリスタのＮエミ
ッタ領域８と主サイリスタのＰベース領域３とは配線10
により接続される。
ゲート電極７は補助サイリスタのＰベース領域９に設
けられる。ゲート端子Ｇより、比較的小さなゲート電流
が与えられると補助サイリスタはオンし、この増幅され
たオン電流は配線10を通り、主サイリスタのゲート電流
となり、主サイリスタはターンオンする。
けられる。ゲート端子Ｇより、比較的小さなゲート電流
が与えられると補助サイリスタはオンし、この増幅され
たオン電流は配線10を通り、主サイリスタのゲート電流
となり、主サイリスタはターンオンする。
（発明が解決しようとする問題点） サイリスタのゲート感度は高いほうが望ましい。特に
最近マイコン等の家庭電気製品への応用が進みつつあ
り、ICによるサイリスタの直接駆動が望まれ、高いゲー
ト感度のサイリスタのニーズは非常に大きい。しかし従
来のサイリスタでは、ゲート感度を高くするとdv/dt特
性は低下し、使用中サイリスタの陽極陰極間に外部回路
から印加されるノイズ電圧により誤動作が発生し易くな
り、耐ノイズ性が劣化するという問題がある。
最近マイコン等の家庭電気製品への応用が進みつつあ
り、ICによるサイリスタの直接駆動が望まれ、高いゲー
ト感度のサイリスタのニーズは非常に大きい。しかし従
来のサイリスタでは、ゲート感度を高くするとdv/dt特
性は低下し、使用中サイリスタの陽極陰極間に外部回路
から印加されるノイズ電圧により誤動作が発生し易くな
り、耐ノイズ性が劣化するという問題がある。
高いdv/dtを得るための方法として、例えばＰベース
領域の濃度を高くしベース抵抗を低くするとか、Ｐベー
ス領域と陰極との間に抵抗を入れるとかの方法がある
が、これらはゲートターンオン電流IGTを大きくして、
ゲート感度を損なう。従来技術ではサイリスタの高感度
化と高いdv/dt特性とを同時に得ることは困難な問題で
ある。
領域の濃度を高くしベース抵抗を低くするとか、Ｐベー
ス領域と陰極との間に抵抗を入れるとかの方法がある
が、これらはゲートターンオン電流IGTを大きくして、
ゲート感度を損なう。従来技術ではサイリスタの高感度
化と高いdv/dt特性とを同時に得ることは困難な問題で
ある。
本発明の目的は、高いゲート感度と高い耐ノイズ性
（高いdv/dt特性）を合わせ持つサイリスタを提供する
ことである。
（高いdv/dt特性）を合わせ持つサイリスタを提供する
ことである。
［発明の構成］ （問題点を解決するための手段と作用） 本発明の半導体装置は、（ａ）Ｎ型半導体基板の第２
主面からこれと反対側の第１主面にわたり形成される主
電流の流れるPNPN4層構造を有し、且つ比較的低感度で
あるが十分高いdv/dt特性を持つ主サイリスタと、
（ｂ）前記Ｎ型半導体基板の第２主面から第１主面にわ
たり形成され主サイリスタをターンオンさせるに必要な
電流が流れるPNPN4層構造を有し、且つ十分高い感度を
持つ補助サイリスタと、（ｃ）補助サイリスタのＮエミ
ッタ領域と主サイリスタのＮエミッタ領域又はＰベース
領域との間に設けられるスイッチング用MOS FETと、
（ｄ）電気的又は光学的なゲート信号により前記MOS FE
Tをオンすると共に補助サイリスタをターンオンさせる
ゲート付勢手段と、を有することを特徴とするものであ
る。
主面からこれと反対側の第１主面にわたり形成される主
電流の流れるPNPN4層構造を有し、且つ比較的低感度で
あるが十分高いdv/dt特性を持つ主サイリスタと、
（ｂ）前記Ｎ型半導体基板の第２主面から第１主面にわ
たり形成され主サイリスタをターンオンさせるに必要な
電流が流れるPNPN4層構造を有し、且つ十分高い感度を
持つ補助サイリスタと、（ｃ）補助サイリスタのＮエミ
ッタ領域と主サイリスタのＮエミッタ領域又はＰベース
領域との間に設けられるスイッチング用MOS FETと、
（ｄ）電気的又は光学的なゲート信号により前記MOS FE
Tをオンすると共に補助サイリスタをターンオンさせる
ゲート付勢手段と、を有することを特徴とするものであ
る。
尚第１の発明は、主サイリスタのＮエミッタ領域と補
助サイリスタのＮエミッタ領域とは一体化されたＰベー
ス領域内に互いに分離して設けられ、両サイリスタのＮ
ベース領域及びＰエミッタ領域はそれぞれ一体化された
領域であり、ゲート電流を直接Ｐベース領域に流してタ
ーンオンする従来のサイリスタに、前記（ａ）ないし
（ｄ）記載の本発明を適用したものである。
助サイリスタのＮエミッタ領域とは一体化されたＰベー
ス領域内に互いに分離して設けられ、両サイリスタのＮ
ベース領域及びＰエミッタ領域はそれぞれ一体化された
領域であり、ゲート電流を直接Ｐベース領域に流してタ
ーンオンする従来のサイリスタに、前記（ａ）ないし
（ｄ）記載の本発明を適用したものである。
また、第１の発明におけるスイッチング用MOSFETは、
ゲート電極上に絶縁層を介して位置する別の電極など
の、動作特性を制御する周辺回路構成を持たない。ここ
でいう動作特性を制御する周辺回路構成とは、特開昭56
−110263号公報の第４図（Ａ）における第１のゲート電
極と第２のゲート電極またはカソード電極を電気的に結
合させる抵抗領域、特にこの抵抗領域及び第１のゲート
電極の上の第２絶縁層上に位置して配置された第３ゲー
ト電極によって構成される回路などをいう。
ゲート電極上に絶縁層を介して位置する別の電極など
の、動作特性を制御する周辺回路構成を持たない。ここ
でいう動作特性を制御する周辺回路構成とは、特開昭56
−110263号公報の第４図（Ａ）における第１のゲート電
極と第２のゲート電極またはカソード電極を電気的に結
合させる抵抗領域、特にこの抵抗領域及び第１のゲート
電極の上の第２絶縁層上に位置して配置された第３ゲー
ト電極によって構成される回路などをいう。
又第２の発明は、主サイリスタのＰベース領域と補助
サイリスタのＰベース領域を互いに分離し形成し各ベー
ス領域内にそれぞれのＮエミッタ領域を設け、両サイリ
スタのＮベース領域及びＰエミッタ領域はそれぞれ一体
化された領域としたものであり、従来のいわゆる増幅ゲ
ート型サイリスタに前記（ａ）ないし（ｄ）記載の本発
明を適用したものである。
サイリスタのＰベース領域を互いに分離し形成し各ベー
ス領域内にそれぞれのＮエミッタ領域を設け、両サイリ
スタのＮベース領域及びＰエミッタ領域はそれぞれ一体
化された領域としたものであり、従来のいわゆる増幅ゲ
ート型サイリスタに前記（ａ）ないし（ｄ）記載の本発
明を適用したものである。
本発明の半導体装置がオフ状態にあるときは、前記MO
S FETはオフ状態で主サイリスタと補助サイリスタとは
分離され、本発明の半導体装置のdv/dt特性は主サイリ
スタのdv/dt特性により主として支配され、十分高いdv/
dt特性を示す。ゲート信号が入力されると前記MOS FET
はオンし、主サイリスタと補助サイリスタは連接される
と共に高感度の補助サイリスタはターンオンし、これに
より主サイリスタがターンオンする。即ち小さなゲート
信号により主サイリスタをターンオンさせることができ
る。
S FETはオフ状態で主サイリスタと補助サイリスタとは
分離され、本発明の半導体装置のdv/dt特性は主サイリ
スタのdv/dt特性により主として支配され、十分高いdv/
dt特性を示す。ゲート信号が入力されると前記MOS FET
はオンし、主サイリスタと補助サイリスタは連接される
と共に高感度の補助サイリスタはターンオンし、これに
より主サイリスタがターンオンする。即ち小さなゲート
信号により主サイリスタをターンオンさせることができ
る。
（実施例） 第１図は、第１の発明の半導体装置の実施例を示す模
式的な断面図である。Ｎ型半導体基板21には、この基板
21の第１の主面（図面の下方）から拡散されてアノード
となるＰエミッタ領域22と、第２主面（上方）に形成さ
れるＰベース領域23と、この領域23内に形成されたカソ
ードとなる第1Nエミッタ領域24と、Ｐベース領域23とＰ
エミッタ領域22とに挟まれるＮベース領域21（基板21の
一部分）と、からなるPNPN構造を有し、Ｐエミッタ領域
22とオーミック接触する陽極25と、第1Nエミッタ領域と
オーミック接触をする陰極26を設けた主サイリスタが形
成されている。又同基板には、Ｐベース領域23内に第1N
エミッタ領域24と分離して形成される第2Nエミッタ領域
28、Ｐベース領域23、Ｎベース領域21及びＰエミッタ領
域22とからなるPNPN4層構造を有する補助サイリスタが
形成されている。第1Nエミッタ領域24と、第2Nエミッタ
領域28と、これら第１、第２のＮエミッタ領域に挟まれ
るＰベース領域23の表面部分のチャネル領域33と、領域
33に絶縁膜を介して対向するゲート電極34と、からなる
スイッチングMOS FETM1が主サイリスタと補助サイリス
タとの間に設けられる。抵抗R1を通してＰベース領域23
に接続されるゲート端子Ｇとゲート電極34とを接続する
配線30とからなるゲート付勢手段が設けられる。このゲ
ート付勢手段は、特許請求の範囲第２項記載のの実施態
様であり、電気的なゲート信号によるものである。Ｐベ
ース領域23内に、第１、第２のＮエミッタ領域24,28を
分離してツェナーダイオードのＮ型層となる第３のＮ型
領域35が設けられる。符号31は基板の両面より拡散、接
続されるアイソレーション領域である。尚主サイリスタ
の第1Nエミッタ領域24及びＰベース領域23の形状や不純
物濃度は、主サイリスタの注入効率が低くなるように即
ち低感度であるが所望の高いdv/dtが得られるようにな
っている。又補助サイリスタの第2Nエミッタ領域28及び
Ｐベース領域23の形状や不純物濃度は補助サイリスタが
高感度となるよう作られる。
式的な断面図である。Ｎ型半導体基板21には、この基板
21の第１の主面（図面の下方）から拡散されてアノード
となるＰエミッタ領域22と、第２主面（上方）に形成さ
れるＰベース領域23と、この領域23内に形成されたカソ
ードとなる第1Nエミッタ領域24と、Ｐベース領域23とＰ
エミッタ領域22とに挟まれるＮベース領域21（基板21の
一部分）と、からなるPNPN構造を有し、Ｐエミッタ領域
22とオーミック接触する陽極25と、第1Nエミッタ領域と
オーミック接触をする陰極26を設けた主サイリスタが形
成されている。又同基板には、Ｐベース領域23内に第1N
エミッタ領域24と分離して形成される第2Nエミッタ領域
28、Ｐベース領域23、Ｎベース領域21及びＰエミッタ領
域22とからなるPNPN4層構造を有する補助サイリスタが
形成されている。第1Nエミッタ領域24と、第2Nエミッタ
領域28と、これら第１、第２のＮエミッタ領域に挟まれ
るＰベース領域23の表面部分のチャネル領域33と、領域
33に絶縁膜を介して対向するゲート電極34と、からなる
スイッチングMOS FETM1が主サイリスタと補助サイリス
タとの間に設けられる。抵抗R1を通してＰベース領域23
に接続されるゲート端子Ｇとゲート電極34とを接続する
配線30とからなるゲート付勢手段が設けられる。このゲ
ート付勢手段は、特許請求の範囲第２項記載のの実施態
様であり、電気的なゲート信号によるものである。Ｐベ
ース領域23内に、第１、第２のＮエミッタ領域24,28を
分離してツェナーダイオードのＮ型層となる第３のＮ型
領域35が設けられる。符号31は基板の両面より拡散、接
続されるアイソレーション領域である。尚主サイリスタ
の第1Nエミッタ領域24及びＰベース領域23の形状や不純
物濃度は、主サイリスタの注入効率が低くなるように即
ち低感度であるが所望の高いdv/dtが得られるようにな
っている。又補助サイリスタの第2Nエミッタ領域28及び
Ｐベース領域23の形状や不純物濃度は補助サイリスタが
高感度となるよう作られる。
次に上記サイリスタの動作について説明する。まずゲ
ート端子Ｇにゲート信号が印加されていないときは、MO
S FETM1はオフされ、主サイリスタと補助サイリスタと
は分離され、両サイリスタはオフ状態にある。誤動作の
おそれのある立上りが急峻なノイズ電圧が陽極及び陰極
間に印加されても、主サイリスタは十分なdv/dt特性を
持つのでターンオンしない。次にゲート端子Ｇに、ゲー
ト信号としてMOS FETM1のしきい値電圧Vth以上の正電圧
が印加されると、チャネル領域33の導電型はＰ型からＮ
型に反転し、M1はオンし、主サイリスタの第1Nエミッタ
領域と補助サイリスタの第2Nエミッタ領域とは接続され
ると同時に、ゲート端子Ｇからは抵抗R1を通してＰベー
ス領域23にゲート電流が流れ込み、補助サイリスタがタ
ーンオンし、引続き主サイリスタがターンオンする。こ
のときのゲト端子Ｇにかかる電圧はMOS FETM1のしきい
値電圧Vthが約1.5V、補助サイリスタがターンオンする
ためのVGTが0.5Vで、たかだか2Vぐらいである。このと
きゲート電流は10μＡ程度であり、所望の高感度が得ら
れる。尚抵抗R1はVth,VGTを勘案し適正なゲート電流を
得るための調整抵抗、第3N型領域35はMOS FETM1のゲー
ト酸化膜保護用のツェナーダイオードのＮ型領域であ
る。
ート端子Ｇにゲート信号が印加されていないときは、MO
S FETM1はオフされ、主サイリスタと補助サイリスタと
は分離され、両サイリスタはオフ状態にある。誤動作の
おそれのある立上りが急峻なノイズ電圧が陽極及び陰極
間に印加されても、主サイリスタは十分なdv/dt特性を
持つのでターンオンしない。次にゲート端子Ｇに、ゲー
ト信号としてMOS FETM1のしきい値電圧Vth以上の正電圧
が印加されると、チャネル領域33の導電型はＰ型からＮ
型に反転し、M1はオンし、主サイリスタの第1Nエミッタ
領域と補助サイリスタの第2Nエミッタ領域とは接続され
ると同時に、ゲート端子Ｇからは抵抗R1を通してＰベー
ス領域23にゲート電流が流れ込み、補助サイリスタがタ
ーンオンし、引続き主サイリスタがターンオンする。こ
のときのゲト端子Ｇにかかる電圧はMOS FETM1のしきい
値電圧Vthが約1.5V、補助サイリスタがターンオンする
ためのVGTが0.5Vで、たかだか2Vぐらいである。このと
きゲート電流は10μＡ程度であり、所望の高感度が得ら
れる。尚抵抗R1はVth,VGTを勘案し適正なゲート電流を
得るための調整抵抗、第3N型領域35はMOS FETM1のゲー
ト酸化膜保護用のツェナーダイオードのＮ型領域であ
る。
次に第１図のサイリスタのゲート付勢手段を光学的に
行う場合の実施例を第２図に示す。Ｐベース領域内の第
2Nエミッタ領域28とＰベース領域23との接合近傍を受光
部とし、受光部に絶縁層（例えばSiO2膜）39によって素
子分離される例えば２つの領域を設ける。該領域内にそ
れぞれホトダイオード37及び38を形成し、ホトダイオー
ド37のＰ型領域37Pとゲート電極34と、ホトダイオード3
7のＮ型領域37Nとホトダイオード38のＰ型領域38Pと、
ホトダイオード38のＮ型領域38NとＰベース領域23と、
をそれぞれ接続する。ホトダイオード37，38及び受光部
に信号光を照射すると、ホトダイオード37，38に起電力
が生じ、MOSFETM1をオンさせる。そしてＰベース領域23
に発生した光電流により補助サイリスタがオンし、引続
き主サイリスタがオンする。
行う場合の実施例を第２図に示す。Ｐベース領域内の第
2Nエミッタ領域28とＰベース領域23との接合近傍を受光
部とし、受光部に絶縁層（例えばSiO2膜）39によって素
子分離される例えば２つの領域を設ける。該領域内にそ
れぞれホトダイオード37及び38を形成し、ホトダイオー
ド37のＰ型領域37Pとゲート電極34と、ホトダイオード3
7のＮ型領域37Nとホトダイオード38のＰ型領域38Pと、
ホトダイオード38のＮ型領域38NとＰベース領域23と、
をそれぞれ接続する。ホトダイオード37，38及び受光部
に信号光を照射すると、ホトダイオード37，38に起電力
が生じ、MOSFETM1をオンさせる。そしてＰベース領域23
に発生した光電流により補助サイリスタがオンし、引続
き主サイリスタがオンする。
次に第２の発明の実施例を第３図及び第４図に示す。
この発明の半導体装置は、従来の増幅型ゲートサイリス
タに本発明を適用したもので、第３図はゲート付勢手段
を電気的に、第４図は光学的に行うものである。第３図
の実施例について説明する。主サイリスタの第1Pベース
領域43と補助サイリスタの第2Pベース領域49とは分離さ
れ、各ベース領域内に第1Nエミッタ領域44と第2Nエミッ
タ領域48が形成される。両サイリスタのＮベース領域41
及びＰエミッタ領域42はそれぞれ１体となっている。第
2Pベース領域内に第3N型領域56が設けられ、第2Nエミッ
タ領域48をドレイン、第3N型領域56をソース、両領域に
挟まれる第２主面部分のチャネル領域53と、領域53に絶
縁膜を介して対向するゲート電極54とからなるスイッチ
ング用MOS FETM2が設けられる。ソースとなる第3N型領
域56は、主サイリスタの第1Pベース領域43に配線52によ
り接続される。ゲート付勢手段は、抵抗R2を通して第2P
ベース領域49に接続されるゲート端子Ｇとゲート電極54
とを配線50によって接続したものである。符号45及び46
はそれぞれ陽極及び陰極で、Ａ及びＫは陽極端子及び陰
極端子である。主サイリスタの第1Nエミッタ領域は、い
わゆる短絡エミッタ構造とし、所望の十分高いdv/dt特
性が得られるよう作られる。又補助サイリスタは、例え
ば第2Pベース領域のトランジスタ作用をする実効ベース
幅を狭くする等、高感度特性を持つ。第4N型領域55は第
2Pベース領域49とツェナーダイオードを形成し、MOS FE
TM2のゲート酸化膜を保護する。
この発明の半導体装置は、従来の増幅型ゲートサイリス
タに本発明を適用したもので、第３図はゲート付勢手段
を電気的に、第４図は光学的に行うものである。第３図
の実施例について説明する。主サイリスタの第1Pベース
領域43と補助サイリスタの第2Pベース領域49とは分離さ
れ、各ベース領域内に第1Nエミッタ領域44と第2Nエミッ
タ領域48が形成される。両サイリスタのＮベース領域41
及びＰエミッタ領域42はそれぞれ１体となっている。第
2Pベース領域内に第3N型領域56が設けられ、第2Nエミッ
タ領域48をドレイン、第3N型領域56をソース、両領域に
挟まれる第２主面部分のチャネル領域53と、領域53に絶
縁膜を介して対向するゲート電極54とからなるスイッチ
ング用MOS FETM2が設けられる。ソースとなる第3N型領
域56は、主サイリスタの第1Pベース領域43に配線52によ
り接続される。ゲート付勢手段は、抵抗R2を通して第2P
ベース領域49に接続されるゲート端子Ｇとゲート電極54
とを配線50によって接続したものである。符号45及び46
はそれぞれ陽極及び陰極で、Ａ及びＫは陽極端子及び陰
極端子である。主サイリスタの第1Nエミッタ領域は、い
わゆる短絡エミッタ構造とし、所望の十分高いdv/dt特
性が得られるよう作られる。又補助サイリスタは、例え
ば第2Pベース領域のトランジスタ作用をする実効ベース
幅を狭くする等、高感度特性を持つ。第4N型領域55は第
2Pベース領域49とツェナーダイオードを形成し、MOS FE
TM2のゲート酸化膜を保護する。
次に第３図のサイリスタの動作について説明する。ゲ
ート信号が与えられない状態ではMOS FETM2はオフされ
主サイリスタと補助サイリスタとは分離される。陽極端
子Ａと陰極端子Ｋとの間に急峻なノイズ電圧が印加され
ても、主サイリスタは十分高いdv/dt特性を持っている
ので、誤動作をしない。MOS FETM2のしきい値電圧Vthよ
り大きいゲート信号がゲート端子Ｇに印加されると、MO
S FETM2はオンすると共に、抵抗R2を通して補助サイリ
スタにゲート電流が流れ、補助サイリスタはオンする。
第2Nエミッタ領域48は配線52等を介して主サイリスタの
第1Pベース領域43と接続されているので、補助サイリス
タのオン電流は、主サイリスタのゲート電流となって第
1Pベース領域43に流入し、主サイリスタはターンオンす
る。即ちゲート端子Ｇから流入するゲート電流は、補助
サイリスタで増幅されるので、主サイリスタをターンオ
ンさせるに十分な大きいゲート電流が得られる。
ート信号が与えられない状態ではMOS FETM2はオフされ
主サイリスタと補助サイリスタとは分離される。陽極端
子Ａと陰極端子Ｋとの間に急峻なノイズ電圧が印加され
ても、主サイリスタは十分高いdv/dt特性を持っている
ので、誤動作をしない。MOS FETM2のしきい値電圧Vthよ
り大きいゲート信号がゲート端子Ｇに印加されると、MO
S FETM2はオンすると共に、抵抗R2を通して補助サイリ
スタにゲート電流が流れ、補助サイリスタはオンする。
第2Nエミッタ領域48は配線52等を介して主サイリスタの
第1Pベース領域43と接続されているので、補助サイリス
タのオン電流は、主サイリスタのゲート電流となって第
1Pベース領域43に流入し、主サイリスタはターンオンす
る。即ちゲート端子Ｇから流入するゲート電流は、補助
サイリスタで増幅されるので、主サイリスタをターンオ
ンさせるに十分な大きいゲート電流が得られる。
この構造のサイリスタで、定格10A,600Vの半導体装置
を製作した試行結果では、R2を200KΩとしてIGTが10μ
A,dv/dtが400V/μｓの素子が得られた。これは従来の構
造（第６図に示すもの）の増幅ゲート型サイリスタのI
GTが100μA,dv/dtが200V/μｓであるのに較べ大幅に良
い値であり、本発明の効果は絶大といえよう。
を製作した試行結果では、R2を200KΩとしてIGTが10μ
A,dv/dtが400V/μｓの素子が得られた。これは従来の構
造（第６図に示すもの）の増幅ゲート型サイリスタのI
GTが100μA,dv/dtが200V/μｓであるのに較べ大幅に良
い値であり、本発明の効果は絶大といえよう。
次に第４図の実施例について説明する。このサイリス
タはゲート付勢手段を光学的に行うもので、第２図の実
施例におけるゲート付勢手段とほぼ等しい。第2Nエミッ
タ領域48、第2Pベース領域49、Ｎベース領域41、及びＰ
エミッタ領域42からなるPNPN4層構造のサイリスタは光
照射によりターンオンできる補助サイリスタで、同じ受
光部に設けられる絶縁層59による誘電体素子分離領域内
にホトダイオード57，58が形成される。ホトダイオード
57，58は、光起電力が直列になるよう即ちホトダイオー
ド57のＮ型領域57Nとホトダイオード58のＰ型領域58Pが
接続される。又光起電力が正極性となるホトダイオード
57のＰ型領域57PをMOS FETのゲート電極54に、負極性と
なるホトダイオード58のＮ型領域58Nを第2Pベース領域4
9にそれぞれ接続する。信号光を照射するとホトダイオ
ード57，58の光起電力によりMOS FETM2がオンすると共
にＰベース領域49に発生した光電流により補助サイリス
タはオンし、引続き主サイリスタがターンオンする。
タはゲート付勢手段を光学的に行うもので、第２図の実
施例におけるゲート付勢手段とほぼ等しい。第2Nエミッ
タ領域48、第2Pベース領域49、Ｎベース領域41、及びＰ
エミッタ領域42からなるPNPN4層構造のサイリスタは光
照射によりターンオンできる補助サイリスタで、同じ受
光部に設けられる絶縁層59による誘電体素子分離領域内
にホトダイオード57，58が形成される。ホトダイオード
57，58は、光起電力が直列になるよう即ちホトダイオー
ド57のＮ型領域57Nとホトダイオード58のＰ型領域58Pが
接続される。又光起電力が正極性となるホトダイオード
57のＰ型領域57PをMOS FETのゲート電極54に、負極性と
なるホトダイオード58のＮ型領域58Nを第2Pベース領域4
9にそれぞれ接続する。信号光を照射するとホトダイオ
ード57，58の光起電力によりMOS FETM2がオンすると共
にＰベース領域49に発生した光電流により補助サイリス
タはオンし、引続き主サイリスタがターンオンする。
［発明の効果］ 本発明の半導体装置は、高いdv/dt特性の主サイリス
タと高い感度の補助サイリスタとを１つの半導体基板に
並設し、その間にスイッチング用MOS FETを設け、ゲー
ト信号のないときには両サイリスタは分離され、ゲート
信号の入力によって接続されるようにしたので、実施例
の試行結果にもみられるように、高い耐ノイズ性と高い
感度とを合せ持つサイリスタを提供することが可能とな
った。
タと高い感度の補助サイリスタとを１つの半導体基板に
並設し、その間にスイッチング用MOS FETを設け、ゲー
ト信号のないときには両サイリスタは分離され、ゲート
信号の入力によって接続されるようにしたので、実施例
の試行結果にもみられるように、高い耐ノイズ性と高い
感度とを合せ持つサイリスタを提供することが可能とな
った。
第１図及び第２図は第１の発明の半導体装置のそれぞれ
第１及び第２の実施例を示す断面図、第３図及び第４図
は第２の発明の半導体装置のそれぞれ第１及び第２の実
施例を示す断面図、第５図及び第６図は従来の半導体装
置のそれぞれ第１及び第２の従来例を示す断面図であ
る。 1,21,41……Ｎ型半導体基板（Ｎベース領域）、2,22,42
……Ｐエミッタ領域、3,23……Ｐベース領域、4,24,44
……第1Nエミッタ領域、8,28,48……第2Nエミッタ領
域、10,30,50,52……配線、11,31,51……アイソレーシ
ョン領域、33,53……チャネル領域、34,54……ゲート電
極、35……ツェナーダイオードの第3N型領域、37，38，
57，58……ホトダイオード、37N,38N,57N,58N……ホト
ダイオードのＮ型領域、37P,38P,57P,58P……ホトダイ
オードのＰ型領域、43……第1Pベース領域、49……第2P
ベース領域、55……ツェナーダイオードの第4N型領域、
56……第3N型領域、M1，M2……スイッチング用MOS FE
T、Ｇ……ゲート端子。
第１及び第２の実施例を示す断面図、第３図及び第４図
は第２の発明の半導体装置のそれぞれ第１及び第２の実
施例を示す断面図、第５図及び第６図は従来の半導体装
置のそれぞれ第１及び第２の従来例を示す断面図であ
る。 1,21,41……Ｎ型半導体基板（Ｎベース領域）、2,22,42
……Ｐエミッタ領域、3,23……Ｐベース領域、4,24,44
……第1Nエミッタ領域、8,28,48……第2Nエミッタ領
域、10,30,50,52……配線、11,31,51……アイソレーシ
ョン領域、33,53……チャネル領域、34,54……ゲート電
極、35……ツェナーダイオードの第3N型領域、37，38，
57，58……ホトダイオード、37N,38N,57N,58N……ホト
ダイオードのＮ型領域、37P,38P,57P,58P……ホトダイ
オードのＰ型領域、43……第1Pベース領域、49……第2P
ベース領域、55……ツェナーダイオードの第4N型領域、
56……第3N型領域、M1，M2……スイッチング用MOS FE
T、Ｇ……ゲート端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 實方 宏司 神奈川県横浜市緑区中山町450番地 東 芝コンポーネンツ株式会社内 (56)参考文献 特開 昭56−110254（ＪＰ，Ａ) 特開 昭56−110263（ＪＰ，Ａ) 特開 昭55−3694（ＪＰ，Ａ)
Claims (8)
- 【請求項１】（ａ）Ｎ型半導体基板の第１主面より形成
されるアノードとなるＰエミッタ領域と、第１主面と反
対側の第２主面より形成されるＰベース領域と、Ｐベー
ス領域内に形成されるカソードとなる第1Nエミッタ領域
と、Ｐベース領域とＰエミッタ領域とに挟まれる前記Ｎ
型半導体基板部分のＮベース領域と、からなるPNPN4層
構造を有する主サイリスタと、 （ｂ）前記Ｐベース領域内に第1Nエミッタ領域と分離し
て形成される第2Nエミッタ領域と、前記Ｐベース領域
と、前記Ｎベース領域と、前記Ｐエミッタ領域と、から
なるPNPN4層構造を有する補助サイリスタと、 （ｃ）第1Nエミッタ領域と、第2Nエミッタ領域と、第１
及び第２のＮエミッタ領域に挟まれ第２主面に露出する
Ｐベース領域の表面部分のチャネル領域と、このチャネ
ル領域と絶縁膜を介して対向するゲート電極とからなる
MOS構造を有するとともに、該MOS構造のゲート電極上に
絶縁層を介して位置する別の電極などの動作特性を制御
する周辺回路構成を持たない、スイッチング用MOS FET
と、 （ｄ）前記MOS FETのゲート電極に接続するゲート付勢
手段と、 を有することを特徴とする半導体装置。 - 【請求項２】ゲート付勢手段が、抵抗を通してＰベース
領域に接続されるゲート端子と前記ゲート電極とを接続
する手段である特許請求の範囲第１項記載の半導体装
置。 - 【請求項３】ゲート付勢手段が、第2Nエミッタ領域近傍
のＰベース領域内に設けられる素子分離領域に、ホトダ
イオードを形成し、このホトダイオードのＰ型領域と前
記ゲート電極とを接続し、ホトダイオードのＮ型領域と
Ｐベース領域とを接続する手段である特許請求の範囲第
１項記載の半導体装置。 - 【請求項４】前記Ｐベース領域内に第１及び第２のＮエ
ミッタ領域と分離してツェナーダイオードを構成する第
3N型領域を設けた特許請求の範囲第１項ないし第３項い
ずれか記載の半導体装置。 - 【請求項５】（ａ）Ｎ型半導体基板の第１主面より形成
されるアノードとなるＰエミッタ領域と、第１主面と反
対側の第２主面より形成される第1Pベース領域と、第1P
ベース領域内に形成されるカソードとなる第1Nエミッタ
領域と、第1Pベース領域とＰエミッタ領域とに挟まれる
前記Ｎ型半導体基板部分のＮベース領域とからなるPNPN
4層構造を有する主サイリスタと、（ｂ）Ｎ型半導体基
板の第２主面より第1Pベース領域と分離して形成される
第2Pベース領域と、第2Pベース領域内に形成される第2N
エミッタ領域と、第2Pベース領域とＰエミッタ領域とに
挟まれる前記Ｎ型半導体基板部分のＮベース領域と、Ｐ
エミッタ領域と、からなるPNPN4層構造を有する補助サ
イリスタと、 （ｃ）第2Pベース領域内に第2Nエミッタ領域と分離して
形成される第3N型領域と、第2Nエミッタ領域と、第2Nエ
ミッタ領域と第3N型領域とに挟まれ第２主面に露出する
第2Pベース領域の表面部分のチャネル領域と、このチャ
ネル領域と絶縁膜を介して対向するゲート電極と、から
なるスイッチング用MOS FETと、 （ｄ）前記MOS FETのゲート電極に接続するゲート付勢
手段と、を有し、第1Pベース領域と第3N型領域とを電気
的に接続することを特徴とする半導体装置。 - 【請求項６】ゲート付勢手段が、抵抗を通して第2Pベー
ス領域に接続されるゲート端子と前記ゲート電極とを接
続する手段である特許請求の範囲第５項記載の半導体装
置。 - 【請求項７】ゲート付勢手段が、第2Nエミッタ領域近傍
の第2Pベース領域内に設けられる素子分離領域に、ホト
ダイオードを形成し、このホトダイオードのＰ型領域と
前記ゲート電極とを接続し、ホトダイオードのＮ型領域
と第2Pベース領域とを接続する手段である特許請求の範
囲第５項記載の半導体装置。 - 【請求項８】前記第2Pベース領域内に第2Nエミッタ領域
及び第3N型領域と分離してツェナーダイオードを構成す
る第４のＮ型領域を設けた特許請求の範囲第５項ないし
第７項いずれか記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260869A JP2633585B2 (ja) | 1987-10-16 | 1987-10-16 | 半導体装置 |
| US07/257,673 US4982259A (en) | 1987-10-16 | 1988-10-14 | Sensitive thyristor having improved noise-capability |
| EP88117118A EP0312088B1 (en) | 1987-10-16 | 1988-10-14 | Sensitive thyristor having improved noise-capability |
| DE3855701T DE3855701T2 (de) | 1987-10-16 | 1988-10-14 | Empfindlicher Thyristor mit verbesserter Rausch-Festigkeit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260869A JP2633585B2 (ja) | 1987-10-16 | 1987-10-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01102963A JPH01102963A (ja) | 1989-04-20 |
| JP2633585B2 true JP2633585B2 (ja) | 1997-07-23 |
Family
ID=17353881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260869A Expired - Lifetime JP2633585B2 (ja) | 1987-10-16 | 1987-10-16 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4982259A (ja) |
| EP (1) | EP0312088B1 (ja) |
| JP (1) | JP2633585B2 (ja) |
| DE (1) | DE3855701T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698454A (en) * | 1995-07-31 | 1997-12-16 | Ixys Corporation | Method of making a reverse blocking IGBT |
| DE19857673C1 (de) * | 1998-12-14 | 2000-05-04 | Siemens Ag | Leistungshalbleiterbauelement mit Randabschluß |
| US6936908B2 (en) | 2001-05-03 | 2005-08-30 | Ixys Corporation | Forward and reverse blocking devices |
| EP1427107B1 (fr) * | 2002-12-04 | 2011-09-14 | STMicroelectronics S.A. | Commutateur de type SCR commande en HF |
| FR2861229A1 (fr) * | 2003-10-17 | 2005-04-22 | St Microelectronics Sa | Commutateur scr a commande hf isole |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629458B2 (ja) * | 1973-07-02 | 1981-07-08 | ||
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| JPS553694A (en) * | 1978-06-16 | 1980-01-11 | Motorola Inc | Device for triggering monolithic semiconductor |
| JPS5552458A (en) * | 1978-10-12 | 1980-04-16 | Matsushita Electric Works Ltd | Eaves gutter and making method thereof |
| JPS56110254A (en) * | 1980-02-04 | 1981-09-01 | Oki Electric Ind Co Ltd | Pnpn semiconductor switch |
| JPS56110263A (en) * | 1980-02-04 | 1981-09-01 | Oki Electric Ind Co Ltd | Thyristor element |
| DE3112942A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor und verfahren zu seinem betrieb |
| DE3112941A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit innerer stromverstaerkung und verfahren zu seinem betrieb |
| JPS60115263A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置 |
| JPS6239065A (ja) * | 1985-08-14 | 1987-02-20 | Toshiba Corp | 増幅ゲ−ト型サイリスタ |
-
1987
- 1987-10-16 JP JP62260869A patent/JP2633585B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-14 DE DE3855701T patent/DE3855701T2/de not_active Expired - Lifetime
- 1988-10-14 EP EP88117118A patent/EP0312088B1/en not_active Expired - Lifetime
- 1988-10-14 US US07/257,673 patent/US4982259A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3855701T2 (de) | 1997-05-07 |
| EP0312088B1 (en) | 1996-12-11 |
| JPH01102963A (ja) | 1989-04-20 |
| EP0312088A2 (en) | 1989-04-19 |
| DE3855701D1 (de) | 1997-01-23 |
| EP0312088A3 (en) | 1990-12-27 |
| US4982259A (en) | 1991-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920010314B1 (ko) | 반도체 장치 | |
| JP3149773B2 (ja) | 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ | |
| JP2633585B2 (ja) | 半導体装置 | |
| US4520277A (en) | High gain thyristor switching circuit | |
| JPH06188424A (ja) | 半導体構成部品 | |
| JPH0465552B2 (ja) | ||
| JPS637471B2 (ja) | ||
| JP3249891B2 (ja) | 半導体装置およびその使用方法 | |
| JPH088422A (ja) | たて型ｍｏｓ半導体装置 | |
| JPH05190561A (ja) | 半導体装置 | |
| JP2581233B2 (ja) | 横型伝導度変調ｍｏｓｆｅｔ | |
| JP2960108B2 (ja) | 過電圧保護機能付半導体素子 | |
| JPH047592B2 (ja) | ||
| JP3278534B2 (ja) | Ｍｏｓゲート型電力用半導体素子とその駆動方法 | |
| JPH0113232B2 (ja) | ||
| JP2500802B2 (ja) | 半導体装置 | |
| KR100226741B1 (ko) | 정전기보호회로 | |
| JP3146650B2 (ja) | パワー集積回路 | |
| JP2793925B2 (ja) | 制御ゲート付きサイリスタ | |
| JP2502696B2 (ja) | 半導体集積回路装置 | |
| JP3387622B2 (ja) | 半導体装置の保護回路 | |
| JP2713496B2 (ja) | 半導体装置 | |
| JP3300563B2 (ja) | 絶縁ゲート型電力用半導体装置 | |
| JP3191577B2 (ja) | 複合圧接型半導体装置 | |
| JPH04335560A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 11 |