JPH01102963A - 半導体装置 - Google Patents
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- JPH01102963A JPH01102963A JP62260869A JP26086987A JPH01102963A JP H01102963 A JPH01102963 A JP H01102963A JP 62260869 A JP62260869 A JP 62260869A JP 26086987 A JP26086987 A JP 26086987A JP H01102963 A JPH01102963 A JP H01102963A
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- 239000000758 substrate Substances 0.000 claims abstract description 18
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
- H01L29/66371—Thyristors structurally associated with another device, e.g. built-in diode
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/111—Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、主サイリスタと補助サイリスタ（パイロット
サイリスタとも呼ばれる）を１つの半導体基板にｔｉｎ
ｔ、た半導体装置に関するもので、特に耐ノイズ性にす
ぐれた高感度サイリスタに係るものである。
サイリスタとも呼ばれる）を１つの半導体基板にｔｉｎ
ｔ、た半導体装置に関するもので、特に耐ノイズ性にす
ぐれた高感度サイリスタに係るものである。
（従来の技術）
サイリスタは従来より電源コントロール用として多く使
用されてきた。 第５図は従来のサイリスタの構成を示
す模式的な断面図である。 サイリスタはＮエミッタ領
ｋＡ４、Ｐベース領域３、Ｎベース領域１及びＰエミッ
タ領域２の４Ｆｉｆｉ構造を有し、Ｎエミッタ領域４に
陰ｉ＃１６、Ｐエミッタ領域２に陽極５、Ｐベース領域
３にゲート電極７をそれぞれ設ける。
用されてきた。 第５図は従来のサイリスタの構成を示
す模式的な断面図である。 サイリスタはＮエミッタ領
ｋＡ４、Ｐベース領域３、Ｎベース領域１及びＰエミッ
タ領域２の４Ｆｉｆｉ構造を有し、Ｎエミッタ領域４に
陰ｉ＃１６、Ｐエミッタ領域２に陽極５、Ｐベース領域
３にゲート電極７をそれぞれ設ける。
陽極電圧等所定条件で、オフ状態のサイリスタのゲート
電流を増加してゆくと、サイリスタはオン状態に移行す
るが、このターンオンに必要な最小のゲート電流をゲー
トターンオン電流Ｉ ＧＴであられし、Ｉ ＧＴが小さ
い程感度が良い、 サイリスタのゲートターンオン電流
Ｉ ＧＴは種々の方法で制御されている。 例えば、ゲ
ートとＮエミッタ間に抵抗を入れゲート信号電流の一部
を抵抗に分流する、などである。
電流を増加してゆくと、サイリスタはオン状態に移行す
るが、このターンオンに必要な最小のゲート電流をゲー
トターンオン電流Ｉ ＧＴであられし、Ｉ ＧＴが小さ
い程感度が良い、 サイリスタのゲートターンオン電流
Ｉ ＧＴは種々の方法で制御されている。 例えば、ゲ
ートとＮエミッタ間に抵抗を入れゲート信号電流の一部
を抵抗に分流する、などである。
またオフ状態のサイリスタの陽極と陰極間にノイズ電圧
などのうち、急激な立上りの電圧が印加されると、ゲー
ト信号を与えないのに、サイリス夕はオン状態に移行す
ることがある。 これはＰベース領域とＮベース領域の
接合容量が充電されるため、Ｃｄｖ／ｄｔの変位電流が
接合全面に流れる。
などのうち、急激な立上りの電圧が印加されると、ゲー
ト信号を与えないのに、サイリス夕はオン状態に移行す
ることがある。 これはＰベース領域とＮベース領域の
接合容量が充電されるため、Ｃｄｖ／ｄｔの変位電流が
接合全面に流れる。
ちょうど、この電流がゲート電流を流したのと同様な効
果をもち、サイリスタはターンオンする。
果をもち、サイリスタはターンオンする。
このオン状態に至るぎりぎりの電圧変化率ｄｖ／ｄｔを
臨界オフ電圧上昇率と呼び、この値が高い程サイリスタ
はオンしに＜＜、好ましい、 これらの現象を総称して
ｄＶ／ｄｔ特性という。
臨界オフ電圧上昇率と呼び、この値が高い程サイリスタ
はオンしに＜＜、好ましい、 これらの現象を総称して
ｄＶ／ｄｔ特性という。
第６図は従来のいわゆる増幅ゲート型サイリスタの構成
を示す模式的断面図である。 同図において第５図と同
一符号は同一部分又は対応部分を表す、 主サイリスタ
はＮエミッタ領域４、Ｐベース領域３、Ｎベース領域ｌ
及びＰエミッタ領域２の４層構造を有し、ｄｖ／ｄｔ特
性を高めるため陰４ｉ！ｉ側は短絡エミッタ構造となっ
ている。 補助サイリスタはＮエミッタ領域８、Ｐベー
ス領域９、Ｎベース領域１及びＰエミッタ領域２の４層
構造を有し、高感度になるようつくられる。 補助サイ
リスタのＮエミッタ領域８と主サイリスタのＰペース領
域３とは配線１０により接続される。
を示す模式的断面図である。 同図において第５図と同
一符号は同一部分又は対応部分を表す、 主サイリスタ
はＮエミッタ領域４、Ｐベース領域３、Ｎベース領域ｌ
及びＰエミッタ領域２の４層構造を有し、ｄｖ／ｄｔ特
性を高めるため陰４ｉ！ｉ側は短絡エミッタ構造となっ
ている。 補助サイリスタはＮエミッタ領域８、Ｐベー
ス領域９、Ｎベース領域１及びＰエミッタ領域２の４層
構造を有し、高感度になるようつくられる。 補助サイ
リスタのＮエミッタ領域８と主サイリスタのＰペース領
域３とは配線１０により接続される。
ゲート電極７は補助サイリスタのＰベース領域９に設け
られる。 ゲート端子Ｇより、比較的小さなゲート電流
が与えられると補助サイリスタはオンし、この増幅され
たオン電流は配線１０を通り、主サイリスタのゲート電
流となり、主サイリスタはターンオンする。
られる。 ゲート端子Ｇより、比較的小さなゲート電流
が与えられると補助サイリスタはオンし、この増幅され
たオン電流は配線１０を通り、主サイリスタのゲート電
流となり、主サイリスタはターンオンする。
（発明が解決しようとする問題点）
サイリスタのゲート感度は高いほうが望ましい。
特に最近マイコン等の家庭電気製品への応用が進みつつ
あり、ＩＣによるサイリスタの直接１％＠動が望まれ、
高いゲート感度のサイリスタのニーズは非常に大きい、
しかし従来のサイリスタでは、ゲート感度を高くする
とｄｖ／ｄｔ特性は低下し、使用中サイリスタの陽極陰
極間に外部回路から印加されるノイズ電圧により誤動作
が発生し易くなり、耐ノイズ性が劣化すると、いう問題
がある。
あり、ＩＣによるサイリスタの直接１％＠動が望まれ、
高いゲート感度のサイリスタのニーズは非常に大きい、
しかし従来のサイリスタでは、ゲート感度を高くする
とｄｖ／ｄｔ特性は低下し、使用中サイリスタの陽極陰
極間に外部回路から印加されるノイズ電圧により誤動作
が発生し易くなり、耐ノイズ性が劣化すると、いう問題
がある。
高いｄｖ／ｄｔを得るための方法として、例えばＰベー
ス領域の濃度を高くしベース抵抗を低くするとか、Ｐベ
ース領域と陰極との間に抵抗を入れるとかの方法がある
が、これらはゲートターンオン電流Ｉ ＧＴを大きくし
て、ゲート感度を損なう。
ス領域の濃度を高くしベース抵抗を低くするとか、Ｐベ
ース領域と陰極との間に抵抗を入れるとかの方法がある
が、これらはゲートターンオン電流Ｉ ＧＴを大きくし
て、ゲート感度を損なう。
従来技術ではサイリスタの高感度化と高いｄＶ／ｄｔ特
性とを同時に得ることは困麺な問題である。
性とを同時に得ることは困麺な問題である。
本発明の目的は、高いゲート感度と高い耐ノイズ性（高
いｄｖ／ｄｔ特性）を合わせ持つサイリスタを提供する
ことである。
いｄｖ／ｄｔ特性）を合わせ持つサイリスタを提供する
ことである。
［発明の構成］
（問題点を解決するための手段と作用）本発明の半導体
装置は、（ａ）Ｎ型半導体基板の第２主面からこれと反
対側の第１主面にわたり形成される主電流の流れるＰＮ
ＰＮＡ層構造を有し、且つ比較的低感度であるが十分高
いｄｖ／ｄｔ特性を持つ主サイリスタと、（ｂ）前記Ｎ
型半導体基板の第２主面から第１主面にわたり形成され
主サイリスクをターンオンさせるに必要な電流が流れる
ＰＮＰＮＪ層構造を有し、且つ十分高い感度を持つ補助
サイリスタと、（ｃ）補助サイリスタのＮエミッタ領域
と主サイリスタのＮエミッタ領域又はＰベース領域との
間に設けられるスイッチング用ＭＯＳＦＥＴと、（ｄ
）電気的又は光学的なゲート信号により前記ＭＯＳＦＥ
Ｔをオンすると共に補助サイリスタをターンオンさせる
ゲート付勢手段と、を有することを特徴とするものであ
る。
装置は、（ａ）Ｎ型半導体基板の第２主面からこれと反
対側の第１主面にわたり形成される主電流の流れるＰＮ
ＰＮＡ層構造を有し、且つ比較的低感度であるが十分高
いｄｖ／ｄｔ特性を持つ主サイリスタと、（ｂ）前記Ｎ
型半導体基板の第２主面から第１主面にわたり形成され
主サイリスクをターンオンさせるに必要な電流が流れる
ＰＮＰＮＪ層構造を有し、且つ十分高い感度を持つ補助
サイリスタと、（ｃ）補助サイリスタのＮエミッタ領域
と主サイリスタのＮエミッタ領域又はＰベース領域との
間に設けられるスイッチング用ＭＯＳＦＥＴと、（ｄ
）電気的又は光学的なゲート信号により前記ＭＯＳＦＥ
Ｔをオンすると共に補助サイリスタをターンオンさせる
ゲート付勢手段と、を有することを特徴とするものであ
る。
尚第１の発明は、主サイリスタのＮエミッタ領域と補助
サイリスタのＮエミッタ領域とは一体化されたＰベース
領域内に互いに分離して設けられ、両サイリスタのＮベ
ース領域及びＰエミッタ領域はそれぞれ一体化された領
域であり、ゲート電流を直接Ｐベース領域に流してター
ンオンする従来のサイリスタに、前記（ａ ）ないしく
ｄ ）記載の本発明を適用したものである。
サイリスタのＮエミッタ領域とは一体化されたＰベース
領域内に互いに分離して設けられ、両サイリスタのＮベ
ース領域及びＰエミッタ領域はそれぞれ一体化された領
域であり、ゲート電流を直接Ｐベース領域に流してター
ンオンする従来のサイリスタに、前記（ａ ）ないしく
ｄ ）記載の本発明を適用したものである。
又第２の発明は、主サイリスタのＰベース領域と補助サ
イリスタのＰベース領域を互いに分離して形成し各ベー
ス領域内にそれぞれのＮエミッタ領域を設け、両サイリ
スタのＮベース領域及びＰエミッタ領域はそれぞれ一体
化された領域としたものであり、従来のいわゆる増幅ゲ
ート型サイリスタに前記（ａ ）ないしくｄ ）記載の
本発明を適用したものである。
イリスタのＰベース領域を互いに分離して形成し各ベー
ス領域内にそれぞれのＮエミッタ領域を設け、両サイリ
スタのＮベース領域及びＰエミッタ領域はそれぞれ一体
化された領域としたものであり、従来のいわゆる増幅ゲ
ート型サイリスタに前記（ａ ）ないしくｄ ）記載の
本発明を適用したものである。
本発明の半導体装置がオフ状態にあるときは、前記ＭＯ
ＳＦＥＴはオフ状態で主サイリスタと補助サイリスタと
は分離され、本発明の半導体装置のｄｖ／ｄｔ特性は主
サイリスタのｄＶ／ｄｔ特性により主として支配され、
十分高いｄＶ／ｄｔ特性を示す。
ＳＦＥＴはオフ状態で主サイリスタと補助サイリスタと
は分離され、本発明の半導体装置のｄｖ／ｄｔ特性は主
サイリスタのｄＶ／ｄｔ特性により主として支配され、
十分高いｄＶ／ｄｔ特性を示す。
ゲート信号が入力されると前記ＭＯＳＦＥＴはオンし、
主サイリスタと補助サイリスタは連接されると共に高感
度の補助サイリスタはターンオンし、これにより主サイ
リスタがターンオンする。
主サイリスタと補助サイリスタは連接されると共に高感
度の補助サイリスタはターンオンし、これにより主サイ
リスタがターンオンする。
即ち小さなゲート信号により主サイリスタをターンオン
させることができる。
させることができる。
（実施例）
第１図は、第１の発明の半導体装置の実施例を示す模式
的な断面図である。 Ｎ型半導体基板２１には、この基
板２１の第１の主面（図面の下方）から拡散されてアノ
ードとなるＰエミッタ領域２２と、第２主面（上方）に
形成されるＰベース領域２３と、この領域２３内に形成
されたカソードとなる第１Ｎエミッタ領域２４と、Ｐベ
ース領域２３とＰエミッタ領域２２とに挟まれるＮベー
ス領３！１Ｑ２１（基板２１の一部分）と、からなるＰ
ＮＰＮ構造を有し、Ｐエミッタ領域２２とオーミック接
触する陽極２５と、第１Ｎエミッタ領域とオーミック接
触をする陰極２６を設けた主サイリスタが形成されてい
る。 又同基板には、Ｐベース領域２３内に第１Ｎエミ
ッタ領域２４と分離して形成される第２Ｎエミッタ領域
２８、Ｐベース領域２３、Ｎベース領域２１及びＰエミ
ッタ領域２２とからなるＰＮＰＮＪ層構造を有する補助
サイリスタが形成されている。 第１Ｎエミッタ領域２
４と、第２Ｎエミッタ領域２８と、これら第１、第２の
Ｎエミッタ領域に挟まれるＰベース領１２３の表面部分
のチャネル領域３３と、領域３３に絶縁膜を介して対向
するゲート電１ｆｆ１３４と、からなるスイッチングＭ
ＯＳＦＥＴＭユが主サイリスタと補助サイリスタとの間
に設けられる。
的な断面図である。 Ｎ型半導体基板２１には、この基
板２１の第１の主面（図面の下方）から拡散されてアノ
ードとなるＰエミッタ領域２２と、第２主面（上方）に
形成されるＰベース領域２３と、この領域２３内に形成
されたカソードとなる第１Ｎエミッタ領域２４と、Ｐベ
ース領域２３とＰエミッタ領域２２とに挟まれるＮベー
ス領３！１Ｑ２１（基板２１の一部分）と、からなるＰ
ＮＰＮ構造を有し、Ｐエミッタ領域２２とオーミック接
触する陽極２５と、第１Ｎエミッタ領域とオーミック接
触をする陰極２６を設けた主サイリスタが形成されてい
る。 又同基板には、Ｐベース領域２３内に第１Ｎエミ
ッタ領域２４と分離して形成される第２Ｎエミッタ領域
２８、Ｐベース領域２３、Ｎベース領域２１及びＰエミ
ッタ領域２２とからなるＰＮＰＮＪ層構造を有する補助
サイリスタが形成されている。 第１Ｎエミッタ領域２
４と、第２Ｎエミッタ領域２８と、これら第１、第２の
Ｎエミッタ領域に挟まれるＰベース領１２３の表面部分
のチャネル領域３３と、領域３３に絶縁膜を介して対向
するゲート電１ｆｆ１３４と、からなるスイッチングＭ
ＯＳＦＥＴＭユが主サイリスタと補助サイリスタとの間
に設けられる。
抵抗Ｒ１を通してＰベース領域２３に接続されるゲート
端子Ｇとゲートな極３４とを接続する配線３０とからな
るゲート付勢手段が設けられる。
端子Ｇとゲートな極３４とを接続する配線３０とからな
るゲート付勢手段が設けられる。
このゲート付勢手段は、特許請求の範囲第２項記載のの
実施Ｒ様であり、電気的なゲート信号によるものである
。 Ｐベース領域２３内に、第１、第２のＮエミッタ領
域２４．２８と分離してツェナーダイオードのＮ型層と
なる第３のＮ型領域３５が設けられる。 符号３１は基
板の両面より拡散、接続されるアイソレーション領域で
ある。
実施Ｒ様であり、電気的なゲート信号によるものである
。 Ｐベース領域２３内に、第１、第２のＮエミッタ領
域２４．２８と分離してツェナーダイオードのＮ型層と
なる第３のＮ型領域３５が設けられる。 符号３１は基
板の両面より拡散、接続されるアイソレーション領域で
ある。
尚主サイリスタの第１Ｎエミッタ領域２４及びＰベース
領域２３の形状や不純物濃度は、主サイリスタの注入効
率が低くなるように即ち低感度であるが所望の高いｄｖ
／ｄｔが得られるようになっている。 又補助サイリス
タの第２Ｎエミッタ領域２８及びＰベース領域２３の形
状や不純物濃度は補助サイリスタが高感度となるよう作
られる。
領域２３の形状や不純物濃度は、主サイリスタの注入効
率が低くなるように即ち低感度であるが所望の高いｄｖ
／ｄｔが得られるようになっている。 又補助サイリス
タの第２Ｎエミッタ領域２８及びＰベース領域２３の形
状や不純物濃度は補助サイリスタが高感度となるよう作
られる。
次に上記サイリスタの動作について説明する。
まずゲート端子Ｇにゲート信号が印加されていないとき
は、ＭＯＳ ＦＥＴＭＩはオフされ、主サイリスタと
補助サイリスタとは分離され、両サイリスタはオフ状態
にある。 誤動作のおそれのある立上りが急峻なノイズ
電圧が陽極及び陰極間に印加されても、主サイリスタは
十分なｄｖ／ｄｔ特性を持つのでターンオンしない、
次にゲート端子Ｇに、ゲート信号としてＭＯＳ ＦＥ
ＴＭ上のしきい値電圧Ｖｔｈ以上の正電圧が印加される
と、チャネル領域３３の導電型はＰ型からＮ型に反転し
、１工はオンし、主サイリスタの第１Ｎエミッタ領域と
補助サイリスタの第２Ｎエミッタ領域とは接続されると
同時に、ゲート端子Ｇからは抵抗Ｒ７を通してＰベース
領域２３にゲート電流が流れ込み、補助サイリスタがタ
ーンオンし、引続き主サイリスタがターンオンする。
このときのゲト端子Ｇにかかる電圧はＭＯＳ ＦＥＴ
Ｍユのしきい値電圧Ｖｔｈが約１．５■、補助サイリス
タがターンオンするためのｖＧＴが０．５■で、たかだ
か２■ぐらいである。 このときゲート電流は１ｏμＡ
程度であり、所望の高感度が得られる。 尚抵抗Ｒ１は
ｖｔｈ、ｖＧＴを勘案し適正なゲート電流を得るための
調整抵抗、第３Ｎ型領域３５はＭＯＳ ＦＥＴ旦ユの
ゲート酸化膜保護用のツェナーダイオードのＮ型領域で
ある。
は、ＭＯＳ ＦＥＴＭＩはオフされ、主サイリスタと
補助サイリスタとは分離され、両サイリスタはオフ状態
にある。 誤動作のおそれのある立上りが急峻なノイズ
電圧が陽極及び陰極間に印加されても、主サイリスタは
十分なｄｖ／ｄｔ特性を持つのでターンオンしない、
次にゲート端子Ｇに、ゲート信号としてＭＯＳ ＦＥ
ＴＭ上のしきい値電圧Ｖｔｈ以上の正電圧が印加される
と、チャネル領域３３の導電型はＰ型からＮ型に反転し
、１工はオンし、主サイリスタの第１Ｎエミッタ領域と
補助サイリスタの第２Ｎエミッタ領域とは接続されると
同時に、ゲート端子Ｇからは抵抗Ｒ７を通してＰベース
領域２３にゲート電流が流れ込み、補助サイリスタがタ
ーンオンし、引続き主サイリスタがターンオンする。
このときのゲト端子Ｇにかかる電圧はＭＯＳ ＦＥＴ
Ｍユのしきい値電圧Ｖｔｈが約１．５■、補助サイリス
タがターンオンするためのｖＧＴが０．５■で、たかだ
か２■ぐらいである。 このときゲート電流は１ｏμＡ
程度であり、所望の高感度が得られる。 尚抵抗Ｒ１は
ｖｔｈ、ｖＧＴを勘案し適正なゲート電流を得るための
調整抵抗、第３Ｎ型領域３５はＭＯＳ ＦＥＴ旦ユの
ゲート酸化膜保護用のツェナーダイオードのＮ型領域で
ある。
次に第１図のサイリスタのゲート付勢手段を光学的に行
う場合の実施例を第２図に示す、 Ｐペース領域内の第
２Ｎエミッタ領域２８とＰベース領域２３との接合近傍
を受光部とし、受光部に絶縁層（例えば５ｉｎ２膜）３
９によって素子分離される例えば２つの領域を設ける。
う場合の実施例を第２図に示す、 Ｐペース領域内の第
２Ｎエミッタ領域２８とＰベース領域２３との接合近傍
を受光部とし、受光部に絶縁層（例えば５ｉｎ２膜）３
９によって素子分離される例えば２つの領域を設ける。
該領域内にそれぞれホトダイオード１ヱ及び１旦を形
成し、ホトダイオードユニのＰ型頭域３７Ｐとゲート電
極３４と、ホトダイオード１ヱのＮ型領域３７Ｎとホト
ダイオード３８のＰ型頭域３８Ｐと、ホトダイオード１
互のＮ型領域３８ＮとＰベース領域２３と、をそれぞれ
接続する。 ホトダイオード１ヱ、１互及び受光部に信
号光を照射すると、ホトダイオードユ、ユ１に起電力が
生じ、ＭＯＳＦＥＴＭＩをオンさせる。 そしてＰベー
ス領域２３に発生した光電流により補助サイリスタがオ
ンし、引続き主サイリスタがオンする。
成し、ホトダイオードユニのＰ型頭域３７Ｐとゲート電
極３４と、ホトダイオード１ヱのＮ型領域３７Ｎとホト
ダイオード３８のＰ型頭域３８Ｐと、ホトダイオード１
互のＮ型領域３８ＮとＰベース領域２３と、をそれぞれ
接続する。 ホトダイオード１ヱ、１互及び受光部に信
号光を照射すると、ホトダイオードユ、ユ１に起電力が
生じ、ＭＯＳＦＥＴＭＩをオンさせる。 そしてＰベー
ス領域２３に発生した光電流により補助サイリスタがオ
ンし、引続き主サイリスタがオンする。
次に第２の発明の実施例を第３図及び第４図に示す、
この発明の半導体装置は、従来の増幅型ゲートサイリス
タに本発明を適用したもので、第３図はゲート付勢手段
を電気的に、第４図は光学的に行うものである。 第３
図の実施例について説明する。 主サイリスタの第１Ｐ
ベース領域４３と補助サイリスタの第２Ｐベース領域４
９とは分離され、各ベース領域内に第１Ｎエミッタ領域
４４と第２Ｎエミッタ領域４８が形成される。
この発明の半導体装置は、従来の増幅型ゲートサイリス
タに本発明を適用したもので、第３図はゲート付勢手段
を電気的に、第４図は光学的に行うものである。 第３
図の実施例について説明する。 主サイリスタの第１Ｐ
ベース領域４３と補助サイリスタの第２Ｐベース領域４
９とは分離され、各ベース領域内に第１Ｎエミッタ領域
４４と第２Ｎエミッタ領域４８が形成される。
両サイリスタのＮベース領域４１及びＰエミッタ領域４
２はそれぞれ１体となっている。 第２Ｐベース領域内
に第３Ｎ型領域５６が設けられ、第２Ｎエミッタ領域４
８をドレイン、第３Ｎ型領域５６をソース、内領域に挟
まれる第２主面部分のチャネル領域５３と、領域５３に
絶縁膜を介して対向するゲート電極５４とからなるスイ
ッチング用ＭＯＳＦＥＴＭ２が設けられる。 ソースと
なる第３Ｎ型領域５６は、主サイリスタの第１Ｐベース
領域４３に配線５２により接続される。
２はそれぞれ１体となっている。 第２Ｐベース領域内
に第３Ｎ型領域５６が設けられ、第２Ｎエミッタ領域４
８をドレイン、第３Ｎ型領域５６をソース、内領域に挟
まれる第２主面部分のチャネル領域５３と、領域５３に
絶縁膜を介して対向するゲート電極５４とからなるスイ
ッチング用ＭＯＳＦＥＴＭ２が設けられる。 ソースと
なる第３Ｎ型領域５６は、主サイリスタの第１Ｐベース
領域４３に配線５２により接続される。
ゲート付勢手段は、抵抗Ｒ２を通して第２Ｐベース領域
４９に接続されるゲート端子Ｇとゲート電極５４とを配
線５０によって接続したものである。
４９に接続されるゲート端子Ｇとゲート電極５４とを配
線５０によって接続したものである。
符号４５及び４６はそれぞれ陽極及び陰極で、Ａ及びＫ
は陽極端子及び陰極端子である。 主サイリスタの第１
Ｎエミッタ領域は、いわゆる短絡エミッタ構造とし、所
望の十分高いｄｖ／ ｄｔ特性が得られるよう作られる
。 又補助サイリスタは、例えば第２Ｐベース領域のト
ランジスタ作用をする実効ベース幅を狭くする等、高感
度特性を持つ。
は陽極端子及び陰極端子である。 主サイリスタの第１
Ｎエミッタ領域は、いわゆる短絡エミッタ構造とし、所
望の十分高いｄｖ／ ｄｔ特性が得られるよう作られる
。 又補助サイリスタは、例えば第２Ｐベース領域のト
ランジスタ作用をする実効ベース幅を狭くする等、高感
度特性を持つ。
第４Ｎ型領域５５は第２Ｐベース領域４９とツェナーダ
イオードを形成し、ＭＯＳ ＦＥＴＭ２のゲート酸化
膜を保護する。
イオードを形成し、ＭＯＳ ＦＥＴＭ２のゲート酸化
膜を保護する。
次に第３図のサイリスタの動作について説明する。 ゲ
ート信号が与えられない状態ではＭＯＳＦＥＴＭ２はオ
フされ主サイリスタと補助サイリスタとは分離される。
ート信号が与えられない状態ではＭＯＳＦＥＴＭ２はオ
フされ主サイリスタと補助サイリスタとは分離される。
陽極端子Ａと陰極端子にとの間に急峻なノイズ電圧が
印加されても、主サイリスタは十分高いｄＶ／ｄｔ特性
を持っているので、誤動作をしない、ＭＯＳ ＦＥＴ
Ｍ２のしきい値電圧Ｖｔｈより大きいゲート信号がゲー
ト端子Ｇに印加されると、ＭＯＳ ＦＥＴＭ２はオン
すると共に、抵抗Ｒ２を通して補助サイリスタにゲート
電流が流れ、補助サイリスタはオンする。 第２Ｎエミ
ッタ領域４８は配線５２等を介して主サイリスタの第１
Ｐベース領域４３と接続されているので、補助サイリス
タのオン電流は、主サイリスタのゲート電流となって第
１Ｐベース領ｔ！Ａ４３に流入し、主サイリスタはター
ンオンする。 即ちゲート端子Ｇから流入するゲート電
流は、補助サイリスタで増幅されるので、主サイリスタ
をターンオンさせるに十分な大きいゲート電流が得られ
る。
印加されても、主サイリスタは十分高いｄＶ／ｄｔ特性
を持っているので、誤動作をしない、ＭＯＳ ＦＥＴ
Ｍ２のしきい値電圧Ｖｔｈより大きいゲート信号がゲー
ト端子Ｇに印加されると、ＭＯＳ ＦＥＴＭ２はオン
すると共に、抵抗Ｒ２を通して補助サイリスタにゲート
電流が流れ、補助サイリスタはオンする。 第２Ｎエミ
ッタ領域４８は配線５２等を介して主サイリスタの第１
Ｐベース領域４３と接続されているので、補助サイリス
タのオン電流は、主サイリスタのゲート電流となって第
１Ｐベース領ｔ！Ａ４３に流入し、主サイリスタはター
ンオンする。 即ちゲート端子Ｇから流入するゲート電
流は、補助サイリスタで増幅されるので、主サイリスタ
をターンオンさせるに十分な大きいゲート電流が得られ
る。
この構造のサイリスタで、定格１０Ａ 、 ６００Ｖ
の半導体装置を製作した試行結果では、Ｒ２を２００に
ΩとしてＩ ＧＴが１０Ｂ Ａ 、 ｄｖ／ ｄｔが４
００Ｖ ／ μｓの素子が得られた。 これは従来の梢
３ｆｉ（第６図に示すもの）の増幅ゲート型サイリスタ
のＩ ＧＴが１００ ｔｔ Ａ 、 ｄｖ／ ｄｔが２
００Ｖ ／ Ｂ ｓであるのに較べ大幅に良い値であり
、本発明の効果は絶大といえよう。
の半導体装置を製作した試行結果では、Ｒ２を２００に
ΩとしてＩ ＧＴが１０Ｂ Ａ 、 ｄｖ／ ｄｔが４
００Ｖ ／ μｓの素子が得られた。 これは従来の梢
３ｆｉ（第６図に示すもの）の増幅ゲート型サイリスタ
のＩ ＧＴが１００ ｔｔ Ａ 、 ｄｖ／ ｄｔが２
００Ｖ ／ Ｂ ｓであるのに較べ大幅に良い値であり
、本発明の効果は絶大といえよう。
次に第４図の実施例について説明する。 このサイリス
タはゲート付勢手段を光学的に行うもので、第２図の実
施例におけるゲート付勢手段とはぼ等しい、 第２Ｎエ
ミッタ領域４８、第２Ｐベース頭域４９、Ｎベース領域
４１、及びＰエミッタ領域４２からなるＰＮＰＮ４層構
造のサイリスタは光照射によりターンオンできる補助サ
イリスタで、同じ受光部に設けられる絶縁層５９による
誘電体素子分離領域内にホトダイオード１ヱ。
タはゲート付勢手段を光学的に行うもので、第２図の実
施例におけるゲート付勢手段とはぼ等しい、 第２Ｎエ
ミッタ領域４８、第２Ｐベース頭域４９、Ｎベース領域
４１、及びＰエミッタ領域４２からなるＰＮＰＮ４層構
造のサイリスタは光照射によりターンオンできる補助サ
イリスタで、同じ受光部に設けられる絶縁層５９による
誘電体素子分離領域内にホトダイオード１ヱ。
ｉ旦が形成される。 ホトダイオード１ヱ、■は、光起
電力が直列になるよう即ちホトダイオード１ヱのＮ型領
域５７Ｎとホトダイオード５８のＰ型頭域５８Ｐが接続
される。 又光起電力が正極性となるポトダイオードΣ
ユのＰ型頭域５７ＰをＭＯＳ ＦＥＴのゲート電極５
４に、負極性となるホトダイオード１旦のＮ型領域５８
Ｎを第２Ｐベース領域４９にそれぞれ接続する。 信号
光を照射するとホトダイオード１１．５Ｕ、の光起電力
によりＭＯＳ ＦＥＴＭ２がオンすると共にＰベース
領域４９に発生した光電流により補助サイリスタはオン
し、引続き主サイリスクがターンオンする。
電力が直列になるよう即ちホトダイオード１ヱのＮ型領
域５７Ｎとホトダイオード５８のＰ型頭域５８Ｐが接続
される。 又光起電力が正極性となるポトダイオードΣ
ユのＰ型頭域５７ＰをＭＯＳ ＦＥＴのゲート電極５
４に、負極性となるホトダイオード１旦のＮ型領域５８
Ｎを第２Ｐベース領域４９にそれぞれ接続する。 信号
光を照射するとホトダイオード１１．５Ｕ、の光起電力
によりＭＯＳ ＦＥＴＭ２がオンすると共にＰベース
領域４９に発生した光電流により補助サイリスタはオン
し、引続き主サイリスクがターンオンする。
［発明の効果］
本発明の半導体装置は、高いｄｖ／ｄｔ特性の主サイリ
スタと高い感度の補助サイリスタとを１つの半導体基板
に並設し、その間にスイッチング用ＭＯ３ＰＥＴを設け
、ゲート信号のないときには両サイリスタは分離され、
ゲート信号の入力によって接続されるようにしたので、
実施例の試行結果にもみられるように、高い耐ノイズ性
と高い感度とを合せ持つサイリスタを提供することが可
能となった。
スタと高い感度の補助サイリスタとを１つの半導体基板
に並設し、その間にスイッチング用ＭＯ３ＰＥＴを設け
、ゲート信号のないときには両サイリスタは分離され、
ゲート信号の入力によって接続されるようにしたので、
実施例の試行結果にもみられるように、高い耐ノイズ性
と高い感度とを合せ持つサイリスタを提供することが可
能となった。
第１図及び第２図は第１の発明の半導体装置のそれぞれ
第１及び第２の実施例を示す断面図、第３図及び第４図
は第２の発明の半導体装置のそれぞれ第１及び第２の実
施例を示す断面図、第５図及び第６図は従来の半導体装
置のそれぞれ第１及び第２の従来例を示す断面図である
。 １．２１．４１・・・Ｎ型半導体基板（Ｎベース領域）
、 ２，２２．４２・・・Ｐエミッタ領域、 ３゜２
３・・・Ｐベース領域、 ４．２４．４４・・・第１Ｎ
エミッタ領域、 ８．２８．４８・・・第２Ｎエミッタ
領域、 １０．３０，５０．５２・・・配線、１１．３
１．５１・・・アイソレーション領域、３３．５３・・
・チャネル領域、 ３４．５４・・・ゲート電極、 ３
５・・・ツェナーダイオードの第３Ｎ型領域、 ユニ、
３８．５ヱ、Σ亙・・・ホトダイオード、 ３７Ｎ、
３８Ｎ、５７Ｎ、５８Ｎ・・・ホトダイオードのＮ型領
域、 ３７Ｐ、３８Ｐ、５７Ｐ。 ５８Ｐ・・・ホトダイオードのＰ型頭域、 ４３・・・
第１Ｐベース領域、 ４９・・・第２Ｐベース領域、５
５・・・ツェナーダイオードの第４Ｎ型領域、５６・・
・第３Ｎ型領域、 Ｍｌ、Ｍ２−・・スイッチング用Ｍ
ＯＳＦＥＴ、 Ｇ・・・ゲート端子。 特許出願人 株式会社 東 芝 域 第１Ｕ！ｇ１ 第２図 第３図 第５図
第１及び第２の実施例を示す断面図、第３図及び第４図
は第２の発明の半導体装置のそれぞれ第１及び第２の実
施例を示す断面図、第５図及び第６図は従来の半導体装
置のそれぞれ第１及び第２の従来例を示す断面図である
。 １．２１．４１・・・Ｎ型半導体基板（Ｎベース領域）
、 ２，２２．４２・・・Ｐエミッタ領域、 ３゜２
３・・・Ｐベース領域、 ４．２４．４４・・・第１Ｎ
エミッタ領域、 ８．２８．４８・・・第２Ｎエミッタ
領域、 １０．３０，５０．５２・・・配線、１１．３
１．５１・・・アイソレーション領域、３３．５３・・
・チャネル領域、 ３４．５４・・・ゲート電極、 ３
５・・・ツェナーダイオードの第３Ｎ型領域、 ユニ、
３８．５ヱ、Σ亙・・・ホトダイオード、 ３７Ｎ、
３８Ｎ、５７Ｎ、５８Ｎ・・・ホトダイオードのＮ型領
域、 ３７Ｐ、３８Ｐ、５７Ｐ。 ５８Ｐ・・・ホトダイオードのＰ型頭域、 ４３・・・
第１Ｐベース領域、 ４９・・・第２Ｐベース領域、５
５・・・ツェナーダイオードの第４Ｎ型領域、５６・・
・第３Ｎ型領域、 Ｍｌ、Ｍ２−・・スイッチング用Ｍ
ＯＳＦＥＴ、 Ｇ・・・ゲート端子。 特許出願人 株式会社 東 芝 域 第１Ｕ！ｇ１ 第２図 第３図 第５図
Claims (1)
- 【特許請求の範囲】 １、（ａ）Ｎ型半導体基板の第１主面より形成されるア
ノードとなるＰエミッタ領域と、第１主面と反対側の第
２主面より形成されるＰベース領域と、Ｐベース領域内
に形成されるカソードとなる第１Ｎエミッタ領域と、Ｐ
ベース領域とＰエミッタ領域とに挟まれる前記Ｎ型半導
体基板部分のＮベース領域と、からなるＰＮＰＮ４層構
造を有する主サイリスタと、 （ｂ）前記Ｐベース領域内に第１Ｎエミッタ領域と分離
して形成される第２Ｎエミッタ領域と、前記Ｐベース領
域と、前記Ｎベース領域と、前記Ｐエミッタ領域と、か
らなるＰＮＰＮ４層構造を有する補助サイリスタと、 （ｃ）第１Ｎエミッタ領域と、第２Ｎエミッタ領域と、
第１及び第２のＮエミッタ領域に挟まれ第２主面に露出
するＰベース領域の表面部分のチャネル領域と、このチ
ャネル領域と絶縁膜を介して対向するゲート電極と、か
らなるスイッチング用ＭＯＳＦＥＴと、 （ｄ）前記ＭＯＳＦＥＴのゲート電極に接続するゲート
付勢手段と、を有することを特徴とする半導体装置。 ２、ゲート付勢手段が、抵抗を通してＰベース領域に接
続されるゲート端子と前記ゲート電極とを接続する手段
である特許請求の範囲第１項記載の半導体装置。 ３、ゲート付勢手段が、第２Ｎエミッタ領域近傍のＰベ
ース領域内に設けられる素子分離領域に、ホトダイオー
ドを形成し、このホトダイオードのＰ型領域と前記ゲー
ト電極とを接続し、ホトダイオードのＮ型領域とＰベー
ス領域とを接続する手段である特許請求の範囲第１項記
載の半導体装置。 ４、前記Ｐベース領域内に第１及び第２のＮエミッタ領
域と分離してツェナーダイオードを構成する第３Ｎ型領
域を設けた特許請求の範囲第１項ないし第３項いずれか
記載の半導体装置。 ５、（ａ）Ｎ型半導体基板の第１主面より形成されるア
ノードとなるＰエミッタ領域と、第１主面と反対側の第
２主面より形成される第１Ｐベース領域と、第１Ｐベー
ス領域内に形成されるカソードとなる第１Ｎエミッタ領
域と、第１Ｐベース領域とＰエミッタ領域とに挟まれる
前記Ｎ型半導体基板部分のＮベース領域とからなるＰＮ
ＰＮ４層構造を有する主サイリスタと、 （ｂ）Ｎ型半導体基板の第２主面より第１Ｐベース領域
と分離して形成される第２Ｐベース領域と、第２Ｐベー
ス領域内に形成される第２Ｎエミッタ領域と、第２Ｐベ
ース領域とＰエミッタ領域とに挟まれる前記Ｎ型半導体
基板部分のＮベース領域と、Ｐエミッタ領域と、からな
るＰＮＰＮ４層構造を有する補助サイリスタと、 （ｃ）第２Ｐベース領域内に第２Ｎエミッタ領域と分離
して形成される第３Ｎ型領域と、第２Ｎエミッタ領域と
、第２Ｎエミッタ領域と第３Ｎ型領域とに挟まれ第２主
面に露出する第２Ｐベース領域の表面部分のチャネル領
域と、このチャネル領域と絶縁膜を介して対向するゲー
ト電極と、からなるスイッチング用ＭＯＳＦＥＴと、 （ｄ）前記ＭＯＳＦＥＴのゲート電極に接続るゲート付
勢手段とを有し、第１Ｐベース領域と第３Ｎ型領域とを
電気的に接続することを特徴とする半導体装置。 ６、ゲート付勢手段が、抵抗を通して第２Ｐベース領域
に接続されるゲート端子と前記ゲート電極とを接続する
手段である特許請求の範囲第５項記載の半導体装置。 ７、ゲート付勢手段が、第２Ｎエミッタ領域近傍の第２
Ｐベース領域内に設けられる素子分離領域に、ホトダイ
オードを形成し、このホトダイオードのＰ型領域と前記
ゲート電極とを接続し、ホトダイオードのＮ型領域と第
２Ｐベース領域とを接続する手段である特許請求の範囲
第５項記載の半導体装置。 ８、前記第２Ｐベース領域内に第２Ｎエミッタ１領域及
び第３Ｎ型領域と分離してツェナーダイオードを構成す
る第４のＮ型領域を設けた特許請求の範囲第５項ないし
第７項いずれか記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260869A JP2633585B2 (ja) | 1987-10-16 | 1987-10-16 | 半導体装置 |
| US07/257,673 US4982259A (en) | 1987-10-16 | 1988-10-14 | Sensitive thyristor having improved noise-capability |
| EP88117118A EP0312088B1 (en) | 1987-10-16 | 1988-10-14 | Sensitive thyristor having improved noise-capability |
| DE3855701T DE3855701T2 (de) | 1987-10-16 | 1988-10-14 | Empfindlicher Thyristor mit verbesserter Rausch-Festigkeit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260869A JP2633585B2 (ja) | 1987-10-16 | 1987-10-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01102963A true JPH01102963A (ja) | 1989-04-20 |
| JP2633585B2 JP2633585B2 (ja) | 1997-07-23 |
Family
ID=17353881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260869A Expired - Lifetime JP2633585B2 (ja) | 1987-10-16 | 1987-10-16 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4982259A (ja) |
| EP (1) | EP0312088B1 (ja) |
| JP (1) | JP2633585B2 (ja) |
| DE (1) | DE3855701T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698454A (en) * | 1995-07-31 | 1997-12-16 | Ixys Corporation | Method of making a reverse blocking IGBT |
| DE19857673C1 (de) * | 1998-12-14 | 2000-05-04 | Siemens Ag | Leistungshalbleiterbauelement mit Randabschluß |
| US6936908B2 (en) | 2001-05-03 | 2005-08-30 | Ixys Corporation | Forward and reverse blocking devices |
| EP1427107B1 (fr) * | 2002-12-04 | 2011-09-14 | STMicroelectronics S.A. | Commutateur de type SCR commande en HF |
| FR2861229A1 (fr) * | 2003-10-17 | 2005-04-22 | St Microelectronics Sa | Commutateur scr a commande hf isole |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553694A (en) * | 1978-06-16 | 1980-01-11 | Motorola Inc | Device for triggering monolithic semiconductor |
| JPS56110254A (en) * | 1980-02-04 | 1981-09-01 | Oki Electric Ind Co Ltd | Pnpn semiconductor switch |
| JPS56110263A (en) * | 1980-02-04 | 1981-09-01 | Oki Electric Ind Co Ltd | Thyristor element |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629458B2 (ja) * | 1973-07-02 | 1981-07-08 | ||
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| JPS5552458A (en) * | 1978-10-12 | 1980-04-16 | Matsushita Electric Works Ltd | Eaves gutter and making method thereof |
| DE3112941A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit innerer stromverstaerkung und verfahren zu seinem betrieb |
| DE3112942A1 (de) * | 1981-03-31 | 1982-10-07 | Siemens AG, 1000 Berlin und 8000 München | Thyristor und verfahren zu seinem betrieb |
| JPS60115263A (ja) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | 半導体装置 |
| JPS6239065A (ja) * | 1985-08-14 | 1987-02-20 | Toshiba Corp | 増幅ゲ−ト型サイリスタ |
-
1987
- 1987-10-16 JP JP62260869A patent/JP2633585B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-14 EP EP88117118A patent/EP0312088B1/en not_active Expired - Lifetime
- 1988-10-14 US US07/257,673 patent/US4982259A/en not_active Expired - Lifetime
- 1988-10-14 DE DE3855701T patent/DE3855701T2/de not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553694A (en) * | 1978-06-16 | 1980-01-11 | Motorola Inc | Device for triggering monolithic semiconductor |
| JPS56110254A (en) * | 1980-02-04 | 1981-09-01 | Oki Electric Ind Co Ltd | Pnpn semiconductor switch |
| JPS56110263A (en) * | 1980-02-04 | 1981-09-01 | Oki Electric Ind Co Ltd | Thyristor element |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0312088A2 (en) | 1989-04-19 |
| EP0312088A3 (en) | 1990-12-27 |
| EP0312088B1 (en) | 1996-12-11 |
| DE3855701T2 (de) | 1997-05-07 |
| US4982259A (en) | 1991-01-01 |
| JP2633585B2 (ja) | 1997-07-23 |
| DE3855701D1 (de) | 1997-01-23 |
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