KR920010314B1 - 반도체 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 제1실시예에 따른 반도체 장치를 도시해 놓은 단면도.
제2도는 제1도에 도시된 반도체 장치의 작용을 설명하기 위한 단면도.
제3도는 제너다이오드의 전극과 N+영역의 부분확대 평면도 및 그 단면도로서, 제3a도는 종래예를 도시해 놓은 도면이고, 제3b도 및 제3c도는 본 발명의 실시예를 도시해 놓은 도면.
제4도는 본 발명의 제2실시예에 따른 반도체장치를 도시해 놓은 단면도.
제5도는 종래의 반도체 장치를 도시해 놓은 단면도.
제6도는 종래 또는 본 발명이 적용된 반도체 장치의 등가 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 광다이리스터 1′: 반도체기판(N-형 기판)
3 : 1도전형 게이트베이스 영역(P베이스영역)
4 : 1도전형 웰영역(P웰영역) 5 : MOS게이트전압픽업부
6 : MOSFET의 게이트전극 7 : 반대도전형 에미터영역(N+에미터영역)
8 : 반대도전형 드레인영역(N+드레인영역)
9 : 반대도전형 소오스영역(N+소오스영역)
10,30,40 : 제너다이오드의 반대도전형 영역
11 : 주전극(캐소드전극) 15,35 : 제너다이오드의 전극
18 : MOS형 전계효과트랜지스터(MOSFET)
19 : 제너다이오드
[산업상의 이용분야]
본 발명은 광트리거신호에 의해 구동되는 광다이리스터(트라이액등을 포함한)와, 이 광다이리스터의 게이트감도를 제어하는 기능을 갖춘 MOS형 전계효과트랜지스터(이하, MOSFET로 약기함) 및, 이 MOSFET의 게이트막보호용 제너다이오드를 동일 반도체기판내에 모놀리딕(monolithic)으로 형성한 제로 크로스(zero cross) 기능을 갖춘 광반도체장치에 관한 것으로, 특히 제너다이오드의 구조를 변화시켜 게이트제어 기능의 향상을 도모한 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
MOSFET를 사용한 제로크로스회로가 내장된 광다이리스터는 가전용 기기 또는 전자복사기등의 교류제어용 온·오프스위치 소자로서, 그 사용분야는 점차 확대되고 있다.
제5도는 이와 같은 광반도체장치의 일례를 도시해 놓은 단면도로, 이 제5도에 도시된 반도체장치는 광트리거방식의 일반적인 다이리스터와, P웰영역내에 형성된 MOSFET 및, 제너다이오드등으로 이루어진 복합 광다이리스터이다.
이하, 그 제조공정과 구성에 대해서 개략적으로 설명한다.
우선, 비저항이 40Ω·cm정도인 N-형 기판(1′)을 준비하고, P형 분리확산영역(2)과 애노드영역(2′; 이하 P+에미터영역이라칭함)을 형성한다. 이어 광식각법으로 광다이리스터의 P베이스영역(3)과, MOSFET를 형성할 P웰영역(4) 및, MOSFET의 게이트전압을 공급하는 플로팅 P영역[5′; 이하, MOS게이트전압픽업(pick up)부라 칭함]을 뚫고, MOSFET의 게이트산화막(1000Å정도)을 형성한다.
그리고 다결정실리콘으로 MOSFET의 게이트전극(6)을 형성하고 보론(원소기호 B)을 이온주입한 후, 드라이빙확산으로 깊이가 25㎛ 정도인 광다이리스터의 P베이스영역(3)과, MOSFET를 형성할 P웰영역(4) 및, MOS게이트전압픽업부를 형성한다. 다음, 광다이리스터의 P베이스영역(3)내에 깊이 10㎛ 정도로 광다이리스터의 캐소드영역으로 되는 N+에미터영역(7)을 형성하고, P웰영역(4)내에 MOSFET의 M+드레인 영역(8)과 N+소오스영역(9) 및 게이트산화막보호용 제너다이오드의 N+영역(10)을 깊이 5㎛ 정도 형성한다.
그리고, 마지막으로 산화막에 각 전극의 접속구멍을 뚫고 알루미늄으로 다이리스터의 캐소드전극(11) 및 게이트전극(12)과 MOSFET의 드레인전극(13) 및 소오스전극(14), 제너다이오드의 전극(15) 및, MOS게이트전압픽업부의 전극(16)을 각각 형성한다. 여기서 상기 소오스전극(14)은 P웰영역(4)과 소오스 N+영역(9)에 걸쳐 형성한다.
또한, 제5도에서 참조부호 K 및 A는 본 반도체장치의 캐소드단자 및 애노드단자이고, 참조부호 R은 기판상에 형성되게 되는 광다이리스터의 게이트감조저정용 저항이다. 또 도면에 도시된 바와 같이, 광다이리스터의 캐소드전극(11)은 MOSFET의 소오스전극(14) 및 저항(R)의 일단과 전기적으로 접속되고, 또 광다이리스터의 게이트전극(12)은 MOSFET의 드레인전극(13) 및 상기 저항(R)의 다른 일단과 각각 접속되며, MOSFET의 게이트전극(6)은 MOS게이트전압픽업부의 전극(16) 및 제너다이오드의 전극(15)과 접속된다.
제6도는 상기 광반도체장치의 전기등가회로를 도시해 놓은 회로도로, 제6도에서 참조부호 1은 광다이리스터이고, D2는 제너다이오드를 나타낸다. 도 점선으로 둘러쌓인 부분(5)은 MOSFET의 게이트전압픽업기능을 근사적으로 나타낸 것으로, 참조부호 C1은 그 픽업부(5)의 접합공핍층용량이고, C2는 제너다이오드의 접합공핍층용량과 게이트전극(6)용량등의 합성용량이다.
광다이리스터(1)는 광트리거신호에 의해 턴온되는데, 광트리거신호전류는 일반적인 다이리스터의 게이트 트리거전류에 비해서 작은 값이기 때문에 광다이리스터(1)는 게이트감도가 높도록 설계된다. 한편, 게이트감도가 놓도록 설계하게 되면, 이 게이트감도와 역상관관계가 있는 (dV/dt)한계량(耐量이 저하되는 것과 같은 문제가 있게 되는데, 이는 후에 설명하는 바와 같이 MOSFET를 병렬로 설치함으로써 개선할 수 있다.
또, 게이트감도조정용 MOSFET(18)는 광다이리스터(1)의 게이트전극(12)과 캐소드전극(11)과의 사이에 병렬접속된다.
따라서, MOSFET(18)의 게이트전압(이하, MOS게이트전압이라 약칭함)이 그 임계전압(Vth) 이상으로 되게 되면 MOSFET(18)가 온됨에 의해 광다이리스터(1)의 게이트·캐소드간이 단락되게 되어, 이른바 캐소드에미터단락구조의 다이리스터와 동일한 효과가 생기게 되는데, 이때 광다이리스터(1)는 (dV/dt)한계량은 향상되지만, 게이트감도는 저하하여 미약한 광트리거 신호에서는 턴온되지 않는 상태로 된다.
MOSFET(18)의 게이트전극(이하, MOS게이트전극이라 약칭함)에는 후에 설명할 MOS게이트전압픽업부(5)를 통해서 광다이리스터(1)의 애노드·캐소드간 전압(VAK)에 비례한 전압이 공급된다. 예를 들어 교류전압(VAK)이 5V로 될때 MOS게이트전압이 임계전압 Vth=3V에 이르게 되는 것으로 가정하면, 그 광다이리스터(1)는 VAK가 0 내지 5V의 위상사이에 있을 때는 광트리거신호가 인가되게 되면 턴온되지만, 5V를 초월하는 VAK의 위상에서는 광트리거신호가 인가되더라도 턴온되지 않게 된다. 이와 같이 다이리스터의 주전극에 인가되는 교류전압이 0전압을 가로지르는 근방의 특정전압범위(이하, 이를 제로크로스부로 약기한다. 또 상기 예에서는 그 특정전압범위는 0V∼5V로 된다)에서만 트리거기능이 작동하도록 된 다이리스터를 제로크로스형 다이리스터라 칭하고, 또 제로크로스기능을 부여하게 되는 MOSFET등으로 이루어진 회로를 제로크로스회로라 칭한다.
제로크로스형 다이리스터의 주된 효과는 다음 2가지가 있다. 즉, 그 첫째로 제로크로스형이 아닌 종래의 다이리스터에서는 상용주파수의 교류전력을 온·오프하는 경우에 있어서 교류전압의 높은 값의 위상에서 온되게 되면, 부하에 따라 다르기는 하지만 일반적으로 러시전류(lush current) 또는 과도전압에 의한 노이즈가 발생하여 그 다이리스터 근방에 배설되어 있는 LSI나 IC로직회로등의 오동작이나, 라디오 및 TV의 노이즈장애등과 같은 전자장애를 전자기기등에 주게 되는데, 제로크로스회로는 그 전자장애를 대폭적으로 완화시켜 주는 효과가 있다.
또한, 그 두번째로 본 발명에 따른 광다이리스터와 같이 높은 게이트감도로 설계된 다이리스터에서 교류전압(VAK)의 제로크로스부의 위상시에만 높은 게이트감도로 하고, 그 이외의 위상에 대해서는 다이리스터를 이른바 캐소드에미터단락 구조로 해서 게이트감도를 대폭 저하시킴으로써 (dV/dt)한계량의 향상을 얻을 수 있도록 하는 효과가 있다.
MOSFET의 게이트산화막의 막두께는 주로 원하는 임계전압등에 따라 결정되는 것이므로 절연파괴방지를 위해 그 게이트산화막을 충분히 두껍게 하는 것은 불가능하게 되는 바, 이 때문에 게이트절연막보호용으로서 제너다이오드를 설치하게 된다. 즉 게이트산화막의 절연파괴전압보다 작은 제너전압을 갖는 제너다이오드를 MOS게이트전극과 P웰영역사이에 설치함으로써 제너전압을 초과하는 이상전압이 인가되는 경우에는 그 이상전압이 급속히 감쇠되도록 충분히 큰 전류를 제너다이오드로 흘리게 된다. 따라서 제너다이오드에 직렬로 삽입되는 전극(15)의 저항(접촉저항을 포함한다)은 가능한한 작게 해야한다.
또 제너다이오드의 전극(15)은 일반적으로 제너다이오드의 N+(10)의 기판노출면 전역에 걸쳐서 형성되기 때문에 그 N+영역(10)은 그 제너다이오드의 전극(15)에 의해 완전히 피복되어 직접 광을 받지 않는 구조로 되게 된다.
또한, MOSFET의 게이트전압픽업부(5)는 상기 다이리스터(1)의 애노드 및 캐소드와 용량을 통해서 결합되게 된다. 즉 픽업부(5)는 그 픽업부(5)의 P영역(5)과 N-기판(1)과의 접합부분에 존재하는 공핍층용량을 통해서 다이리스터(1)의 애노드에 결합되고, 또 제너다이오드의 공핍층용량과, MOS게이트 전극(12)과 이것과 대향하는 소오스영역(3)과의 정전용량등을 통해서 캐소드전극에 결합되며, 그 전압은 다이리스터(1)의 애노드·캐소드간전압(VAK)에 대한 상기 용량의 역비례분값과 거의 동일하다. 즉 VAK가 작은 값일 때는 P영역(5)과 N-기판(1)과의 공핍층용량은 매우 크고, MOS게이트전압은 VAK와 거의 동일한 값으로 된다. 이하 MOSFET의 게이트전압(MOS게이트전압픽업부의 전압과 동일하다)을 VP로 나타낸다.
이상 설명한 바와 같은 제로크로스형 다이리스터에 있어서는, 광다이리스터가 제로크로스부에서 온되는 것이 가능한 최대의 VAK상승률(VAK/dt)를 나타내는 특유한 특성이 존재한다. 본 명세서에서는 이것을 (dV/dt)on 특성이라고 칭한다. VAK상승률이 이 (dV/dt)on 특성값 이상으로 되게 되면, 광다이리스터가 완전히 온상태로 되기 전에, 즉 통전전류가 래칭전류(latching current) 값에 도달되기 전에 MOS게이트전압(VP)이 MOSFET의 임계전압(Vth)에 도달되어 MOSFET가 온되게 됨으로써 광다이리스터는 온될 수 없게 된다.
이와 같은(dV/dt)on 특성은 MOSFET의 Vth나 VP/VAK등에 의해 결정되는 MOSFET가 구동되기 시작하는 VAK(이하 본 명세서에서는 이 전압을 VW라 칭한다)와 강한 상관관계를 갖는다. 그러므로 (dV/dt)on 특성은 다이리스터의 기판특성중의 하나인 (dV/dt) 한계량과 역상관관계를 갖게 된다. 이 때문에 종래에서는 (dV/dt)on 특성을 향상시키기위해 VW를 작게 하게 되면 (dV/dt)on 특성이 감소하는 경향이 있게 된다.
이와 같은 배경때문에 (dV/dt)on 특성 및 (dV/dt) 한계량 양쪽에 영향을 주지 않고, 어느것 한 쪽에 상관을 갖는 요인을 크게 하여 그것을 개선함으로써 (dV/dt)on 특성 및 (dV/dt) 한계량의 양자 모두를 향상시키는 것이 필요하게 된다.
이상 설명한 바와 같이, 제로크로스형 광다이리스터에는 광다이리스터가 제로크로스부에서 온되는 것이 가능한 최대 VAK상승률을 나타내는 특유한 특성, 즉 (dV/dt)on 특성이 존재한다. 그러나 이 (dV/dt)on 특성값은 가능한한 큰 것이 요망되고, 또 VW도 크게 하는 것이 요망되는데, 광다이리스터의 (dV/dt)한계량을 향상시키기 위해서는 가능한한 작은 VAK값에서 MOSFET가 온되는 것이 요망됨과 더불어 VW를 작게 하는 것이 필요하게 된다.
[발명의 목적]
이에, 본 발명은 상기한 사정을 감안해서 발명된 것으로, MOSFET를 사용한 제로크로스회로를 갖춘 광다이리스터에 있어서 종래기술에서는 서로 역상관관계가 있었던 (dV/dt)on 특성과 (dV/dt) 한계량에 대해서 (dV/dt) 한계량을 저하시키지 않고 (dV/dt)on 특성을 향상시킬 수 있는 구조를 갖춘 광반도체 장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명은 광다이리스터와 이 광다이리스터의 게이트감도를 제어하는 MOSFET 및 이 MOSFET의 게이트산화막보호용 제너다이오드를 1개의 반도체기판에 형성한 제로크로스형 광반도체장체이 있어서, 상기 제너다이오드의 전극면이 이것에 저항접촉됨과 더불어 기판면으로 노출되는 제너다이오드의 전체 노출면을 완전히 덮지 않도록한 구조로 되어 있다.
또, 상기 광다이리스터는 역저지 3단자다이리스터 및 트라이액등과 같이 PN접합을 3개이상 포함하고, 또 주전압전류를 특성의 적어도 1개의 상한(象限)에서 온·오프의 2개의 안정상태를 갖는 반도체장치에 있어서 오프상태로부터 온상태로의 전환을 광트리거신호에 따라 행하도록 되어 있다.
[작용]
상기한 구성으로 된 제로크로스형 광반도체장치에 있어서, 이제까지 MOSFET의 게이트산화막보호용으로서만 사용되어 온 제너다이오드의 전극면이 이것에 접한 확산영역의 전체 노출면을 덮지 않도록 함으로써 트리거신호의 광이 제너다이오드의 접합부근에 조사될 수 있도록 한 구조로 되어 있는 바, 이 때문에 제너다이오드는 광다이오드와 동일한 기능을 갖게되어 광조사시에 광전류가 제너다이오드의 내부를 통해 캐소드를 향해서 흐르게 된다. 그런데 이 광전류는 MOSFET의 게이트전압의 상승을 억제하는 방향이기 때문에 게이트전압이 임계전압(Vth)에 도달된 때의 VAK, 즉 VW를 크게 하게 되는 바, 이것에 의해 광의 조사가 없을 때의 특성인 (dV/dt) 한계량을 저하시키지 않고, 광조사시의 특성인 (dV/dt)on 특성을 향상시킬 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 광반도체장치를 도시해 놓은 도면으로, 본 제1도에 도시된 광반도체장치의 기본적인 구조 및 제조공정은 상기 종래기술에서 설명한 제5도에 도시된 장치와 거의 동일하다. 또 제1도에 있어서 제5도와 동일한 부분에는 동일한 참조부호를 붙히고, 그 설명을 생략한다.
제1도에 도시된 광반도체장치는 비저항이 40Ω·cm정도인 반대도전형 반도체기판(N-형 기판 ; 1′)의 한쪽 주면(윗쪽의 주면)으로부터의 불순물확산으로 형성되는 깊이 25㎛ 정도의 1도전형 게이트베이스영역(P베이스영역 ; 3)과, 이 P베이스 영역(2)내에 선택확산으로 형성됨과 더불어 주전극(캐소드전극 ; 11)과 저항접촉되는 깊이 10㎛ 정도의 N+에미터영역(7)을 갖춘 광다이리스터(1)와, 상기 기판주면으로부터의 선택 확산으로 형성되는 깊이 25㎛ 정도의 P웰영역(4)에 설치되는 MOSFET(18) 및 제너다이오드(19, 상기 기판주면으로부터의 선택확산으로 형성되는 깊이 25㎛ 정도의 P형 MOS게이트전압픽업부(5)를 구비하고 있다.
그리고, 상기 MOSFET(18)의 깊이 약 5㎛의 소오스영역(9)과 광다이리스터(1)의 N+에미터영역(7)은 MOSFET(18)의 소오스전극(14) 및 광다이리스터(1)의 캐소드전극(11)을 통해서 상호 전기적으로 접속되고, 또 MOSFET(18)의 깊이 약 5㎛의 N+드레인영역(8)과 광다이리스터(1)의 P베이스영역(3)은 MOSFET(18)의 드레인전극(13) 및 광다이리스터(1)의 게이트전극(12)을 통해서 상호 전기적으로 접속되며, 또 제너다이오드(19)의 깊이 약 5㎛의 N+영역(30의 기판주면에 노출되는 면은 그 면과 저항접촉되는 전극(35)면에 의해 그 노출면이 전부 덮이지 않도록 되어 있다.
상기 실시예의 광반도체장치의 주된 특징은 제너다이오드(19)의 N+영역(30) 및 전극(35)의 구조에 있다.
제3도는 그 구조를 모식적으로 도시해 놓은 부분확대평면도와 단면도로서, 제3a도는 종래예를 도시해 놓은 것이고, 제3b도 및 제3c도는 본 발명에 따른 실시예를 도시해 놓은 것이다.
제3a도에 도시된 바와 같이, 종래기술에 따른 제너다이오드는 그 전극(15)이 MOSFET의 게이트산화막을 보호하는 것과 같은 의미를 갖고 있기 때문에 충분한 전류를 흘릴 수 있도록 가능한한 크게 만들어지게 된다. 때문에 그 전극(15)은 제너다이오드의 N+영역(10)을 완전히 덮도록 형성되어 직접 광이 거의 그 제너다이오드의 접합부에 조사되지 않는 상태로 되게 된다.
이에 대해, 제3b도에 도시된 본 발명의 실시예에서는 전극(35)의 크기를 전류값에 영향을 주지 않는 한도내에서 최대한으로 축소하여 N+영역(30)과 P웰영역(4)으로 형성되는 PN접합근방에 가능한한 많은 직접광이 조사되도록 한 구조로 되어 있다.
또, 종래기술에서는 제너다이오드의 N+영역(10)은 흐르는 전류량에 따라 그 크기가 결정되는 것이기 때문에 크게 되어 있는데 반해, 제3c도에 본 발명의 실시예에서는 제너다이오드의 접합용량이 극히 커져서 MOS게이트전압픽업부(5)의 전압(VP) 상승률에 큰 영향을 주는 일이 없을 정도로 N+영역(40)을 크게 하여 충분한 광전류가 얻어지도록 한 구조로 되어 있다.
제1도에 도시된 본 실시예에 있어서는, N+영역의 전체 노출면과 그 면의 일부를 덮는 전극면과의 비율을 상기 2가지 방법을 동시에 이용하고, 또 Al의 손상이 없는 정도의 제너전류값등과 같은 다른 조건을 고려하여 실험적으로 구했는바, 그 비율의 일례로서 50% 정도가 구해졌다.
이어, 상기한 구성으로 된 제로크로스형 광반도체장치의 동작에 대해서 설명한다.
광다이리스터(1)의 애노드단자(A)와 캐소드단자(K)와의 사이에 순방향전압(VAK)이 인가되게 되면, 제2도에 사선으로 그어 나타낸 영역과 같이 P베이스영역(3)과 N-형 기판(1′)과의 접합(J1), P웰영역(4)과 N-형 기판(1′)과의 접합(J2) 및, MOS게이트전압픽업부(5)의 P영역(5′)과 N-형 기판(1)과의 접합(J3)은 역바이어스되어 각각 공핍층이 형성되게 된다. 또 제너다이오드의 N+영역(30)은 상기 P영역(5′)을 통해서 P웰영역(4)에 대해 정(+)전위로 되게 되므로 제너다이오드(19)의 접합(J4)에도 공핍층이 형성되게 된다. 또한 픽업부(5)의 전극(16)은 접합(J3)의 공핍층용량을 통해서 애노드단자(A)에 전기적으로 접합됨과 더불어 접합(J4)의 공핍층용량 및, MOSFET의 게이트전극(6)과 N-소오스영역(9)과의 정전용량등을 통해서 캐소드 단자(K)에 전기적으로 접합되어 있다.
애노드·캐소드단자간의 접합(VAK)이 제로크로스부범위의 저전압인 경우에는 픽업부(5)의 전극(16)의 전압(VP)은 전압(VAK)에 가까운 값을 갖게 되므로 전압(VAK)에 비례해서 증가하게 된다[단, 전압(VAK)이 커져서 접합(J1)(J3)의 공핍층의 연접(連接)하게 되면 VP는 포화된다].
이어 트리거광이 조사되면 제너다이오드(19)에는 N+영역(30)으로부터 P웰영역(4)을 향해서 화살표로 나타낸 광전류가 흐르게 된다. 이 광전류는 MOSFET(18)의 게이트전극(6)과 N-소오스영역(9)과의 정전용량 등에 축적된 전하를 누설시키는 방향으로 작용하여 MOSFET의 게이트전압(VP)의 상승을 억제하게 된다. 또한, 이는 광조사에 의해 픽업부(5)의 전극(16)과 캐소드(K)간에 등가저항이 병렬접속되어 전압(VAK)을 픽업하는 비율(VP/VAK)이 감소하는 것으로 고려해도 된다.
따라서, MOSFET(18)의 게이트전압이 임계전압(Vth)에 도달된 때의 애노드·캐소드간전압(VAK), 즉 VW는 광조사된 때의 경우가 광조사되지 않는 경우에 비해 크게 되는 바, 이것에 의해 트리거광조사가 없는 경우에 중요한 (dV/dt)한계량을 변화시키지 않고, 트리거광이 조사되는 경우는 중요한 (dV/dt)on 특성을 향상시킬 수 있게 된다.
제너다이오드의 접합에 광이 조사되도록 한 제1도에 도시된 반도체장치에 대해서 CAK의 미분파형으로부터 (dV/dt)on 특성을 측정한 결과 종래의 장치에 비해서 약 10% 향상된 결과가 얻어졌다.
이 효과를 크게 하기 위해서는 제너다이오드의 접합(J4) 면적을 가능한한 크게 함과 더불어 접합(J4)에서의 공핍층이 길게 되도록 설계하는 것이 필요한데, 이 경우 제너다이오드(19)의 용량이 변화하여 픽업부(15)의 접합(J3)의 용량과 MOSFET(18)의 게이트전극의 용량 및 제너다이오드(19)의 용량에 의한 용량분할이 변화하게 됨으로써 상기 픽업부(15) 전압(VP)의 애노드·캐소드간전압(VAK)에 대한 비율 VP/VAK가 변화하는 경우가 있다. 그러나 이것은 픽업부(15) 및 MOSFET(18)의 게이트전극의 각 용량을 조정함으로써 충분히 그 변화를 최소한으로 억제할 수 있다.
제4도는 본 발명의 제2실시예에 따른 측면형(lateral) 광트라이액에 본 발명의 제로크로스회로를 부가한 경우를 모식적으로 도시해 놓은 단면도로, 제4도에 있어서는 광트라이액(51)은 PNPN구조를 갖춘 광다이리스터 2개를 거의 좌우대칭이면서 일부 중첩되게 역병렬로 배설한 구성으로 되어 있다.
그리고, N-기판(51′)에 형성되는 P베이스영역(53)과, 이 P베이스영역(53)내에 선택적으로 형성되는 N에미터영역(57)과 N-베이스영역(51) 및 P에미터영역(52)으로 한쪽의 PNPN 구조가 형성된다.
또, 상기 N에미터영역(57)은 제1주전극(61)과 저항접촉되고, P웰영역(54)에는 게이트감도를 제어하는 MOSFET(68)와 그 게이트절연막보호를 위한 제너다이오드(69)가 설치되며, MOSFET의 게이트전압을 공급하기 위해 MOS게이트전압픽업부의 P영역(55)이 설치되어 있다. 또 MOSFET의 N+소오스영역(59)은 소오스전극(64) 및 제1주전극(61)을 통해서 N에미터층(57)과 접속되고, MOSFET(68)의 N+드레인영역(8)은 드레인 전극(63) 및 광트아이액(51)의 게이트전극(62)을 통해서 P베이스영역(53)과 접속된다.
본 실시예의 특징은 제너다이오드(69)의 전극(65)의 전극면을 작게 해서 N+영역(60)의 기판으로 노출되는 전면이 완전히 피복되지 않도록 한 구조로 한 것에 있다. 또 다른쪽 측의 광다이리스터에 대해서도 마찬가지로 본 발명의 제로크로스회로를 부가하게 되는데, 상기한 구성으로 된 광트라이액(51)의 제로크로스회로의 작용 및 효과는 상술한 제1실시예와 동일하므로 그 설명은 생략한다.
또 상기 실시예에서는 P웰영역(54)에 MOSFET(68)를 설치했지만, 이는 광다이리스터(51)의 게이트베이스영역(53)의 연장영역에 제너다이오드(69)와 함께 형성해도 된다. 또 MOSFET(68)의 소오스영역(59)과 광다이리스터(51)의 캐소드에미터영역(57), 또는 MOSFET(68)의 드레인영역(58)과 광다이리스터(51)의 게이트베이스영역(53)과의 전기적 접속은 Al등의 배선부재를 사용하느 경우에 한정되는 것이 아니고, 예를들어 광다이리스터(51)의 캐소드에미터영역(57)의 연장영역을 MOSFET(68)의 소오스영역(59)으로 해도 된다.
또, 본 실시예에서는 MOSFET(68)의 게이트전압을 공급하기 위해 동일 반도체기판(51′)에 MOS게이트전압픽업부를 형성했지만, 이것에 한정되지 않고 예컨대 정전용량등으로 이루어진 전압분할회로를 별도로 설치해도 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 제로크로스회로를 갖춘 광다이리스터에서는 제너다이오드의 구조를 비교적 작게 변경함으로써 트리거광조사시에 중요한 (dV/dt)on 특성을 (dV/dt) 한계량에 영향을 주지 않고 향상시킬 수 있게 되므로 그 효과는 극히 크게 된다.
Claims (1)
- 반도체기판(1)의 한쪽의 주면으로부터 형성되는 1도전형 게이트베이스영역(3)과 이 게이트베이스영역(3)내에 선택적으로 형성됨과 더불어 주전극(11)과 저항접촉되는 반대도전형 에미터영역(7)을 갖춘 광다이리스터(1)와, 상기 기판주면으로부터 선택적으로 형성되는 1도전형 웰영역(4) 또는 상기 광다이리스터(1)의 1도전형 게이트베이스영역(3)에 설치되는 MOS형 전계효과트랜지스터(18) 및 제너다이오드(19)를 갖추고, 상기 MOS형 전계효과트랜지스터(18)의 반대도전형 소오소영역(9)과 상기 광다이리스터(1)의 반대도전형 에미터영역(7), 또 상기 MOS형 전계효과트랜지스터(18)의 반대도전형 드레인영역(8)과 상기 광다이리스터(1)의 1도전형 게이트베이스영역(3)과는 각각 상호 전기적으로 접속되고, 상기 제너다이오드(19)의 반대 도전형 영역(30)의 상기 기판주면으로 노출되는 면은 그 면과 저항접촉되는 전극면(35)에 의해 그 전체 노출면이 완전히 덮여지지 않도록 되어 있는 것을 특징으로 하는 반도체장치.
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